KR0172387B1 - 불휘발성 반도체 메모리 장치 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
센스 앰프의 센싱시간을 줄이기 위한 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
센스 앰프의 센싱시간을 줄이기 위한 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
행과 열의 매트릭스 형으로 배열된 복수개의 플로팅 게이트형의 메모리 셀들과, 상기 열방향으로 배열된 메모리 셀들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들을 포함하는 메모리 셀어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 데이터라인들과 접속되고 전원전압과 선택회로 사이에 채널이 직렬 접속되어 상기 비트라인을 프리차아지시키기 위한 프리차아지수단과, 상기 데이터라인들과 접지전압 사이에 채널이 접속되어 상기 비트라인을 리이드 동작 전에 방전시키기 위한 방전수단과, 제1, 2출력라인을 가지며 비트라인의 전압과 비교하기 위한 기준전압을 발생하기 위한 기준전압발생수단과, 상기 프리차아지수단과 접속되고 상기 기준전압과 상기 비트라인의 전압을 비교 또는 감지하여 이의 데이터를 증폭 및 저장하기 위한 래치형의 차동증폭수단과, 상기 제1, 2출력라인과 접속되고 상기 차동증폭수단의 입력단에 접속되어 상기 데이터라인들의 데이터를 로딩하기 위한 차동증폭 로드수단을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
센스 앰프의 센싱시간을 줄이기 위한 불휘발성 반도체 메모리 장치에 적합하다.
Description
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 셀어레이 및 차등센스 앰프 회로를 보인 도면.
제2도는 제1도에 따른 신호 파형을 보인 도면.
제3도는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀어레이 및 차등 센스 앰프 회로를 보인 도면.
제4도는 제3도에 따른 신호 파형을 보인 도면.
본 발명은 불휘발성 반도체 메모리 장치에 있어서, 리이드 동작중 비트라인의 전압레벨의 차를 센싱하여 이를 증폭하기 위한 센스 앰프에 관한 것으로, 특히 센스 앰프의 센싱시간을 줄이기 위한 불휘발성 반도체 메모리 장치에 관한 것이다.
일반적으로, 셀의 데이터 리이드 방법은 통상 두 가지로 분류할 수 있다. 그 첫째가 메모리 셀의 문턱전압에 따라 흘릴 수 있는 전류의 양을 감지하는 전류센싱 방법이 있다. 즉, 노아 형의 경우 ISSCC 95년에 발표예정인 인텔사의 A Multi Level Cell 32Mb Flash Memory 논문에 그 상세한 설명이 되어 있다. 나머지 종류는 선택된 메모리 셀의 게이트에 인가되는 선택 워드라인 준위와 셀의 문턱전압 차이에 의해 유기되는 각기 다른 비트라인 준위를 감지하는 전압 센싱(Voltage Sensing) 방법이 있다.
제1도는 종래의 기술에 따른 불휘발성 반도체 메모리 장치의 셀어레이 및 차등 센스 앰프 회로를 보인 도면이다. 제1도를 참조하면, 예를 들어 16메가비트의 EEPR OM 등은 8,192개의 행들과 2,048개의 열들의 메트릭스형으로 배열된 메모리 셀어레이를 가지며, 선택된 워드라인을 지정하기 위한 로우디코더를 가진다. 그리고, 상기 메모리 셀어레이는 비트라인 B/L1과 접속된 스트링 선택 트랜지스터 101와 공통접속라인 선택 트랜지스터 106사이에 채널이 직렬로 연결된 플로팅 게이트 및 콘트롤 게이트를 가지는 메모리 셀들 102, 103, 104, 105로 이루어진다. 셀어레이와 관련된 비트라인 B/L1, B/L2은 채널 통로들이 직렬로 접속된 공핍형 모오드의 모오스 트랜지스터 113, 114와 엔형 트랜지스터 115, 116와 분리 게이트인 엔형 트랜지스터 137, 132을 통해 Y선택회로 136에 각각 접속되어 있다. 상기 공핍형 모오드의 모오스 트랜지스터 113, 114와 엔형 트랜지스터 115, 116와 분리 게이트인 엔형 트랜지스터 137, 132 게이트들은 제어신호 ObLshf, BLSHF, SBL에 각기 접속된다. 상기 분리 게이트인 엔형 트랜지스터 137, 132와 상기 Y선택회로 136의 사이에는 비트라인의 출력된 데이터를 일시적으로 저장하기 위한 인버터 124, 125, 133, 134로 이루어진 래치수단의 출력단이 접속되고, 상기 래치수단의 입력단과 접지전압 사이에는 채널이 직렬 접속되어 리이드 동작을 하기 위한 상기 래치수단을 초기화시키는 엔형 트랜지스터 128, 129, 138, 139의 채널이 직렬로 접속된다.
전원전압과 상기 엔형 트랜지스터 128, 138의 게이트 사이에는 상기 비트라인을 프리차아지 시키기 위한 엔형 트랜지스터 123, 131의 채널이 접속되고, 또한 엔형 트랜지스터 128, 138의 게이트와 접지전압 사이에는 리이드 동작 전에 제어신호 DCB에 응답하여 비트라인 전압을 방전시키기 위한 엔형 트랜지스터 130, 135의 채널이 접속된다. 엔형 트랜지스터 129, 139의 게이트로는 Olatch가 입력된다. 상기 비트라인을 프리차아지 시키기 위한 엔형 트랜지스터 123, 131의 게이트에는 리이드 동작시 비트라인의 전류량을 비교하기 위한 전압을 발생시키는 기준전압 발생회로부의 출력전압에 의해 제어된다.
이때 기준전압 발생회로는 전원전압과 접지전압 사이에 채널이 직렬로 접속된 피형 및 엔형 트랜지스터 117, 118, 119, 120, 121로 이루어지며 엔형 트랜지스터 119, 121의 게이트에는 제어신호 Osae가, 엔형 트랜지스터 117은 제어신호 RSTpb가, 엔형 트랜지스터120은 제어신호 Vref가 입력된다. 상기 엔형 트랜지스터 123의 게이트와 접지전압 사이에는 엔형 트랜지스터 122가 상기 제어신호 RSTpb를 입력으로 하여 채널이 접속된다.
이때, 리이드 동작을 하기 위한 상기 기준전압 발생부에서 비트라인 B/L1, B/L2에 제공되는 전류량은 선택 워드라인의 온셀과 오프셀이 흘릴 수 있는 전류량 사이에서 결정된다. 이를 간단히 나타내면 아래(1)식과 같은 관계가 된다.
제2도는 제1도에 대응하여 리이드동작을 하기 위한 상기 설명한 센스 앰프부의 센싱시간을 보여주는 타이밍도이다. 제1도를 다시 참조하여 설명하자면, 온셀 비트라인과 오프셀 비트라인의 전압레벨은 시간이 지날수록 그 차가 커지게 된다. 즉, 비트라인 디벨로프가 이루어진다. 이때 Olatch가 하이상태가 되는 센싱시간은 제1도에 나타나있는 노드 126, 140전압이 초기 노드 141, 140이 하이로 센싱되어 있는 래치를 반전시킬 수 있는 전압이상이 되어야 한다.
따라서 최소한 오프셀 비트라인이 이 정도의 전압으로 디벨로프될 때까지 기다려야 하므로 이러한 시간만큼 전체적인 동작시간이 지연되는 문제점이 발생한다.
그러므로, 상기한 바와 같은 문제점을 해소하고자 본 발명의 목적은 리이드 동작시 빠른 동작의 센싱을 하기 위한 불휘발성 반도체 메모리 장치의 센스 앰프에 관한 것이다.
본 발명의 또 다른 목적은 센스 앰프의 센싱시간을 줄이기 위한 불휘발성 반도체 메모리 장치의 센스 앰프에 관한 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅 게이트형의 메모리셀들과, 상기 열방향으로 배열된 메모리 셀들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들을 포함하는 메모리 셀어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 데이터라인들과 접속되고 전원전압과 선택회로 사이에 채널이 직렬 접속되어 상기 비트라인을 프리차아지 시키기 위한 프리차아지수단과, 상기 데이터라인들과 접지전압 사이에 채널이 접속되어 상기 비트라인을 리이드 동작 전에 방전시키기 위한 방전수단과, 제1, 2출력라인을 가지며 비트라인의 전압과 비교하기 위한 기준전압을 발생하기 위한 기준전압발생수단과, 상기 프리차아지수단과 접속되고 상기 기준전압과 상기 비트라인의 전압을 비교 또는 감지하여 이의 데이터를 증폭 및 저장하기 위한 래치형의 차등증폭수단과, 상기 제1, 2출력라인과 접속되고 상기 차동증폭수단의 입력단에 접속되어 상기 데이터라인들의 데이터를 로딩하기 위한 차동증폭 로드수단을 가지는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일실시예에 따른 불휘발성 반도체 메모리 장치의 셀어레이 300 및 차등 센스 앰프 회로와 기준전압발생회로 328과 로드부 333를 보인 도면이다. 제3도를 참조하면, 메모리 셀어레이 300는 8,192개의 행들과 2,048개의 열들의 메트릭스형으로 배열된다. 이들의 그 선택된 워드라인을 지정하기 위한 로우디코더 301를 가진다. 그리고, 상기 메모리 셀어레이 300는 비트라인 B/L1, B/L2와 접속된 스트링 선택 트랜지스터 302, 308와 공통접속라인 선택 트랜지스터 307, 313의 사이에 채널이 각기 직렬로 연결된 플로팅 게이트 및 컨트롤 게이트를 가지는 메모리 셀들 303∼307, 309∼312로 이루어진다.
상기 메모리 셀어레이 300와 관련된 이 비트라인 B/L1, B/L2과 노드 343과 344 사이에 게이트로는 각기 제어신호 Oblshf, BLSHF가 입력되는 공핍형 모오드의 모오스 트랜지스터 314, 315와 엔형 트랜지스터 316, 317의 채널 통로들이 직렬로 접속된다.
상기 노드 343과 344와 접지전압 사이에는 제어신호 DCB가 입력되어 비트라인 전압을 방전시키기 위한 엔형 트랜지스터 321, 323의 채널이 접속된다.
전원전압과 노드 334, 339의 사이에는 채널이 직렬 접속되고 제어신호 OPRE, SBL 입력되어 비트라인을 프리차아지 하기 위한 각기의 엔형 트랜지스터 318, 320, 319, 322로 이루어지며, 엔형 트랜지스터 318, 320 사이와 엔형 트랜지스터 319, 322 사이에는 상기 노드 343과 344가 각기 접속된다.
상시 엔형 트랜지스터 320, 322과 Y선택회로 342 사이에는 비트라인의 출력데이터를 증폭 및 저장하기 위한 래치형의 인버터 335, 337, 338, 341로 이루어진 센스 앰프가 접속된다. 온셀 및 오프셀을 가지는 비트라인의 흐르는 전류를 비교하기 위하여 제1, 2 출력라인을 가지는 비교전압을 발생시키기 위한 기준전압 발생회로 328은, 전원전압과 제2출력라인 사이에 채널이 직렬 접속된 피형 및 엔형 트랜지스터 324, 325과 전원전압과 상기 제1출력라인 사이에 채널이 접속되고 제어신호 CMen이 입력되는 피형 트랜지스터 327와 상기 제2출력라인과 접지전압 사이에 접속된 엔형 트랜지스터 326으로 이루어진다.
상기 엔형 트랜지스터 325는 제어신호 Vref가 입력되고 엔형 트랜지스터 326의 게이트에는 제어신호 Olatch가 입력된다.
본 발명의 핵심부의 구성이라 할 수 있는 차동증폭기의 로드부 33는 상기 소오스로는 전원전압과 접속되고 게이트로는 상기 제1출력라인과 접속되는 각기의 피형 트랜지스터 329, 331과, 상기 피형 트랜지스터 329, 331의 드레인과 상기 제2출력라인 사이에 채널이 접속된 각기의 엔형 트랜지스터 330, 332로 이루어진다.
즉, 센싱시간을 줄이고자 각 비트라인마다 차동증폭기 로드부 333를 연결하고 기준전압발생회로 328를 공통으로 사용하여 각각의 비트라인 전압들이 기준전압발생회로 328의 Vref보다 클 경우와 Vref보다 작을 경우에 대응하여 미리 초기치를 가지는 래치를 반전시키는가 또는 반전시키지 못하는가에 따라 온셀, 오프셀을 구별할 수가 있다.
이때, 센싱은 Olatch 신호가 하이가 될 때 이루어지는데 그 시간은 Vref값에 따라 다르게 된다. 따라서, 로드부 333을 통하여 Vref값이 커질수록 미리 vcc로 프리차아지된 온셀의 센싱이 빨라지게 된다.
또한, 이러한 본 발명의 구성은 Opre, Olatch, DCB, SBL, Oblshf, BLSHF들의 신호 입력에 의해 종래 사용되었던 리이드, 소거, 프로그램, 프로그램 검증, 소거 검증 모오드를 그대로 지원하고 있다.
제4도는 제3도에 따른 신호 파형을 보인 도면이다. 제4도를 제3도를 참조하여 이의 동작을 설명하자면, 리이드 모오드는 선택 워드라인에 그라운드 전압, 비선택 워드라인에 리이드 전압 4.5V를 인가하여 선택 워드라인에 연결된 각각의 트랜지스터들이 온셀, 오프셀에 따라 셀 전류가 다른 점을 이용하여 셀어레이들의 데이터를 검출해 내는 것이다.
편의상, 워드라인 W/L2∼W/L16까지를 비선택 워드라인이라 하자. 이때, 셀 트랜지스터 303은 소거된 셀 즉 온셀이라 하고, 셀 트랜지스터 309는 프로그램된 셀 즉, 오프셀이라 가정하고 본 발명의 실시예의 동작을 설명하겠다.
본 발명에 따른 리이드 센싱의 절차는 다음과 같다. OPRE를 리이드 센싱 전 로우로 하여 피형 트랜지스터 318, 319을 통해서 B/L1, B/L2를 일정전압까지 프리차아지시킨다. 프리차아지 전압 레벨은 Oblshf와 BLSHF 입력신호에 따라 달라질 수가 있다. 그러면, 두 래치형의 인버터들은 초기화가 된다. 비트라인들이 디벨로 된 이후, 센싱시 즉, Olatch 가 하이로 되는 차동증폭기의 동작시 B/L1은 Vref 보다 작으므로 노드 336의 전압은 vcc에 가까운 전압을 유지하게 되어 초기 vcc인 노드 336은 계속해서 vcc가 된다.
한편 B/L2는 디벨로 이후 Vref 보다 큰 전압상태라면 엔형 트랜지스터 332에 의해 노드 340은 엔형 트랜지스터 324의 게이트 전압 레벨보다 작아진다.
이때, 노드 340 전압이 인버터 341의 입력전압보다 작다면 노드 339는 하이가 된다. 결론적으로 선택 비트라인에 연결된 셀 상태에 따라 래치 상태가 다른 값을 가지게 되어 리이드 센싱이 가능하다. Vref값이 클수록 온셀을 빨리 모니터할 수 있다. 그 이유는 차동증폭기가 Vref을 기준으로 비트라인 전압들이 Vref보다 크냐, 작냐를 비교하기 때문에 vcc로 프리차아지된 비트라인으로 볼 때 Vref가 높을수록 비교시점이 빨라지기 때문이다.
프로그램 동작은 제3도에 도시된 Y선택회로 342을 통해서 노드 334, 339의 전압상태를 정한다. 노드 334이 로우이면 B/L1과 선택 워드라인에 의해 선택된 셀이 프로그램이 되고 노드 334이 하이일 때는 프로그램 금지가 된다.
프로그램과 프로그램 금지되는 과정은 이미 공지된 기술이므로 이에 자세한 동작은 생략한다.
또한, 본 발명의 구성은 셀프 프로그램 금지 동작이 지원되고 있다. Y선택회로 342를 통하여 노드 334와 339를 그라운드로 세팅한 후 앞에서 언급한 프로그램 방법에 의해 프로그램을 실행했을 경우 B/L1의 선택된 셀은 프로그램이 되고 B/L2의 선택된 셀은 프로그램이 안됐다면 리이드 모오드 후 노드 334은 하이로 천이되어 다음 프로그램 모오드시 셀이 더 이상 프로그램 되는 것을 방지한다. 반면에 노드 339는 로우를 그대로 유지하여 다음 프로그램 사이클에서 셀이 프로그램 과정을 한번 더 수행한다. 엔형 트랜지스터 327은 입력신호 CMen에 의해 피형 트랜지스터 324의 게이트 전압 레벨이 플로팅되는 것을 방지한다. 이는 리이드 동작 이외의 동작에서 피형 트랜지스터 324의 게이트 전압 레벨을 vcc상태로 유지하여 차동증푹기의 vcc 패스를 단락시켜 래치들의 오동작을 막기 위함이다.
따라서, 상기한 바와 같은 본 발명을 따르면, 센스앰프의 센싱시간을 줄일 수 있는 효과가 있다.
Claims (9)
- 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅 게이트형의 메모리 셀들과, 상기 열방향으로 배열된 메모리 셀들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들을 포함하는 메모리 셀어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 각기의 데이터라인들마다 데이터 로드수단을 연결하고 기준전압발생회로를 공통으로 이용하여 각기의 비트라인들이 기준전압보다 클 경우와 작을 경우에 따라 미리 설정된 초기 전압값을 반전 또는 비반전시키는가에 따라 센싱동작을 수행하는 센스앰프를 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치의 센스 앰프.
- 행과 열의 매트릭스 형으로 배열된 복수개의 플로팅 게이트형의 메모리 셀들과, 상기 열방향으로 배열된 메모리 셀들과 접속된 복수개의 비트라인들과, 상기 복수개의 비트라인들과 각각 접속된 복수개의 데이터 라인들을 포함하는 메모리 셀어레이를 가지는 불휘발성 반도체 메모리 장치에 있어서, 상기 데이터라인들과 접속되고 전원전압과 선택회로 사이에 채널이 직렬로 접속되어 상기 비트라인을 프리차아지시키기 위한 프리차아지수단과; 상기 데이터라인들과 접지전압 사이에 채널이 접속되어 상기 비트라인을 리이드 동작 전에 방전시키기 위한 방전수단과; 제1, 2출력라인을 가지며 비트라인의 전압과 비교하기 위한 기준전압을 발생하기 위한 기준전압발생수단과; 상기 프리차아지수단과 접속되고 상기 기준전압과 상기 비트라인의 전압을 비교 또는 감지하여 이의 데이터를 증폭 및 저장하기 위한 래치형의 차동증폭수단과; 상기 제1, 2출력라인과 접속되고 상기 차동증폭수단의 입력단에 접속되어 상기 데이터라인들의 데이터를 로딩하기 위한 차동증폭 로드수단을 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 차동증폭 로딩수단은 소오스로는 전원전압과 접속되고 게이트로는 상기 제1출력라인과 접속되는 제1 피형 모오스 트랜지스터들과, 상기 제1 피형 모오스 트랜지스터의 드레인과 상기 제2출력라인 사이에 채널이 접속된 각기의 제1 엔형 트랜지스터들을 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 기준전압발생수단은 전원전압과 상기 제2출력라인 사이에 채널이 직렬 접속된 제2 피형 및 제2 엔형 트랜지스터들과, 전원전압과 상기 제1출력라인 사이에 채널이 접속되고 제어신호가 입력되는 제3 피형 트랜지스터와, 상기 제2출력라인과 접지전압 사이에 접속된 제3 엔형 트랜지스터를 가지는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 기준전압발생수단의 전압은 임의로 조절 가능함을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제4항에 있어서, 상기 제3 엔형 트랜지스터는 상기 차동증폭수단을 동작하기 위한 시기를 결정하여 주는 제어신호가 게이트로 입력되는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항에 있어서, 상기 프리차아지수단은 리이드 동작 이전에 상기 비트라인을 전원전압 레벨 또는 공핍형 쇼트오프 전압까지 프리차아지하는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제2항 또는 제3항에 있어서, 상기 차동증폭 로드수단의 제1 피형 모오스 트랜지스터의 드레인에는 상기 차동증폭수단이 접속되고 이의 데이터의 초기화값이 상기 비트라인에 접속된 메모리 셀에 의해 변화 가능함을 특징으로 하는 불휘발성 반도체 메모리 장치.
- 제4항에 있어서, 상기 제4 피형 트랜지스터는 상기 차동증폭수단이 동작하지 않는 상태에서 상기 기준전압발생수단 및 차동증폭로드 수단의 피형 모오스 게이트 전압들이 플로팅되는 것을 방지하기 위하여 소정의 제어신호가 입력되어 상기 피형 모오스 게이트전압을 전원전압 레벨로 상승시키는 것을 특징으로 하는 불휘발성 반도체 메모리 장치.
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1995
- 1995-12-21 KR KR1019950053520A patent/KR0172387B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100457345B1 (ko) * | 1997-11-25 | 2005-04-06 | 삼성전자주식회사 | 불 휘발성 반도체 메모리 장치 |
| KR100709445B1 (ko) * | 2001-06-29 | 2007-04-18 | 주식회사 하이닉스반도체 | 데이터 버스 프리차지 제어 장치 |
| US7567450B2 (en) | 2006-05-12 | 2009-07-28 | Hynix Semiconductor Inc. | Low power ROM |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970051342A (ko) | 1997-07-29 |
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