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QUERVERWEIS AUF VERWANDTE ANMELDUNG
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Diese Anmeldung basiert auf der
koreanischen Patentanmeldung NR. 10-2012-0087745 , die am 10. August 2012 beim Korean Intellectual Property Office (koreanisches Amt für geistiges Eigentum) eingereicht wurde und deren Offenbarung in vollem Umfang durch Verweis hierin aufgenommen ist, und beansprucht die Priorität derselben.
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HINTERGRUND
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1. Gebiet
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Beispielhafte Ausführungsformen der vorliegenden Erfindung betreffen einen Halbleiterspeicher und genauer eine Halbleiterspeichervorrichtung mit einem Speicherblock mit einer dreidimensionalen Struktur.
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2. Erörterung der verwandten Technik
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Eine nichtflüchtige Speichervorrichtung ist eine Speichervorrichtung, in der gespeicherte Daten erhalten werden, selbst wenn die Stromversorgung abgeschaltet wird. Da die Verbesserung der Integration einer Speichervorrichtung mit einer zweidimensionalen Struktur, bei der die Speichervorrichtung in einer einzelnen Schicht auf einem Siliziumsubstrat hergestellt wird, vor kurzem an ihre Grenze gelangt ist, wurde eine nichtflüchtige Speichervorrichtung mit einer dreidimensionalen Struktur vorgeschlagen, bei der Speicherzellen im Wesentlichen senkrecht auf ein Siliziumsubstrat gestapelt werden.
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Beim Ausbilden der Speicherzellen in die dreidimensionale Struktur wurden verschiedene Strukturen gemäß einer Betriebsbedingung vorgeschlagen und eine Betriebsbedingung kann neu angepasst werden, um eine elektrische Eigenschaft gemäß der vorgeschlagenen Struktur zu verbessern. Folglich müssen die dreidimensionale Struktur des Speicherblockes, der die gestapelten Speicherzellen enthält, und ein Betriebsverfahren aufeinander optimiert werden.
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ZUSAMMENFASSUNG
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Beispielhafte Ausführungsformen der vorliegenden Erfindung erfolgten in einem Bestreben eine Halbleiterspeichervorrichtung zu liefern, die zum Optimieren eines Speicherblockes mit einer dreidimensionalen Struktur und eines Betriebsverfahrens fähig ist.
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Eine Ausführungsform der vorliegenden Erfindung liefert eine Halbleiterspeichervorrichtung mit Speicherstrings, die jeweils einen Drainauswahltransistor, Speicherzellen und einen Sourceauswahltransistor enthalten, die im Wesentlichen senkrecht über einem Substrat angeordnet sind, einer ersten Bitleitung, die mit Drainauswahltransistoren einer ersten Gruppe Speicherstrings unter den Speicherstrings gekoppelt ist, einer zweiten Bitleitung, die mit Drainauswahltransistoren einer zweiten Gruppe Speicherstrings unter den Speicherstrings gekoppelt ist, Sourceleitungen, die mit den Sourceauswahltransistoren der Speicherstrings gekoppelt sind, und peripheren Schaltungen, die zum Einschalten der Sourceauswahltransistoren nicht ausgewählter Speicherstrings, die mit Sourceleitungen gekoppelt sind, die mit einer Vorladespannung versorgt werden, oder zum Einschalten eines Drainauswahltransistors nicht ausgewählter Speicherstrings vorgesehen sind, die mit Bitleitungen gekoppelt sind, die mit einer Programmsperrspannung bzw. Programmiersperrspannung versorgt werden, um Kanalbereiche der nicht ausgewählten Speicherstrings im Voraus zu laden, bevor eine Programmspannung bzw. Programmierspannung zu einer Speicherzelle gespeist wird, die in einem ausgewählten Speicherstring unter den Speicherstrings enthalten ist.
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Eine andere Ausführungsform der vorliegenden Erfindung liefert eine Halbleiterspeichervorrichtung mit Speicherstrings, die jeweils einen Drainauswahltransistor, Speicherzellen und einen Sourceauswahltransistor enthalten, die auf einem Substrat im Wesentlichen senkrecht verbunden sind, Bitleitungen, die mit in den Speicherstrings enthaltenen Drainauswahltransistoren gekoppelt sind, Sourceleitungen, die mit den jeweils in den Speicherstrings enthaltenen Sourcauswahltransistoren gekoppelt sind, und peripheren Schaltungen, die zum Versorgen der Sourceleitungen mit einer Vorladespannung und zum Einschalten der Sourceauswahltransistoren nicht ausgewählter Speicherstrings vorgesehen sind, um Kanalbereiche der nicht ausgewählten Speicherstrings im Voraus zu laden, bevor eine in einem ausgewählten Speicherstring unter den Speicherstrings enthaltene Speicherzelle mit einer Programmierspannung versorgt wird.
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Eine andere Ausführungsform der vorliegenden Erfindung liefert eine Halbleiterspeichervorrichtung mit Speicherstrings, die jeweils einen Drainauswahltransistor, Speicherzellen und einen Sourceauswahltransistor in Reihe schalten, einer ersten Bitleitung, die mit Drainauswahltransistoren einer ersten Gruppe Speicherstrings unter den Speicherstrings gekoppelt ist, einer zweiten Bitleitung, die mit Drainauswahltransistoren einer zweiten Gruppe Speicherstrings unter den Speicherstrings gekoppelt ist, und Sourceleitungen, die jeweils mit Sourceauswahltransistoren der Speicherstrings gekoppelt sind. Die Speicherzellen nicht ausgewählter Speicherstrings unter den Speicherstrings befinden sich in einem Vorladezustand oder Floating-Zustand, bevor eine Speicherzelle eines ausgewählten Speicherstrings mit einer Programmierspannung versorgt wird.
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Nach der Ausführungsform der vorliegenden Erfindung kann ein Betriebscharakteristikum durch Optimieren eines Speicherblockes mit einer dreidimensionalen Struktur und eines Betriebsverfahrens desselben verbessert werden.
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Die vorangehende Zusammenfassung ist lediglich veranschaulichend und soll keineswegs beschränkend sein. Zusätzlich zu den veranschaulichenden Aspekten, Ausführungsformen und Merkmalen, die oben beschrieben wurden, werden weitere Aspekte, Ausführungsformen und Merkmale durch Bezug auf die Zeichnungen und die folgende detaillierte Beschreibung offensichtlich werden.
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KURZE BESCHREIBUNG DER ZEICHNUNGEN
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Die oben erwähnten und andere Merkmale und Vorteile der vorliegenden Erfindung werden für jemanden mit gewöhnlichen technischen Fähigkeiten durch die detaillierte Beschreibung der Ausführungsformen derselben in Bezug auf die beiliegenden Zeichnungen offensichtlicher werden, in denen:
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1 ein Blockdiagramm zum Veranschaulichen einer Halbleiterspeichervorrichtung nach einer Ausführungsform der vorliegenden Erfindung ist;
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die 2A und 2B Ansichten zum Veranschaulichen einer Ausführungsform eines Speicherblockes mit einer dreidimensionalen Struktur sind, der in 1 veranschaulicht ist;
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3 ein Schaltplan zum Veranschaulichen einer Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur ist, der in den 2A und 2B veranschaulicht ist;
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die 4A und 4B Ansichten zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur sind, der in 1 veranschaulicht ist;
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5 ein Schaltplan zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur ist, der in den 4A und 4B veranschaulicht ist;
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die 6A und 6B Ansichten zum Veranschaulichen noch einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur sind, der in 1 veranschaulicht ist;
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7 ein Schaltplan zum Veranschaulichen noch einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur ist, der in den 6A und 6B veranschaulicht ist;
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8 ein Blockdiagramm, das ein Speichersystem schematisch veranschaulicht, nach einer Ausführungsform der vorliegenden Erfindung ist;
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9 ein Blockdiagramm, das eine Fusionsspeichervorrichtung oder ein Fusionsspeichersystem veranschaulicht, die/das eine Programmieroperation durchführt, nach den zuvor erwähnten verschiedenen Ausführungsformen ist; und
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10 ein Blockdiagramm, das ein Rechensystem mit einer Flash-Speichervorrichtung veranschaulicht, nach einer Ausführungsform der vorliegenden Erfindung ist.
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DETAILLIERTE BESCHREIBUNG
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Nachstehend werden Ausführungsformen der vorliegenden Erfindung in Bezug auf die beiliegenden Zeichnungen detailliert beschrieben werden. Die vorliegende Erfindung ist jedoch nicht auf die nachstehend offenbarten Ausführungsformen beschränkt und kann in verschiedenen Formen implementiert werden und der Bereich der vorliegenden Erfindung ist nicht auf die folgenden Ausführungsformen beschränkt. Die Ausführungsformen sind vielmehr geliefert, um die vorliegende Erfindung vollständiger zu offenbaren und das Wesen der vorliegenden Erfindung jemandem mit technischen Fähigkeiten vollständig zu übermitteln, den die vorliegende Erfindung betrifft, und der Bereich der vorliegenden Erfindung sollte durch die Ansprüche der vorliegenden Erfindung klar sein. In dieser Beschreibung repräsentiert „verbunden/gekoppelt”, dass eine Komponente mit einer anderen Komponente direkt gekoppelt oder durch eine andere Komponente indirekt gekoppelt ist. Zudem kann eine Singularform eine Pluralform enthalten, solange es in einem Satz nicht spezielle erwähnt ist.
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1 ist ein Blockdiagramm, das eine Halbleiterspeichervorrichtung veranschaulicht, nach einer Ausführungsform der vorliegenden Erfindung.
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In Bezug auf 1 kann eine Halbleiterspeichervorrichtung ein Speicherarray 110 und periphere Schaltungen 120, 130, 140, 150 und 160 enthalten. Die peripheren Schaltungen können den Steuerkreis 120 und Betriebsschaltungen 130, 140, 150 und 160 enthalten. Bei einer Flash-Speichervorrichtung kann die Betriebsschaltung den Steuerkreis 120, die Spannungsversorgungsschaltung 130, die Seitenpuffergruppe 140, die Spaltenauswahlschaltung 150 und die Eingangs-/Ausgangsschaltung 160 enthalten.
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Das Speicherarray 110 enthält eine Vielzahl Speicherblöcke 110MB. Jeder Speicherblock 110MB kann in einer dreidimensionalen Struktur implementiert werden, die eine Vielzahl von Speicherzellen enthält, die auf ein Halbleitersubstrat gestapelt sind, und kann insbesondere eine Vielzahl von Speicherstrings enthalten, die U-förmige Kanalschichten enthalten. Eine Struktur des Speicherblockes 110MB wird nachstehend detailliert beschrieben werden.
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Die 2A und 2B sind Ansichten zum Veranschaulichen einer Ausführungsform eines Speicherblockes mit einer dreidimensionalen Struktur, die in 1 veranschaulicht ist. 3 ist ein Schaltplan zum Veranschaulichen einer Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur, der in den 2A und 2B veranschaulicht ist.
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In Bezug auf die 2A, 2B und 3 enthält der Speicherblock Speicherstrings STRING1 bis STRING4, Bitleitungen BL1 und BL2 und Sourceleitungen SL.
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Jeder Speicherstring STRING1 bis STRING4 enthält einen Sourceauswahltransistor SST1, Speicherzellen C0 bis C15 und einen Drainauswahltransistor DST1, die auf dem Substrat im Wesentlichen senkrecht verbunden sind.
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Die erste Bitleitung BL1 ist mit den Drainauswahltransistoren DST1 und DST2 der ersten Gruppe Speicherstrings STRING1 und STRING3 unter den Speicherstrings STRING1 bis STRING4 verbunden. Die zweite Bitleitung BL2 ist mit den Drainauswahltransistoren DST1 und DST2 der zweiten Gruppe Speicherstrings STRING2 und STRING4 unter den Speicherstrings STRING1 bis STRING4 verbunden. Die Sourceleitung SL ist mit Sourceauswahltransistoren SST1 und SST2 der Speicherstrings STRING1 bis STRING4 verbunden.
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Die erste Gruppe Speicherstrings STRING1 und STRING3, die mit der ersten Bitleitung BL1 verbunden ist, und die zweite Gruppe Speicherstrings STRING2 und STRING4, die mit der zweiten Bitleitung BL2 verbunden ist, können angeordnet sein, um auf einer Ebene miteinander inkonsistent zu sein. Ferner können die erste Gruppe Speicherstrings STRING1 und STRING3 und die zweite Gruppe Speicherstrings STRING2 und STRING4 in einer symmetrischen Struktur angeordnet sein.
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Indessen können die Speicherstrings STRING1 bis STRING4 ferner Röhren-Transistoren bzw. Pipe-Transistoren PT enthalten, die auf dem Substrat ausgebildet sind. In diesem Fall sind partielle Speicherzellen C8 bis C15 unter den Speicherzellen C0 bis C15 zwischen dem Pipe-Transistor PT und dem Drainauswahltransistor DST1 im Wesentlichen senkrecht verbunden und die restlichen Speicherzellen C0 bis C7 können zwischen dem Pipe-Transistor PT und dem Sourceauswahltransistor SST1 im Wesentlichen senkrecht verbunden sein. Röhren-Gates bzw. Pipe-Gates PG der Pipe-Transistoren PT können innerhalb des Speicherblockes miteinander verbunden sein.
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Die in den Speicherstrings STRING1 bis STRING4 enthaltenen Speicherzellen C0 bis C15 können Wortleitungen WL0 bis WL15 gemeinsam nutzen. Hier können die Wortleitungen WL0 bis WL7 der Zellen C0 bis C7, die zwischen dem Pipe-Transistor PT und dem Sourceauswahltransistor SST1 verbunden sind, sourceseitige Wortleitungen genannt werden und die Wortleitungen WL8 bis WL15 der Zellen C8 bis C15, die zwischen dem Pipe-Transistor PT und Drainauswahltransistor DST1 verbunden sind, drainseitige Wortleitungen genannt werden.
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Entsprechende Leitungen zwischen den sourceseitigen Wortleitungen WL0 bis WL7 und den drainseitigen Wortleitungen WL8 bis WL15 innerhalb des Speicherblockes sind auf der gleichen Schicht ausgebildet, aber durch Spalte SPALT getrennt. Die Gates DSL1 und DSL2 der Drainauswahltransistoren DST1 und DST2, die mit der gleichen Bitleitung (beispielsweise Bitleitung BL1) verbunden sind, sind jedoch getrennt. Ferner sind die Gates SSL1 und SSL2 der Sourceauswahltransistoren SST1 und SST2 innerhalb des Speicherblockes miteinander verbunden.
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Die Bitleitungen BL1 und BL2 und die Sourceleitung SL können in eine Richtung ausgebildet sein, in der die Bitleitungen BL1 und BL2 und Sourceleitung SL einander kreuzen, und in diesem Fall sind die Bitleitungen BL1 und BL2 und die Sourceleitung SL auf verschiedenen Schichten ausgebildet.
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Die Sourceauswahlleitung SSL1 und sourceseitigen Wortleitungen WL0 bis WL7 sind zwischen der Sourceleitung SL und dem Pipe-Transistor PT gestapelt und eine erste vertikale Kanalschicht CH2, die zwischen der Sourceleitung SL und dem Pipe-Transistor PT verbunden ist, geht durch die Sourceauswahlleitung SLL1 und die sourceseitigen Wortleitungen WL0 bis WL7. Multischichten (nicht gezeigt), die eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine Sperrisolierschicht enthalten, können in der ersten vertikalen Kanalschicht CH2 und den sourceseitigen Wortleitungen WL0 bis WL7 enthalten sein. Der Sourceauswahltransistor SST1 und die Speicherzellen C0 bis C7 können an einem Abschnitt im Wesentlichen senkrecht ausgebildet sein, an dem die erste vertikale Kanalschicht CH2 durch die Sourceauswahlleitung SSL1 und die sourceseitigen Wortleitungen WL0 bis WL7 auf dem Substrat umgeben ist.
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Die Drainauswahlleitung DSL1 und drainseitigen Wortleitungen WL8 bis WL15 sind zwischen der Bitleitung BL1 und dem Pipe-Transistor PT gestapelt und eine zweite vertikale Kanalschicht CH2', die zwischen der Bitleitung BL1 und dem Pipe-Transistor PT verbunden ist, geht durch die Drainauswahlleitung DSL1 und die drainseitigen Wortleitungen WL8 bis WL15. Multischichten (nicht gezeigt), die eine Tunnelisolierschicht, eine Ladungsspeicherschicht und eine Sperrisolierschicht enthalten, können in der zweiten vertikalen Kanalschicht CH2' und den drainseitigen Wortleitungen WL8 bis WL15 enthalten sein. Wie oben beschrieben wurde, können der Drainauswahltransistor DST1 und die Speicherzellen C8 bis C15 an einem Abschnitt im Wesentlichen senkrecht ausgebildet sein, an dem die zweite vertikale Kanalschicht CH2' durch die Drainauswahlleitung DSL1 und die drainseitigen Wortleitungen WL8 bis WL15 auf dem Substrat umgeben ist.
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Die Multischichten (nicht gezeigt), die die Tunnelisolierschicht, die Ladungsspeicherschicht und die Sperrisolierschicht enthalten, können auch zwischen der Pipe-Kanalschicht bzw. Röhrenkanalschicht CH1 und dem Pipe-Gate PG ausgebildet sein.
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Die erste vertikale Kanalschicht CH2 und zweite vertikale Kanalschicht CH2' können durch den Röhrenkanal CH1 des Pipe-Transistors PT miteinander verbunden sein. Folglich können die Speicherstrings STRING1 bis STRING4 jeweils die U-förmigen, vertikalen Kanalschichten CH enthalten und der Drainauswahltransistor DST1, die Speicherzellen C0 bis C15 und der Sourceauswahltransistor SST zwischen der Bitleitung BL1 und der Sourceleitung SL in der U-Form seriell geschaltet sein. D. h., die Speicherstrings STRING1 bis STRING4 können zwischen der Bitleitung BL1 und der Sourceleitung SL in der U-Form verbunden sein.
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Wieder in Bezug auf die 1 und 3, sind die peripheren Schaltungen 120 bis 160 zum Durchführen einer Löschschleife, einer Programmierschleife und einer Leseoperation der Speicherzelle C8 vorgesehen, die mit der ausgewählten Wortleitung verbunden ist (beispielsweise die Wortleitung WL8). Die peripheren Schaltungen enthalten den Steuerkreis 120 zum Steuern der Programmierschleife, der Leseschleife und der Löschoperation und die Betriebsschaltungen 130 bis 160, die zum Durchführen der Programmierschleife, der Leseschleife und der Löschoperation unter der Steuerung des Steuerkreises 120 vorgesehen sind. Die Programmierschleife enthält eine Programmieroperation und eine Programmierverifizierungsoperation und die Programmierschleife kann durch ein Inkrementalschrittimpulsprogrammierungsverfahren (ISPP-Verfahren) durchgeführt werden. Die Löschschleife enthält eine Löschoperation und eine Löschverifizierungsoperation und kann durch ein Inkrementalschrittimpulslöschverfahren (ISPE-Verfahren) durchgeführt werden. Um die Programmierschleife, die Leseschleife und die Löschoperation durchzuführen, sind die Betriebsschaltungen 130 bis 160 zum selektiven Ausgeben einer Programmierspannung Vpgm, einer Lesespannung Vread und einer Löschspannung Vers, der Durchlassspannung Vpass, einer Verifizierungsspannung Vvfy, von Sourcespannungen Vsl[1:0], von Drainauswahlspannungen Vdsl[n:0], von Sourceauswahlspannungen Vssl[m:0], einer Pipe-Gatespannung Vpg und einer Bitleitungsspannung an die lokalen Leitungen DSL1 und DSL2, WL0 bis WL15, SSL1 und SSL2, PG und SL und Bitleitungen BL des ausgewählten Speicherblockes unter der Steuerung des Steuerkreises 120 und zum Steuern des im Voraus bzw. vorab Ladens/Entladens der Bitleitungen BL oder Abtasten der Spannungen oder des Stroms der Bitleitungen BL vorgesehen. Insbesondere enthält die Betriebsschaltung im Fall einer NAND-Flash-Speichervorrichtung die Spannungsversorgungsschaltung 130, die Seitenpuffergruppe 140, die Spaltenauswahlschaltung 150 und die Eingangs-/Ausgangsschaltung 160. Jede Komponente wird nachstehend detailliert beschrieben werden.
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Der Steuerkreis 120 gibt ein Spannungssteuersignal CMDv zum Steuern der Spannungsversorgungsschaltung 130 aus, so dass erwünschte Pegel der Betriebsspannungen zum Durchführen der Programmierschleife, der Leseschleife und der Löschoperation in Erwiderung auf ein Befehlsignal CMD erzeugt werden können, das von außen durch die Eingangs-/Ausgangsschaltung 160 eingegeben wird. Ferner gibt der Steuerkreis 120 PB-Steuersignale CMDpb zum Steuern der Seitenpuffer (nicht gezeigt) aus, die in der Seitenpuffergruppe 140 enthalten sind, um die Programmierschleife, die Leseschleife oder die Löschschleife durchzuführen. Wenn ein Adresssignal ADD in den Steuerkreis 120 eingegeben wird, gibt der Steuerkreis 120 ferner ein Zeilenadresssignal RADD an die Spannungsversorgungsschaltung 130 durch Verwenden des Adresssignals ADD und ein Spaltenadresssignal CADD an die Spaltenauswahlschaltung 150 aus.
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Die Spannungsversorgungsschaltung 130 erzeugt selektiv notwendige Betriebsspannungen Vpgm, Vread, Vers, Vpass, Vvfy, Vsl[1:0], Vdsl[n:0], Vssl[m:0] und Vpg gemäß der Programmierschleife, der Leseschleife oder der Löschschleife der Speicherzellen in Erwiderung auf das Spannungssteuersignal CMDv des Steuerkreises 120 und gibt die Betriebsspannungen an die lokalen Leitungen SSL, WL0 bis WLn, DSL und PG und die Sourceleitung SL des ausgewählten Speicherblockes in Erwiderung auf das Zeilenadresssignal RADD des Steuerkreises 120 aus.
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Die Seitenpuffergruppen 140 enthalten eine Vielzahl von Seitenpuffern (nicht gezeigt), die mit dem Speicherarray 110 durch die Bitleitungen BL verbunden sind. Die Seitenpuffer laden im Voraus selektiv die Bitleitungen BL basierend auf dem PB-Steuersignal CMDpb des Steuerkreises 120 und Daten DATEN, die in den Speicherzellen während der Programmieroperation zu speichern sind. Die Seitenpuffergruppen 140 laden im Voraus die Bitleitungen BL basierend auf dem PB-Steuersignal CMDpb des Steuerkreises 120 während der Programmierverifizierungsoperation oder der Leseoperation und fangen dann die aus der Speicherzelle gelesenen Daten durch Abtasten einer Spannungsänderung oder des Stroms der Bitleitungen BL auf.
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Die Spaltenauswahlschaltung 150 wählt die Seitenpuffer, die in der Seitenpuffergruppe 150 enthalten sind, in Erwiderung auf die Spaltenadresse CADD aus, die von dem Steuerkreis 120 ausgegeben wird. D. h., die Spaltenauswahlschaltung 150 überträgt sequentiell Daten, die in den Speicherzellen zu speichern sind, zu den Seitenpuffern in Erwiderung auf die Spaltenadresse CADD. Ferner wählt die Spaltenauswahlschaltung 150 selektiv die Seitenpuffer in Erwiderung auf die Spaltenadresse CADD derart aus, dass die Daten der Speicherzellen, die in den Seitenpuffern durch die Leseoperation aufgefangen sind bzw. gehalten werden, nach außen ausgegeben werden können.
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Die Eingangs-/Ausgangsschaltung 160 überträgt das Befehlsignal CMD und das Adresssignal ADD, das von außen eingegeben wird, zum Steuerkreis 120. Ferner überträgt die Eingangs-/Ausgangsschaltung 170 die von außen eingegebnen Daten DATEN zur Spaltenauswahlschaltung 150 während der Programmieroperation oder führt eine Betätigung zum Ausgeben der aus den Speicherzellen gelesenen Daten nach außen während der Leseoperation durch.
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Nachstehend wird eine Betätigung der zuvor erwähnten Halbleiterspeichervorrichtung beschrieben werden.
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Wenn die Speicherzelle (beispielsweise die Speicherzelle C8) ausgewählt wird, die in dem Speicherstring (beispielsweise der Speicherstring STRING4) enthalten ist, der aus den Speicherstrings STRING1 bis STRING4 ausgewählt wird, versorgen die peripheren Schaltungen 120 bis 160 die zweite Bitleitung BL2, die mit dem ausgewählten Speicherstring STRING4 verbunden ist, mit einer Programmierzulassungsspannung (z. B. 0 V) und die erste Bitleitung BL1 mit einer Programmiersperrspannung (beispielsweise die Spannung Vcc). Ferner versorgen die peripheren Schaltungen 120 bis 160 die Drainauswahlleitung DSL2 mit der Drainauswahlspannung, um den Drainauswahltransistor DST2 des ausgewählten Speicherstrings STRING4 einzuschalten. Die Drainauswahlspannung kann mit dem gleichen Pegel wie dem der Programmiersperrspannung gespeist werden, mit der die zweite Bitleitung versorgt wird. Die peripheren Schaltungen 120 bis 160 versorgen die Sourceauswahlleitungen SSL1 und SSL2 mit der Sourceauswahlspannung (beispielsweise 0 V), um die Sourceauswahltransistoren SST1 und SST2 einzuschalten. Die Sourceleitung SL kann mit einer Leistungsspannung versorgt werden.
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Gemäß den zuvor erwähnten Bedingungen wird ein Kanalbereich CD der Speicherzelle C8, die in dem ausgewählten Speicherstring STRING4 enthalten ist, entladen. Ferner wird ein Kanalbereich CC der in dem dritten Speicherstring STIRNG3 enthaltenen Speicherzelle C8 im Voraus geladen. Da die Drainauswahltransistoren DST1 und Sourceauswahltransistoren SST1 des ersten und zweiten Speicherstrings STRING1 und STRING2 alle eingeschalten werden, werden jedoch die Kanalbereiche CA und CB der in dem ersten und zweiten Speicherstring STRING1 und STRING2 enthaltenen Speicherzellen C8 nicht im Voraus geladen und gehen in einen Floating-Zustand über.
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In diesem Zustand versorgen die peripheren Schaltungen 120 bis 160 die Wortleitungen WL0 bis WL7 und WL9 bis WL15 der nicht ausgewählten Speicherzellen C0 bis C7 und C9 bis C15 mit der Durchlassspannung und die Wortleitung WL8 der ausgewählten Speicherzelle C8 mit der Programmierspannung. Eine Schwellenspannung der Speicherzelle C8 des ausgewählten Speicherstrings STRING4 wird durch einen Unterschied zwischen der Programmierspannung und einer Spannung des Kanalbereiches CD erhöht. D. h., die Speicherzelle C8 des ausgewählten Speicherstrings STRING4 wird programmiert. Indessen wird die Kanalspannung durch ein Verstärkungsereignis an den Kanalbereichen CA, CB und CC der Speicherzellen C8 der nicht ausgewählten Speicherstrings STRING1 bis STRING3 erhöht. Aufgrund des Unterschieds zwischen der Programmierspannung, mit der die Wortleitung WL8 versorgt wird, und den Kanalspannungen der Kanalbereiche CA, CB, und CC, wird folglich eine Schwellenspannung der Speicherzellen C8, die in den nicht ausgewählten Speicherstrings STRING1 bis STRING3 enthalten sind, nicht erhöht.
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Wie oben beschrieben wurde, können die peripheren Schaltungen 120 bis 160 in der Ausführungsform der vorliegenden Erfindung verhindern, dass die Schwellenspannung der Speicherzellen C8 der nicht ausgewählten Speicherstrings STRING1 bis STRING3 verändert wird, durch Entladen des Kanalbereiches CD der Speicherzelle C8 und im Voraus Laden der Kanalbereiche CA, CB und CC der übrigen Zellen C8 oder Bewirken, dass sich die Kanalbereiche CA, CB und CC der übrigen Zellen C8 in dem Floating-Zustand befinden, bevor die Speicherzelle (beispielsweise die Speicherzelle C8), die in dem Speicherstring enthalten ist (beispielsweise der Speicherstring STRING4), der aus den Speicherstrings STRING1 bis STRING4 ausgewählt wird, mit der Programmierspannung versorgt wird.
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Jedoch wird ein Kanalverstärkungsereignis in den Kanalbereichen CA, CB und CC durch die Durchlassspannung und die Programmierspannung in einem Zustand erzeugt, in dem der Kanalbereich CC der Speicherzelle C8 nur in dem dritten Speicherstring STRING3 unter den nicht ausgewählten Speicherstrings STRING1 bis STRING3 im Voraus geladen wird und die Kanalbereiche CA und CB der Speicherzelle C8 in dem ersten und zweiten Speicherstring STRING1 und STRING2 nicht im Voraus geladen werden, damit die Kanalspannungen der Kanalbereiche CA, CB und CC, die durch das Kanalverstärkungsereignis erhöht werden, verändert werden. D. h., die Spannung des im Voraus geladenen Kanalbereiches CC der Speicherzelle C8 wird höher bzw. stärker als die Spannungen der Kanalbereiche CA und CB der anderen Speicherzellen C8 verstärkt. D. h. die Kanalspannungen der Kanalbereiche CA und CB der Speicherzellen C8, die in dem ersten und zweiten Speicherstring STRING1 und STRING2 enthalten sind, werden im Vergleich zu dem im Voraus geladenen Kanalbereich CC der Speicherzelle C8 geringer verstärkt. Folglich kann eine Programmierstörung, bei der die Schwellenspannungen der Speicherzellen C8, die in dem ersten und zweiten Speicherstring STRING1 und STRING2 enthalten sind, erzeugt werden.
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Nachstehend wird eine andere Ausführungsform der vorliegenden Erfindung beschrieben, die zum Unterdrücken der Programmierstörung fähig ist.
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Die 4A und 4B sind Ansichten zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur, der in 1 veranschaulicht ist. 5 ist ein Schaltplan zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur, der in den 4A und 4B veranschaulicht ist.
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In Bezug auf die 4A, 4B und 5 enthält der Speicherblock die Speicherstrings STRING1 bis STRING4, die Bitleitungen BL1 und BL2 und die Sourceleitungen SL1 bis SL4.
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Wenn der in den 4A, 4B und 5 veranschaulichte Speicherblock mit dem in den 2A, 2B und 3 veranschaulichten Speicherblock verglichen wird, unterscheidet sich derselbe darin, dass die Sourceleitungen SL1 bis SL4 der Speicherstrings STRING1 bis STRING4 voneinander getrennt sind.
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Hier sind die Sourceleitungen SL1 und SL4 der Speicherstrings STRING1 bis STRING4, die die Sourceauswahlleitungen SLL1 der Sourceauswahltransistoren SST1 und SST2 gemeinsam nutzen, unter den Speicherstrings STRING1 bis STRING4 voneinander isoliert. Ferner sind die Sourceleitungen SL3 und SL2 der Speicherstrings STRING3 und STRING2, die die Sourceauswahlleitungen SSL2 der Sourceauswahltransistoren SST1 und SST2 gemeinsam nutzen, voneinander isoliert.
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Jedoch nutzen die Speicherstrings STRING4 und STRING3, die die Drainauswahlleitungen DSL2 der Drainauswahltransistoren DST2 gemeinsam nutzen, die Sourceleitungen SL4 und SL3 gemeinsam. D. h., die Speicherstrings STRING4 und STRING3, in denen die Sourceauswahlleitungen SSL1 und SSL2 der Sourceauswahltransistoren SST2 isoliert sind, nutzen die Sourceleitungen SL4 und SL3 gemeinsam. D. h., die Sourceleitungen SL4 und SL3 der Speicherstrings STRING4 und STRING3 sind miteinander verbunden.
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Ferner nutzen die Speicherstrings STRING1 und STRING2, die die Drainauswahlleitungen DSL1 der Drainauswahltransistoren DST1 gemeinsam nutzen, die Sourceleitungen SL1 und SL2 gemeinsam. D. h., die Speicherstrings STRING1 und STRING2, in denen die Sourceauswahlleitungen SSL1 und SSL2 der Sourceauswahltransistoren SST1 isoliert sind, nutzen die Sourceleitungen SL1 und SL2 gemeinsam. D. h., die Sourceleitungen SL1 und SL2 der Speicherstrings STRING1 und STIRNG2 sind miteinander verbunden.
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Die Gates DSL1 und DSL2 der Drainauswahltransistoren DST1 und DST2, die mit der gleichen Bitleitung (beispielsweise die Bitleitung BL1) verbunden sind, sind isoliert und die Gates SSL1 und SSL2 der Sourceauswahltransistoren SST2, die die Sourceleitungen SL4 und SL3 gemeinsam nutzen, sind isoliert.
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In Bezug auf die 1 und 5 sind die peripheren Schaltungen 120 bis 160 jeweils zum Erzeugen von Sourceauswahlspannungen Vssl[m:0] zum unterschiedlichen Steuern der Sourceauswahltransistoren SST1 der Speicherstrings STRING1 und STRING2 vorgesehen, die die Sourceleitungen (zum Beispiel die Sourceleitungen SL1 und SL2) innerhalb des Speicherblockes 110MB gemeinsam nutzen. Die Anzahl an Speicherstrings innerhalb des Speicherblockes 110MB kann gemäß einer Ausgestaltung verändert werden, so dass die Anzahl an Sourceauswahlspannungen Vssl[m:0], die in den peripheren Schaltungen 120 bis 160 erzeugt werden, auch gemäß der Anzahl an Speicherstrings verändert werden kann.
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Ferner sind die peripheren Schaltunen 120 bis 160 jeweils zum Erzeugen von Drainauswahlspannungen Vdsl[n:0] zum unterschiedlichen Steuern der Drainauswahltransistoren DST1 und DST2 vorgesehen, die mit der gleichen Bitleitung (beispielsweise Bitleitung BL1) innerhalb des Speicherblockes 110MB verbunden sind. Ähnlich kann die Anzahl an Speicherstrings innerhalb des Speicherblockes 110MB gemäß einer Ausgestaltung verändert werden, so dass die Anzahl an Drainauswahlspannungen Vdsl[n:0], die in den peripheren Schaltungen 120 bis 160 erzeugt werden, auch basierend auf der Anzahl an Speicherstrings verändert werden kann.
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Zum im Voraus Laden der Kanalbereiche der nicht ausgewählten Speicherstrings STRING1 bis STRING3 sind die peripheren Schaltungen 120 bis 160 zum Einschalten des Sourceauswahltransistors SST1 der nicht ausgewählten Speicherstrings STRING1 bis STRING2, die mit den Sourceleitungen SL1 und SL2 verbunden sind, die mit der Vorladespannung (beispielsweise die Vorladespannung Vcc) versorgt werden, oder zum Einschalten des Drainauswahltransistors DST2 des nicht ausgewählten Speicherstrings STRING3 vorgesehen, der mit der Bitleitung (beispielsweise die Bitleitung BL1) verbunden ist, die mit der Programmiersperrspannung (beispielsweise die Spannung Vcc) versorgt wird.
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Wenn die in dem ausgewählten Speicherstring STRING4 enthaltene Speicherzelle C8 programmiert wird, können die peripheren Schaltungen 120 bis 160 ferner die Pipe-Transistoren PT und den Drainauswahltransistor DST2 einschalten, die in dem ausgewählten Speicherstring STRING4 enthalten sind.
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Wie oben beschrieben wurde, kann eine andere Ausführungsform der vorliegenden Erfindung auch eine Spaltstruktur einsetzen, bei der die Sourceleitungen SL1 bis SL4 in dem Speicherblock getrennt sind, der eine vereinte SSL-Struktur aufweist, bei der zwei Speicherstrings eine Sourceauswahlleitung gemeinsam nutzen. Da die peripheren Schaltungen 120 bis 160 die Spannungen Vdsl[n:0], Vssl[m:0] und Vsl[1:0] steuern, mit denen die jeweiligen Leitungen DSL1, DSL2, SSL1, SSL2 und SL1 bis SL4 versorgt werden, kann verhindert werden, dass die Kanalbereiche CA, CB und CC der Speicherzellen C8 in den Floating-Zustand übergehen.
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Insbesondere gehen die Kanalbereiche CA und CB der nicht ausgewählten Speicherstrings STRING1 und STRING2 in den Floating-Zustand in 3 über, aber der Kanalbereich CA wird durch den Sourceauswahltransistor SST1 von der Sourceleitung SL1 in dem ersten Speicherstring STRING1 im Voraus geladen und der Kanalbereich CB wird durch den Sourceauswahltransistor SST1 von der Sourceleitung SL2 in dem zweiten Speicherstring STRING2 im Voraus geladen, wie in 5 veranschaulicht.
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Folglich werden die Vorladespannungen Vcc-Vth alle zu den Kanalbereichen CA, CB und CC der nicht ausgewählten Speicherstrings STRING1 bis STRING3 derart übertragen, dass die Durchlassspannung Vpass, mit der die nicht ausgewählten Wortleitungen WL0 bis WL7 und WL9 bis WL15 versorgt werden, und die Kanalspannungen der Kanalbereiche CA, CB und CC, mit denen die ausgewählte Wortleitung WL8 durch die Programmierspannung Vpgm versorgt wird, zu dem ähnlichen Pegel durch die peripheren Schaltungen 120 bis 160 verstärkt werden.
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Selbst wenn die Sourceauswahlleitungen des Sourceauswahltransistors isoliert sind, der in den Speicherstrings enthalten ist, die die Bitleitung in dem Speicherblock gemeinsam nutzen, können indessen alle Kanalbereiche der nicht ausgewählten Speicherstrings im Voraus geladen werden, was nachstehend detailliert beschrieben werden wird.
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Die 6A und 6B sind Ansichten zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur, der in 1 veranschaulicht ist. 7 ist ein Schaltplan zum Veranschaulichen einer anderen Ausführungsform des Speicherblockes mit der dreidimensionalen Struktur, der in den 6A und 6B veranschaulicht ist.
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In Bezug auf die 6A, 6B und 7 enthält der Speicherblock Speicherstrings STRING1 bis STRING4, die Bitleitungen BL und Sourceleitungen SL1 bis SL4.
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Wenn der in den 6A, 6B und 7 veranschaulichte Speicherblock mit dem in den 4A, 4B und 5 veranschaulichten Speicherblock verglichen wird, sind die Speicherstrings STRING1 bis STRING4 in einer Matrixform und nicht einer Zickzackform angeordnet. Ferner sind die Drainauswahlleitungen DSL1 bis DSL4, die dem Gate der Drainauswahltransistoren DST1 bis DST4 entsprechen, die in den Speicherstrings STRING1 bis STRING4 in dem Speicherblock enthalten sind, voneinander getrennt und die Sourceauswahlleitungen SSL1 bis SSL4, die dem Gate der Sourceauswahltransistoren SST1 bis SST4 entsprechen, voneinander getrennt. Die Vielzahl von Sourceleitungen SL1 bis SL4 ist in dem Speicherblock voneinander getrennt. Da alle Auswahlleitungen DSL1 bis DSL4 und SSL1 bis SSL4 getrennt sind, können jedoch die Sourceleitungen SL1 bis SL4 miteinander verbunden sein.
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Andere Strukturen sind die Gleichen, aber ein Betriebsverfahren weist einen folgenden Unterschied auf.
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In Bezug auf die 1 bis 7 geben die peripheren Schaltungen 120 bis 160 zum jeweiligen Steuern der Sourceauswahltransistoren SST1 bis SST4 die Sourceauswahlspannungen Vssl[m:0] aus, die den Sourceauswahltransistoren SST1 bis SST4 entsprechen, da alle Auswahlleitungen DSL1 bis DSL4 und SSL1 bis SSL4 getrennt sind. Die gleiche Vorladespannung (beispielsweise die Vorladespannung Vcc) kann zu den Sourceleitungen SL1 bis SL4 gespeist werden. Die Programmierzulassungsspannung (beispielsweise 0 V) wird zur Bitleitung BL durch die peripheren Schaltungen 120 bis 160 gespeist.
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In diesem Zustand wird, wenn die peripheren Schaltungen 120 bis 160 die Auswahlspannungen zu der Sourceauswahlleitung SSL4 bzw. der Drainauswahlleitung DSL4 speisen, um den Sourceauswahltransistor SST4 auszuschalten und den Drainauswahltransistor DST4 des ausgewählten Speicherstrings STRING4 einzuschalten, der Kanalbereich CD der Speicherzelle C8 des ausgewählten Speicherstrings STRING4 entladen. Wenn die peripheren Schaltungen 120 bis 160 die Auswahlspannungen zu den Sourceauswahlleitungen SSL1 bis SSL3 bzw. den Drainauswahlleitungen DSL1 bis DSL3 speisen, um die Sourceauswahltransistoren SST1 bis SST3 einzuschalten und die Drainauswahltransistoren DST1 bis DST3 der nicht ausgewählten Speicherstrings STRING1 bis STRING3 auszuschalten, werden dann die Kanalbereiche CA, CB und CC der Speicherzelle C8 der nicht ausgewählten Speicherstrings STRING1 bis STRING3 entladen.
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Die Vorladespannungen Vcc-Vth werden alle zu den Kanalbereichen CA, CB und CC der nicht ausgewählten Speicherstrings STRING1 bis STRING3 übertragen, damit die Durchlassspannung Vpass, mit der die nicht ausgewählten Wortleitungen WL0 bis WL7 und WL9 bis WL15 versorgt werden, und die Kanalspannungen der Kanalbereiche CA, CB und CC, mit denen die ausgewählte Wortleitung WL8 durch die Programmierspannung Vpgm versorgt wird, zu dem ähnlichen Pegel durch die peripheren Schaltungen 120 bis 160 verstärkt werden.
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Wie oben beschrieben wurde, kann durch Verstärken der Kanalbereiche CA, CB und CC der nicht ausgewählten Speicherstrings STRING1 bis STRING3 zu dem gleichen Pegel aufgrund des niedrigen Verstärkungspegels verhindert werden, dass die Speicherzelle des nicht ausgewählten Speicherstrings programmiert wird.
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8 ist ein Blockdiagramm, das ein Speichersystem schematisch veranschaulicht, nach einer Ausführungsform der vorliegenden Erfindung.
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In Bezug auf 8 kann ein Speichersystem 800 nach einer Ausführungsform der vorliegenden Erfindung eine nichtflüchtige Speichervorrichtung 820 und einen Speichercontroller 810 enthalten.
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Die nichtflüchtige Speichervorrichtung 820 kann die zuvor erwähnte Halbleiterspeichervorrichtung enthalten. Der Speichercontroller 810 kann zum Steuern der nichtflüchtigen Speichervorrichtung 820 vorgesehen sein. Eine Speicherkarte oder Halbleiterplattenvorrichtung (Halbleiterfestplatte; engl. Solid State Disk: SSD) kann durch eine Kombination aus der nichtflüchtigen Speichervorrichtung 820 und dem Speichercontroller 810 vorgesehen sein. Ein SRAM 811 wird als Operationsspeicher einer Verarbeitungseinheit 812 verwendet. Eine Host-Schnittstelle 813 enthält ein Datenaustauschprotokoll eines mit dem Speichersystem 800 verbundenen Hosts. Ein Fehlerkorrekturblock 814 erfasst und korrigiert einen in den Daten enthaltenen Fehler, die aus der nichtflüchtigen Speichervorrichtung 820 gelesen werden. Eine Speicherschnittstelle 814 bildet eine Schnittstelle mit der nichtflüchtigen Speichervorrichtung 820 der Ausführungsform der vorliegenden Erfindung. Die Verarbeitungseinheit 812 führt eine allgemeine Steueroperation für den Datenaustausch des Speichercontrollers 810 durch.
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Zwar wird es nicht in der Zeichnung veranschaulicht, aber für jemandem mit technischen Fähigkeiten ist es offensichtlich, dass ein ROM (nicht gezeigt) zum Speichern von Codedaten zum Bilden einer Schnittstelle mit dem Host ferner in dem Speichersystem 800 nach der Ausführungsform der vorliegenden Erfindung enthalten sein kann. Die nichtflüchtige Speichervorrichtung 820 kann als Multi-Chip-Package vorgesehen sein, das eine Vielzahl von Flash-Speicherchips enthält. Das zuvor erwähnte Speichersystem 800 der Ausführungsform der vorliegenden Erfindung kann als Speichermedium mit einer hohen Zuverlässigkeit und einer geringen Fehlererzeugungswahrscheinlichkeit vorgesehen sein. Insbesondere kann die Flash-Speichervorrichtung der Ausführungsform der vorliegenden Erfindung in einem Speichersystem enthalten sein, wie beispielsweise eine Halbleiterplattenvorrichtung (Halbleiterfestplatte (SSD)), was in letzter Zeit aktiv erforscht wird. In diesem Fall kann der Speichercontroller 810 vorgesehen sein, um mit einer externen Vorrichtung (zum Beispiel ein Host) durch eines unter verschiedenen Schnittstellenprotokollen, wie beispielsweise USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI und IDE, zu kommunizieren.
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9 ist ein Blockdiagramm, das eine Fusionsspeichervorrichtung oder ein Fusionsspeichersystem schematisch veranschaulicht, das eine Programmieroperation nach den zuvor erwähnten verschiedenen Ausführungsformen durchführt. Beispielsweise kann das technische Charakteristikum der Ausführungsform der vorliegenden Erfindung auf eine OneNAND-Flash-Speichervorrichtung 900 als Fusionsspeichervorrichtung angewendet werden.
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Die OneNAND-Flash-Speichervorrichtung 900 kann eine Host-Schnittstelle 910 zum Austauschen verschiedener Informationen mit einer Vorrichtung, die ein anderes Protokoll verwendet, ein Puffer-RAM 920, das einen Code zum Antreiben der Speichervorrichtung oder temporären Speichern von Daten enthält, einen Controller 930 zum Steuern des Lesens, eines Programms und aller Zustände in Erwiderung auf ein Steuersignal und einen Befehl, die von außen geliefert werden, ein Register 940 zum Speichern eines Befehls, einer Adresse und von Daten, wie beispielsweise Konfiguration, zum Definieren einer Systembetriebsumgebung in der Speichervorrichtung, und ein NAND-Flash-Zellen-Array 950 enthalten, das eine Betriebsschaltung enthält, die eine nichtflüchtige Speicherzelle und einen Seitenpuffer enthält. Das in 2 veranschaulichte Speicherarray wird auf ein Speicherarray des NAND-Flash-Zellen-Arrays 950 angewendet.
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10 ist ein Blockdiagramm, das ein Rechensystem mit einer Flash-Speichervorrichtung 1012 schematisch veranschaulicht, nach der Ausführungsform der vorliegenden Erfindung.
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Ein Rechensystem 1000 nach der Ausführungsform der vorliegenden Erfindung kann einen Mikroprozessor 1020, der mit einem Systembus 1060 elektrisch verbunden ist, ein RAM 1030, eine Benutzerschnittstelle 1040, ein Modem 1050, wie beispielsweise ein Basisband-Chipsatz, und ein Speichersystem 1010 enthalten. Wenn das Rechensystem 1000 nach der Ausführungsform der vorliegenden Erfindung eine mobile Vorrichtung ist, kann eine Batterie (nicht gezeigt) zum Speisen einer Betriebsspannung des Rechensystems 1000 zudem vorgesehen sein. Zwar ist es nicht in der Zeichnung veranschaulicht, aber für jemanden mit technischen Fähigkeiten ist es offensichtlicht, dass das Rechensystem 1000 nach der Ausführungsform der vorliegenden Erfindung ferner einen Anwendungs-Chipsatz, einen Kamerabildprozessor (engl. Camera Image Processor, CIS), ein mobiles DRAN und Ähnliches enthalten kann. Das Speichersystem 1010 kann beispielsweise ein/eine Halbleiterlaufwerk/Halbleiterfestplatte (SSD) enthalten, das/die einen nichtflüchtigen Speicher zum Speichern von Daten verwendet. Ansonsten kann das Speichersystem 1010 als Fusions-Flash-Speicher (beispielsweise ein OneNAND-Flash-Speicher) vorgesehen sein.
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Wie oben beschrieben wurde, werden die Ausführungsformen der vorliegenden Erfindung in den Zeichnungen und der Beschreibung offenbart. Die spezifischen Ausdrücke, die hierin verwendet werden, sind zum Zweck der Veranschaulichung und beschränken nicht den Bereich der vorliegenden Erfindung, der in den Ansprüchen definiert ist. Folglich wird jemand mit technischen Fähigkeiten einsehen, dass verschiedene Modifikationen und andere äquivalente Beispiele vorgenommen werden können ohne von dem Bereich und dem Wesen der vorliegenden Offenbarung abzuweichen. Daher wird der alleinige technische Schutzbereich der vorliegenden Erfindung durch das technische Wesen der beiliegenden Ansprüche definiert werden.
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ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur
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- KR 10-2012-0087745 [0001]
