CN111312312B

CN111312312B - 一种用于p_flash型可编程逻辑器件的配置控制电路

Info

Publication number: CN111312312B
Application number: CN202010102244.6A
Authority: CN
Inventors: 曹正州; 何小飞; 单悦尔; 张艳飞; 孙佩
Original assignee: Wuxi Zhongwei Yixin Co Ltd
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2020-02-19
Filing date: 2020-02-19
Publication date: 2021-10-15
Anticipated expiration: 2040-02-19
Also published as: CN111312312A

Abstract

本发明公开了一种用于p_flash型可编程逻辑器件的配置控制电路，涉及可编程逻辑器件技术领域，该配置控制电路以字线通道、位线通道、数据读取通道以及衬底通道为核心构成基本单元，多个基本单元并行，构成对p_flash存储单元形成的存储阵列的控制，适用于大规模p_flash型可编程逻辑器件。每个基本单元能够实现稳定的擦除、编程和读取功能外，还提供过编程检测功能，且不需要额外增加字线译码电路，实现灵活，适用于p_flash型可编程器件快速稳定的配置。

Description

一种用于p_flash型可编程逻辑器件的配置控制电路

技术领域

本发明涉及可编程逻辑器件技术领域，尤其是一种用于p_flash型可编程逻辑器件的配置控制电路。

背景技术

flash型可编程逻辑器件基于可重复配置的flash型存储技术，通过重新下载编程，完成电路逻辑的配置，从而实现用户不同的功能，具有掉电信息不丢失、上电启动快、外围电路简洁、开发周期短等优点，因此成为了集成电路芯片的主流，广泛应用于控制领域。配置p_flash型存储器，是可编程逻辑器件逻辑应用中最关键的部分，因此需要设计合适的配置控制电路。

发明内容

本发明人针对上述问题及技术需求，提出了一种用于p_flash型可编程逻辑器件的配置控制电路，本发明的技术方案如下：

一种用于p_flash型可编程逻辑器件的配置控制电路，包括若干个p_flash存储单元构成的存储阵列，该配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路；字线电路包括若干个字线通道，每个字线通道分别对应存储阵列中的一行，每个字线通道的栅端信号端分别连接对应行的各个p_flash存储单元的栅端；位线电路包括若干个位线通道，每个位线通道分别对应存储阵列中的一列，每个位线通道的漏端信号端分别连接对应列的各个p_flash存储单元的漏端，位线通道的源端信号端分别连接对应列的各个p_flash存储单元的源端；数据读取电路包括若干个数据读取通道，每个数据读取通道分别对应一个位线通道，每个数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个数据读取通道的数据输出端输出反馈信号；衬底电位电路包括若干个衬底通道，每个衬底通道分别对应存储阵列中的一行，每个衬底通道的衬底信号端分别连接对应行的各个p_flash存储单元的衬底；

配置控制电路具有对存储阵列中的p_flash存储单元的擦除功能、编程功能、读取功能和过编程检测功能：

在擦除时，字线电路的各个字线通道通过栅端信号端向各个p_flash存储单元的栅端输出-9.5V，位线电路的各个位线通道通过漏端信号端向各个p_flash存储单元的漏端输出+7.8V、通过源端信号端向各个p_flash存储单元的源端输出+7.8V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+7.8V；

在编程时，字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+8.8V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出-2.5V；位线电路的部分位线通道通过漏端信号端向选中的p_flash存储单元的漏端输出-7.0V、通过源端信号端向选中的p_flash存储单元的源端输出-0.9V；位线电路的其余部分位线通道通过漏端信号端向未选中的p_flash存储单元的漏端输出0V、通过源端信号端向未选中的p_flash存储单元的源端输出-0.9V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出0V；

在读取时，字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出0V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+5.0V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V；

在过编程检测时，字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+6.5V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+8.5V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V。

本发明的有益技术效果是：

本申请公开了一种用于p_flash型可编程逻辑器件的配置控制电路，其以字线通道、位线通道、数据读取通道以及衬底通道为核心构成基本单元，多个基本单元并行，构成对p_flash存储单元形成的存储阵列的控制，适用于大规模p_flash型可编程逻辑器件。每个基本单元能够实现稳定的擦除、编程和读取功能外，还提供过编程检测功能，且不需要额外增加字线译码电路，实现灵活，适用于p_flash型可编程器件快速稳定的配置。

附图说明

图1是本申请的用于p_flash型可编程逻辑器件的配置控制电路的架构图。

图2是本申请的用于p_flash型可编程逻辑器件的配置控制电路的电路图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种用于p_flash型可编程逻辑器件的配置控制电路，请参考图1所示的配置结构图，p_flash型可编程逻辑器件包括若干个p_flash存储单元构成的存储阵列，其配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路，其中：

字线电路包括若干个字线通道，各个字线通道的电路结构相同。每个字线通道分别对应存储阵列中的一行，每个字线通道的栅端信号端分别连接对应行的各个p_flash存储单元的栅端。

位线电路包括若干个位线通道，各个位线通道的电路结构相同。每个位线通道分别对应存储阵列中的一列，每个位线通道的漏端信号端分别连接对应列的各个p_flash存储单元的漏端，位线通道的源端信号端分别连接对应列的各个p_flash存储单元的源端。

数据读取电路包括若干个数据读取通道，各个数据读取通道的结构相同。每个数据读取通道分别对应一个位线通道，每个数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个数据读取通道的数据输出端输出反馈信号。

衬底电位电路包括若干个衬底通道，各个衬底通道的电路结构相同。每个衬底通道分别对应存储阵列中的一行，每个衬底通道的衬底信号端分别连接对应行的各个p_flash存储单元的衬底。

本申请的配置控制电路具有对存储阵列中的p_flash存储单元的擦除功能、编程功能、读取功能和过编程检测功能：

在擦除时，配置控制电路对存储阵列中的所有p_flash存储单元全部选中、全部擦除：字线电路的各个字线通道通过栅端信号端向各个p_flash存储单元的栅端输出-9.5V，位线电路的各个位线通道通过漏端信号端向各个p_flash存储单元的漏端输出+7.8V、通过源端信号端向各个p_flash存储单元的源端输出+7.8V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+7.8V。

在编程时，配置控制电路选中存储阵列中的部分p_flash存储单元进行编程：字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+8.8V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出-2.5V；位线电路的部分位线通道通过漏端信号端向选中的p_flash存储单元的漏端输出-7.0V、通过源端信号端向选中的p_flash存储单元的源端输出-0.9V；位线电路的其余部分位线通道通过漏端信号端向未选中的p_flash存储单元的漏端输出0V、通过源端信号端向未选中的p_flash存储单元的源端输出-0.9V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出0V。

在读取时，配置控制电路选中存储阵列中的部分p_flash存储单元进行读取：字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出0V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+5.0V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V。

在过编程检测时，配置控制电路选中存储阵列中的部分p_flash存储单元进行过编程检测：字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+6.5V，字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+8.5V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V。

执行各种功能时的配置控制电路给p_flash存储单元的各端输出的电压可以以表格表示如下(其中在读取和过编程检测时，配置控制电路不向p_flash存储单元的漏端输出电压，而是获取漏端的电流)：

图2示出了单个p_flash存储单元和字线通道、位线通道、衬底通道和数据读取通道的连接关系，请结合图2，在本申请中；

(1)在每个字线通道中，第零PMOS管P0的源端连接正电压HV0、漏端连接第一PMOS管P1的源端，第一PMOS管P1的漏端连接第二PMOS管P2的源端以及第三PMOS管P3的源端，第二PMOS管P2的漏端、第三PMOS管P3的漏端、第零NMOS管N0的漏端、第三NMOS管N3的漏端、第五NMOS管N5的漏端、第七NMOS管N7的漏端、第六PMOS管P6的漏端以及第十三PMOS管P13的漏端均相连并同时作为字线通道的栅端信号端，第六PMOS管P6的源端、第十三PMOS管P13的源端、第四PMOS管P4的漏端以及第五PMOS管P5的漏端均相连，第四PMOS管P4的源端和第五PMOS管P5的源端均连接正电压HV1。第零NMOS管N0的源端、第三NMOS管N3的源端、第一NMOS管N1的漏端以及第四NMOS管N4的漏端均相连，第一NMOS管N1的源端连接第二NMOS管N2的漏端，第二NMOS管N2的源端连接负电压LV0，第四NMOS管N4的源端连接负电压LV1。第五NMOS管N5的源端连接第六NMOS管N6的漏端，第六NMOS管N6的源端连接第二十NMOS管N20的漏端，第二十NMOS管N20的源端连接负电压LV1。第七NMOS管N7的源端连接第八NMOS管N8的漏端，第八NMOS管N8的源端连接第九NMOS管N9的漏端以及第十NMOS管N10的漏端，第九NMOS管N9的源端连接负电压LV0，第十NMOS管N10的源端接地。

其中，第二PMOS管P2的栅端连接A1信号，第一PMOS管P1以及第三NMOS管N3的栅端均连接A2信号，第四PMOS管P4以及第八NMOS管N8的栅端均连接A3信号，第零PMOS管P0以及第零NMOS管N0的栅端均连接A3N信号，第一NMOS管N1的栅端连接A4信号，第二NMOS管N2的栅端连接A5信号，第五NMOS管N5的栅端连接A6信号，第五PMOS管P5以及第七NMOS管N7的栅端连接A7信号，第六PMOS管P6、第三PMOS管P3以及第二十NMOS管N20的栅端均连接A8N信号，第四NMOS管N4以及第九NMOS管N9的栅端均连接A9信号，第十NMOS管N10的栅端连接A10信号，第十三PMOS管N13以及第六NMOS管N6的栅端均连接A10N信号。在上述各个信号中，A3信号和A3N信号为一对相反信号，A10信号和A10N信号为一对相反信号。

(2)在每个位线通道中，第七PMOS管P7的源端以及第八PMOS管P8的源端均连接正电压HV2。第七PMOS管P7的漏端连接第十一NMOS管N11的源端并作为位线通道的漏端信号端，第八PMOS管P8的漏端连接第十二NMOS管N12的漏端以及第十三NMOS管N13的漏端并作为位线通道的源端信号端，第十三NMOS管N13的源端接地，第十二NMOS管N12的源端连接负电压LV2，第十一NMOS管N11的漏端连接第十PMOS管P10的漏端以及第十四NMOS管N14的漏端且作为位线通道的数据读取端。第十四NMOS管N14的源端连接第十五NMOS管N15的漏端，第十五NMOS管N15的源端连接负电压LV3；第十PMOS管P10的源端连接第九PMOS管P9的漏端，第九PMOS管P9的源端接地。

其中，第七PMOS管P7以及第八PMOS管P8的栅端均连接ERASE_ENB信号，第九PMOS管P9以及第十四NMOS管N14的栅端均连接DATA_IN信号，第十PMOS管P10的栅端连接PROGRAM_ENB信号，第十二NMOS管N12以及第十五NMOS管N15的栅端均连接PROGRAM_EN信号，第十一NMOS管N11的栅端连接DATAIN_EN信号，第十三NMOS管N13的栅端连接READ_EN信号。在上述各个信号中，PROGRAM_ENB信号和PROGRAM_EN信号为一对相反信号。

(3)在每个数据读取通道中，第十七NMOS管N17的漏端用于连接对应的位线通道的数据读取端，即连接对应的位线通道的第十一NMOS管N11的漏端。第十七NMOS管N17的源端分别连接第十八NMOS管N18的源端和第十九NMOS管N19的漏端，第十八NMOS管N18的漏端连接电源VPUMP，第十九NMOS管N19的源端接地，第十七NMOS管N17的源端还连接运算放大器的反相输入端，运算放大器的同相输入端连接第一基准电压VREF0，运算放大器的输出端连接第十八NMOS管N18的栅端和电压比较器的负极输入端，电压比较器的正极输入端连接第二基准电压VREF1，电压比较器的输出端作为数据读取通道的数据输出端DATA_OUT。第十七NMOS管N17的栅端接READ_EN信号，第十九NMOS管N19的栅端接偏置信号VB。

在数据读取通道中，第十八NMOS管N18和第十九NMOS管N19构成源跟随电路，作为电压源的输出端，第十八NMOS管N18的栅端连接到电压比较器CMP的正极输入端，第十七NMOS管N17的源端连接到电压源的输出端上。当数据读取通道对应连接的p_flash存储单元是导通状态时，N17上有电流流过，第十八NMOS管N18的栅端会变高，高于VREF1，电压比较器CMP的数据输出端DATA_OUT输出高电平；而当对应连接的p_flash存储单元是关断状态时，N17上无电流流过，第十八NMOS管N18的栅端会变低，低于VREF1，电压比较器CMP的数据输出端DATA_OUT输出低电平，从而实现对p_flash存储单元的读取。通常取VPUMP＝3.3V，VREF0＝1.0V，VREF1＝1.5V。

(4)在每个衬底通道中，第十一PMOS管P11的源端连接正电压VDD，第十一PMOS管P11的漏端连接第十六NMOS管N16的漏端以及第十二PMOS管P12的漏端并作为衬底通道的衬底信号端，第十二PMOS管P12的源端连接正电压HV2，第十六NMOS管N16的源端接地。其中，第十一PMOS管P11的栅端连接READ_ENB信号，第十二PMOS管P12的栅端连接ERASE_ENB信号，第十六NMOS管N16的栅端连接PROGRAM_EN信号。READ_ENB信号与位线通道中的READ_EN信号为一对相反信号。

在上述电路结构中，在各个控制功能时的各路电压和信号的控制方式如下：

一、擦除时：

(1)对于字线通道，HV0＝HV1＝+3.3V，LV0＝-9.5V，LV1＝-7.0V，A1＝A3＝A5＝A7＝A8N＝A9＝A10N＝1，A2＝A4＝A6＝A10＝0。需要说明的是，本申请以A1＝1表示A1信号为高电平，以A2＝0表示A2信号为低电平，其余表示方式类似，且下列均采用这一表达方式。而且对于各个PMOS管，当其栅端的信号为“0”时表示该PMOS管导通、栅端的信号为“1”时表示该PMOS管关闭。对于各个NMOS管，当其栅端的信号为“1”时表示该NMOS管导通、栅端的信号为“0”时表示该NMOS管关闭。

因此，此时字线通道中N7、N8和N9形成通路，字线通道的栅端信号端输出LV0的信号也即-9.5V。

(2)对于衬底通道，ERASE_ENB＝PROGRAM_EN＝0，READ_ENB＝1。HV2＝+7.8V，VDD＝+1.5V。此时P12导通，P11和N16关断，衬底通道的衬底信号端输出HV2的信号即+7.8V。

(3)对于位线通道，HV2＝+7.8V、LV2＝-0.9V，LV3＝-7.0V。ERASE_ENB＝PROGRAM_EN＝READ_EN＝DATAIN_EN＝DATA_IN＝0，PROGRAM_ENB＝1。此时P7和P8导通，位线通道的漏端信号端和源端信号端均输出HV2的信号即+7.8V。

(4)对于数据读取通道，由于READ_EN＝0，N17不导通。

二、在编程时：

1、对于选中的p_flash存储单元：

(1)对于字线通道，HV0＝HV1＝+8.8V，LV0＝-2.5V，LV1＝0V。A3＝A4＝A5＝A7＝A8N＝A10N＝1，A1＝A2＝A3N＝A6＝A9＝A10＝0。此时P0、P1和P2形成通路，该字线通道的栅端信号端输出HV0的信号即+8.8V。

(2)对于衬底通道，ERASE_ENB＝PROGRAM_EN＝READ_ENB＝1。HV2＝+7.8V，VDD＝+1.5V。此时N16导通，P11和P12都关断，则衬底通道的衬底信号端输出接地信号即0V。

(3)对于位线通道，READ_EN＝PROGRAM_ENB＝0，ERASE_ENB＝DATAIN_EN＝PROGRAM_EN＝DATA_IN＝1，HV2＝+7.8V，LV2＝-0.9V，LV3＝-7.0V。则此时N12导通，位线通道的源端信号端输出LV2的信号即-0.9V；且此时N11、N14和N15形成通路，漏端信号端输出LV3的信号即-7.0V。

(4)对于数据读取通道，由于READ_EN＝0，N17不导通。

2、对于未选中的p_flash存储单元：

(1)对于字线通道，HV0＝HV1＝+8.8V，LV0＝-2.5V，LV1＝0V。A3N＝A4＝A5＝A7＝A8N＝A10N＝1，A1＝A2＝A3＝A6＝A9＝A10＝0。则此时N0、N1和N2形成通路，字线通道的栅端信号端输出LV0的信号即-2.5V。

(3)对于位线通道，HV2＝+7.8V、LV2＝-0.9V，LV3＝-7.0V。ERASE_ENB＝、DATAIN_EN＝PROGRAM_EN＝1，DATA_IN＝READ_EN＝PROGRAM_ENB＝0。此时N11、P10和P9形成通路，位线通道的漏端信号端输出接地信号即0V；同时N12导通，因此位线通道的源端信号端输出LV2的信号即-0.9V。

(4)对于数据读取通道，由于READ_EN＝0，N17不导通。

三、在读取时：

1、对于选中的p_flash存储单元：

(1)对于字线通道，HV0＝HV1＝+5.0V，LV0＝LV1＝0V。A1＝A3＝A4＝A5＝A6＝A7＝A8N＝A10＝1，A2＝A3N＝A9＝A10N＝0。此时N7、N8和N10形成通路，字线通道的栅端信号端输出接地信号即0V。

(2)对于衬底通道，HV2＝+7.8V，VDD＝+1.5V。ERASE_ENB＝1，READ_ENB＝PROGRAM_EN＝0。此时P11导通，P12和N16都关闭，衬底通道的衬底信号端输出VDD的信号即+1.5V。

(3)对于位线通道，PROGRAM_EN＝DATA_IN＝0，READ_EN＝ERASE_ENB＝DATAIN_EN＝PROGRAM_ENB＝1。HV2＝+7.8V，LV2＝-0.9V，LV3＝-7.0V。此时位线通道中N11导通，p_flash存储单元的漏端的电压通过N11输送到位线通道的数据读取端并输送给相应的数据读取通道。另外N13导通，因此源端信号端输出接地信号即0V。

(4)对于数据读取通道，由于此时READ_EN＝1，因此N17导通，数据读取通道连接对应的位线通道的数据读取端获取相应的p_flash存储单元的漏端的电压。当对应的p_flash存储单元导通时，数据读取通道中第十八NMOS管N18的栅端会变高，高于第二基准电压VREF1，电压比较器CMP的输出端也即数据输出端DATA_OUT输出高电平。当对应的p_flash存储单元关闭时，数据读取通道中第十八NMOS管N18的栅端会变低，低于第二基准电压VREF1，电压比较器CMP的输出端也即数据输出端DATA_OUT输出低电平，从而实现对p_flash存储单元的读取。

2、对于未选中的p_flash存储单元：

字线通道中，HV0＝HV1＝+5.0V，LV0＝LV1＝0V。A2＝A3＝A5＝A9＝A10N＝0，A1＝A3N＝A4＝A6＝A7＝A8N＝A10＝1。此时P4和P13形成通路，字线通道的栅端信号端输出HV1的信号即+5.0V。

其余衬底通道、位线通道和数据读取通道的信号情况与上述选中情况下的相同，由于字线通道未将p_flash存储单元选中，因此不会执行对p_flash存储单元的读取。

四、在过编程检测时：

1、对于选中的p_flash存储单元：

字线通道中，HV0＝+6.5V，HV1＝+8.5V，LV0＝LV1＝0V。A1＝A3＝A4＝A6＝A7＝A10N＝1，A2＝A3N＝A5＝A8N＝A9＝A10＝0。此时P0、P1和P3形成通路，字线通道的栅端信号端输出HV0的信号即+6.5V。

其余衬底通道、位线通道和数据读取通道的信号情况与读取时选中情况下的各个通道的信号情况相同。

2、对于未选中的p_flash存储单元：

字线通道中，HV0＝+6.5V，HV1＝+8.5V，LV0＝LV1＝0V。A1＝A3N＝A4＝A6＝A7＝A10N＝1，A2＝A3＝A5＝A8N＝A9＝A10＝0。此时P4和P6形成通路，则字线通道的栅端信号端输出HV1的信号即+8.5V。

其余衬底通道、位线通道和数据读取通道的信号情况与上述读取时未选中情况下的相同，由于字线通道未将p_flash存储单元选中，因此不会执行对p_flash存储单元的过编程检测。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种用于p_flash型可编程逻辑器件的配置控制电路，包括若干个p_flash存储单元构成的存储阵列，其特征在于，所述配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路；

所述字线电路包括若干个字线通道，每个所述字线通道分别对应所述存储阵列中的一行，每个所述字线通道的栅端信号端分别连接对应行的各个p_flash存储单元的栅端；

所述位线电路包括若干个位线通道，每个所述位线通道分别对应所述存储阵列中的一列，每个所述位线通道的漏端信号端分别连接对应列的各个p_flash存储单元的漏端，所述位线通道的源端信号端分别连接对应列的各个p_flash存储单元的源端；

所述数据读取电路包括若干个数据读取通道，每个所述数据读取通道分别对应一个位线通道，每个所述数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个所述数据读取通道的数据输出端输出反馈信号；

所述衬底电位电路包括若干个衬底通道，每个所述衬底通道分别对应所述存储阵列中的一行，每个所述衬底通道的衬底信号端分别连接对应行的各个p_flash存储单元的衬底；

所述配置控制电路具有对所述存储阵列中的p_flash存储单元的擦除功能、编程功能、读取功能和过编程检测功能：

在擦除时，所述字线电路的各个字线通道通过栅端信号端向各个p_flash存储单元的栅端输出-9.5V，所述位线电路的各个位线通道通过漏端信号端向各个p_flash存储单元的漏端输出+7.8V、通过源端信号端向各个p_flash存储单元的源端输出+7.8V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+7.8V；

在编程时，所述字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+8.8V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出-2.5V；所述位线电路的部分位线通道通过漏端信号端向选中的p_flash存储单元的漏端输出-7.0V、通过源端信号端向选中的p_flash存储单元的源端输出-0.9V；所述位线电路的其余部分位线通道通过漏端信号端向未选中的p_flash存储单元的漏端输出0V、通过源端信号端向未选中的p_flash存储单元的源端输出-0.9V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出0V；

在读取时，所述字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出0V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+5.0V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的所述数据读取通道，所述数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；所述位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V；

在过编程检测时，所述字线电路的部分字线通道通过栅端信号端向选中的p_flash存储单元的栅端输出+6.5V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的p_flash存储单元的栅端输出+8.5V；各个p_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，所述数据读取通道的数据输出端输出与p_flash存储单元的漏端电压对应的反馈信号；所述位线电路的各个位线通道通过源端信号端向各个p_flash存储单元的源端输出0V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个p_flash存储单元的衬底输出+1.5V。

2.根据权利要求1所述的配置控制电路，其特征在于，各个字线通道的电路结构相同，在每个所述字线通道中，第零PMOS管的源端连接正电压HV0、漏端连接第一PMOS管的源端，所述第一PMOS管的漏端连接第二PMOS管的源端以及第三PMOS管的源端，所述第二PMOS管的漏端、第三PMOS管的漏端、第零NMOS管的漏端、第三NMOS管的漏端、第五NMOS管的漏端、第七NMOS管的漏端、第六PMOS管的漏端以及第十三PMOS管的漏端均相连并同时作为所述字线通道的栅端信号端，所述第六PMOS管的源端、第十三PMOS管的源端、第四PMOS管的漏端以及第五PMOS管的漏端均相连，所述第四PMOS管的源端和第五PMOS管的源端均连接正电压HV1；所述第零NMOS管的源端、第三NMOS管的源端、第一NMOS管的漏端以及第四NMOS管的漏端均相连，所述第一NMOS管的源端连接第二NMOS管的漏端，所述第二NMOS管的源端连接负电压LV0，所述第四NMOS管的源端连接负电压LV1，所述第五NMOS管的源端连接第六NMOS管的漏端，所述第六NMOS管的源端连接第二十NMOS管的漏端，所述第二十NMOS管的源端连接负电压LV1；所述第七NMOS管的源端连接第八NMOS管的漏端，所述第八NMOS管的源端连接第九NMOS管的漏端以及第十NMOS管的漏端，所述第九NMOS管的源端连接负电压LV0，所述第十NMOS管的源端接地；

所述第二PMOS管的栅端连接A1信号，所述第一PMOS管以及第三NMOS管的栅端均连接A2信号，所述第四PMOS管以及第八NMOS管的栅端均连接A3信号，所述第零PMOS管以及第零NMOS管的栅端均连接A3N信号，所述第一NMOS管的栅端连接A4信号，所述第二NMOS管的栅端连接A5信号，所述第五NMOS管的栅端连接A6信号，所述第五PMOS管以及第七NMOS管的栅端连接A7信号，所述第六PMOS管、第三PMOS管以及第二十NMOS管的栅端均连接A8N信号，所述第四NMOS管以及第九NMOS管的栅端均连接A9信号，所述第十NMOS管的栅端连接A10信号，所述第十三PMOS管以及第六NMOS管的栅端均连接A10N信号；其中，A3信号和A3N信号为一对相反信号，A10信号和A10N信号为一对相反信号。

3.根据权利要求2所述的配置控制电路，其特征在于，

在擦除时，HV0＝HV1＝+3.3V，LV0＝-9.5V，LV1＝-7.0V，A1信号、A3信号、A5信号、A7信号、A8N信号、A9信号以及A10N信号为高电平，A2信号、A4信号、A6信号以及A10信号为低电平，所述字线通道的栅端信号端输出-9.5V；

在编程时，HV0＝HV1＝+8.8V，LV0＝-2.5V，LV1＝0V；若A3信号、A4信号、A5信号、A7信号、A8N信号以及A10N信号为高电平，A1信号、A2信号、A3N信号、A6信号、A9信号以及A10信号为低电平，则所述字线通道的栅端信号端输出+8.8V；若A3N信号、A4信号、A5信号、A7信号、A8N信号以及A10N信号为高电平，A1信号、A2信号、A3信号、A6信号、A9信号以及A10信号为低电平，则所述字线通道的栅端信号端输出-2.5V；

在读取时，HV0＝HV1＝+5.0V，LV0＝LV1＝0V；若A1信号、A3信号、A4信号、A5信号、A6信号、A7信号、A8N信号以及A10信号为高电平，A2信号、A3N信号、A9信号以及A10N信号为低电平，则所述字线通道的栅端信号端输出0V；若A1信号、A3N信号、A4信号、A6信号、A7信号、A8N信号以及A10信号为高电平，A2信号、A3信号、A5信号、A9信号以及A10N信号为低电平，则所述字线通道的栅端信号端输出+5.0V；

在过编程检测时，HV0＝+6.5V，HV1＝+8.5V，LV0＝LV1＝0V；若A1信号、A3信号、A4信号、A6信号、A7信号以及A10N信号为高电平，A2信号、A3N信号、A5信号、A8N信号、A9信号以及A10信号为低电平，则所述字线通道的栅端信号端输出+6.5V；若A1信号、A3N信号、A4信号、A6信号、A7信号以及A10N信号为高电平，A2信号、A3信号、A5信号、A8N信号、A9信号以及A10信号为低电平，则所述字线通道的栅端信号端输出+8.5V。

4.根据权利要求1所述的配置控制电路，其特征在于，各个位线通道的电路结构相同，在每个位线通道中，第七PMOS管的源端以及第八PMOS管的源端均连接正电压HV2，所述第七PMOS管的漏端连接第十一NMOS管的源端并作为所述位线通道的漏端信号端，所述第八PMOS管的漏端连接第十二NMOS管的漏端以及第十三NMOS管的漏端并作为所述位线通道的源端信号端，所述第十三NMOS管的源端接地，所述第十二NMOS管的源端连接负电压LV2，所述第十一NMOS管的漏端连接第十PMOS管的漏端以及第十四NMOS管的漏端且作为所述位线通道的数据读取端；所述第十四NMOS管的源端连接第十五NMOS管的漏端，所述第十五NMOS管的源端连接负电压LV3；所述第十PMOS管的源端连接第九PMOS管的漏端，所述第九PMOS管的源端接地；

所述第七PMOS管以及第八PMOS管的栅端均连接ERASE_ENB信号，所述第九PMOS管以及第十四NMOS管的栅端均连接DATA_IN信号，所述第十PMOS管的栅端连接PROGRAM_ENB信号，所述第十二NMOS管以及第十五NMOS管的栅端均连接PROGRAM_EN信号，所述第十一NMOS管的栅端连接DATAIN_EN信号，所述第十三NMOS管的栅端连接READ_EN信号；其中，PROGRAM_ENB信号和PROGRAM_EN信号为一对相反信号。

5.根据权利要求4所述的配置控制电路，其特征在于，HV2＝+7.8V、LV2＝-0.9V，LV3＝-7.0V；

在擦除时，ERASE_ENB信号、PROGRAM_EN信号、READ_EN信号、DATAIN_EN信号以及DATA_IN信号均为低电平，PROGRAM_ENB信号高电平，则所述位线通道的漏端信号端输出+7.8V、源端信号端输出+7.8V；

在编程时，若ERASE_ENB信号、DATAIN_EN信号、PROGRAM_EN信号以及DATA_IN信号为高电平，READ_EN信号以及PROGRAM_ENB信号为低电平，则所述位线通道的漏端信号端输出-7.0V、源端信号端输出-0.9V；若ERASE_ENB信号、DATAIN_EN信号以及PROGRAM_EN信号为高电平，DATA_IN信号、READ_EN信号以及PROGRAM_ENB信号为低电平，则所述位线通道的漏端信号端输出0V、源端信号端输出-0.9V；

在读取以及过编程检测时，READ_EN信号、ERASE_ENB信号、DATAIN_EN信号以及PROGRAM_ENB信号为高电平，PROGRAM_EN信号和DATA_IN信号为低电平，所述位线通道的漏端信号端将p_flash存储单元的漏端连接到相应的数据读取通道、源端信号端输出0V。

6.根据权利要求1所述的配置控制电路，其特征在于，各个衬底通道的电路结构相同，在每个衬底通道中，第十一PMOS管的源端连接正电压VDD，所述第十一PMOS管的漏端连接第十六NMOS管的漏端以及第十二PMOS管的漏端并作为所述衬底通道的衬底信号端，所述第十二PMOS管的源端连接正电压HV2，所述第十六NMOS管的源端接地；

所述第十一PMOS管的栅端连接READ_ENB信号，所述第十二PMOS管的栅端连接ERASE_ENB信号，所述第十六NMOS管的栅端连接PROGRAM_EN信号。

7.根据权利要求6所述的配置控制电路，其特征在于，HV2＝+7.8V，VDD＝+1.5V；

在擦除时，ERASE_ENB信号和PROGRAM_EN信号均为低电平，READ_ENB信号为高电平，所述衬底通道的衬底信号端输出+7.8V；

在编程时，ERASE_ENB信号、PROGRAM_EN信号READ_ENB信号均高电平，所述衬底通道的衬底信号端输出0V；

在读取以及过编程检测时，READ_ENB信号和PROGRAM_EN信号均为低电平，ERASE_ENB信号为高电平，所述衬底通道的衬底信号端输出+1.5V。

8.根据权利要求1所述的配置控制电路，其特征在于，各个数据读取通道的结构相同，在每个数据读取通道中，第十七NMOS管的漏端用于连接对应的位线通道的数据读取端，所述第十七NMOS管的源端分别连接第十八NMOS管的源端和第十九NMOS管的漏端，所述第十八NMOS管的漏端连接电源VPUMP，所述第十九NMOS管的源端接地，所述第十七NMOS管的源端还连接运算放大器的反相输入端，所述运算放大器的同相输入端连接第一基准电压,所述运算放大器的输出端连接所述第十八NMOS管的栅端和电压比较器的负极输入端，所述电压比较器的正极输入端连接第二基准电压，所述电压比较器的输出端作为所述数据读取通道的数据输出端；所述第十七NMOS管的栅端接READ_EN信号，所述第十九NMOS管的栅端接偏置信号。

9.根据权利要求8所述的配置控制电路，其特征在于，在读取以及过编程检测时，READ_EN信号为高电平，所述数据读取通道连接对应的位线通道的数据读取端获取相应的p_flash存储单元的漏端的电压，当对应的p_flash存储单元导通时，所述数据读取通道的数据输出端输出高电平，当对应的p_flash存储单元关闭时，所述数据读取通道的数据输出端输出低电平。