KR100965078B1 - 불휘발성 메모리 소자 및 그 동작 방법 - Google Patents

불휘발성 메모리 소자 및 그 동작 방법 Download PDF

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Abstract

본 발명은 데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인에 연결되어 구성되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이; 데이터 독출시 제 1 전압 또는 제 2 전압 레벨을 갖는 제어신호에 의해 동작하는 스위칭 소자에 의해 상기 비트라인에 연결된 센싱노드와, 상기 센싱노드에 연결되어 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위한 복수 개의 래치 회로를 포함하는 있는 페이지 버퍼 회로들을 포함하는 페이지 버퍼부; 및 상기 메모리 셀들의 데이터 독출시, 상기 비트라인 전압 센싱을 위해 상기 스위칭 소자에 상기 제 2 전압 레벨의 제어신호를 인가할 때, 상기 센싱노드를 프리차지하는 전원전압 레벨의 변경에 따라 상기 제 2 전압 레벨이 변경되게 출력하는 전압 제어부를 포함하는 불휘발성 메모리 소자를 제시한다.
센싱노드, 독출, 비트라인 선택신호, 전원전압

Description

불휘발성 메모리 소자 및 그 동작 방법{Non volatile memory device and method of operating the same}
본 발명은 불휘발성 메모리 소자의 동작에 관한 것으로, 특히 메모리 셀의 문턱전압을 센싱할 때 센싱노드의 전압 상태에 따라 센싱제어신호의 전압 레벨을 변경할 수 있는 불휘발성 메모리 소자 및 그 동작 방법에 관한 것이다.
불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신장된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.
상기 메모리 셀 어레이의 일 측에는, 스트링 선택 라인, 워드 라인들, 공통 소오스 라인과 연결되는 행 디코더가 위치하고, 다른 일 측에는 복수개의 비트 라인에 연결되는 페이지 버퍼가 위치한다.
최근에는 이러한 불휘발성 메모리의 집적도를 더욱 향상시키기 위해 한 개의 메모리 셀에 복수개의 데이터를 저장할 수 있는 다중 비트 셀에 대한 연구가 활발히 진행되고 있다. 이러한 방식의 메모리 셀을 멀티 레벨 셀(Multi Level Cell; 이 하 MLC 라 함)라 한다. 이와 대비되는 단일 비트의 메모리 셀을 싱글 레벨 셀(Single Level Cell; 이하 SLC 라 함)이라 한다.
도 1은 불휘발성 메모리 소자의 데이터 독출을 수행할 때의 제어신호 타이밍도이다.
상기 불휘발성 메모리 소자에 저장된 데이터를 독출하기 위해서는 먼저 페이지 버퍼의 래치들을 초기화하고, 페이지 버퍼의 센싱노드(SO)를 프리차지시키는 프리차지제어신호(PRECHSO_N)를 로우 레벨로 인가하여 센싱노드(SO)를 프리차지한다.
그리고 비트라인과 센싱노드 사이에 선택 트랜지스터를 턴 온 시키기 위해 트랜지스터의 게이트에 비트라인 선택신호(SELBLE)를 제 1 전압(V1)레벨로 인가한다. 이때 선택된 비트라인이 이븐(EVEN) 비트라인(BLE)이라고 가정했을 경우이다.
그리고 상기 페이지 버퍼의 비트라인 선택부의 비트라인 선택 트랜지스터를 턴온 하기 위해 제 1 전압(V1) 레벨의 선택 신호를 입력한다. 따라서 이븐 비트라인(BLE)은 제 1 전압(V1)에서 문턱전압(Vt)을 뺀 전위가 된다.
이후에 비트라인과 센싱노드를 플로팅 시킨 상태에서, 선택된 워드라인에는 독출전압을 인가하고 다른 워드라인들에는 패스전압을 인가하여 전압 감정(Evaluation)을 수행한다. 상기 감정 시간(tEVAL)동안 메모리 셀의 프로그램 상태에 따라서 비트라인의 전압이 변경된다.
감정시간 이후에는, 상기 이븐 비트라인(BLE)에 선택 트랜지스터에 제 2 전압(V2)의 비트라인 선택 신호(SELBLE)를 인가하여 비트라인과 센싱노드(SO)를 연결하여, 챠지 쉐어링이 일어나도록 한다. 이때 전원전압(VCC)이 변경되는 경우 챠지 쉐어링의 시간이 달라지게 된다.
즉 비트라인과 센싱노드(SO)가 연결되어 있을 때, 전원전압(VCC)이 높은 상태라면 챠지 쉐어링이 일어나기까지의 시간이 길어지게 되고, 전원전압(VCC)이 낮아지면 챠지 쉐어링이 빠르게 일어난다. 이때 챠지 쉐어링이 일어나는 시간은 센싱노드(SO)의 전압 레벨에 따라 데이터를 저장하는 독출 방법에 중요한 영향을 주게 되고, 독출 에러가 발생할 수 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 불휘발성 메모리 소자의 데이터를 독출할 때의 센싱노드 전압에 따라 센싱제어신호의 전압레벨을 변경하는 불휘발성 메모리 소자 및 그 동작 방법을 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인에 연결되어 구성되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이; 데이터 독출시 제 1 전압 또는 제 2 전압 레벨을 갖는 제어신호에 의해 동작하는 스위칭 소자에 의해 상기 비트라인에 연결된 센싱노드와, 상기 센싱노드에 연결되어 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위한 복수 개의 래치 회로를 포함하는 있는 페이지 버퍼 회로들을 포함하는 페이지 버퍼부; 및 상기 메모리 셀들의 데이터 독출시, 상기 비트라인 전압 센싱을 위해 상기 스위칭 소자에 상기 제 2 전압 레벨의 제어신호를 인가할 때, 상기 센싱노드를 프리차지하는 전원전압 레벨의 변경에 따라 상기 제 2 전압 레벨이 변경되게 출력하는 전압 제어부를 포함한다.
상기 전압 제어부는, 상기 전원전압에 비례하여 상기 제어신호의 제 2 전압 레벨을 변경하는 것을 특징으로 한다.
상기 스위칭 소자는 상기 제어신호의 전압 레벨에 따라 턴온 되는 정도가 제 어되는 트랜지스터인 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자는,
데이터 독출시 제 1 전압을 이용하여 비트 라인과 전원 전압레벨로 프리차지된 센싱 노드를 연결하여 상기 비트 라인을 프리차지하고, 제 2 전압에 의해 비트 라인 전압을 센싱하도록 하는 비트 라인 선택부를 포함하는 페이지 버퍼를 포함하는 불휘발성 메모리 소자에 있어서, 상기 데이터 독출시 상기 제 2 전압의 전압 레벨을 상기 센싱 노드를 프리차지하는 상기 전원 전압레벨에 비례하게 변경시키는 것을 특징으로 한다.
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본 발명의 특징에 따른 불휘발성 메모리 소자의 동작 방법은,
데이터 독출 명령에 따라 선택된 메모리 셀이 연결된 제 1 비트라인에 연결된 페이지 버퍼의 제 1 래치를 초기화 하고, 프리차지된 센싱노드와 상기 제 1 비트라인 스위칭 소자에 제 1 전압 레벨의 제어신호를 인가하여 상기 제 1 비트라인을 프리차지시키는 초기화 및 프리차지 단계; 상기 스위칭 소자를 턴 오프 시키고, 상기 선택된 메모리 셀에 프로그램 상태에 따라 상기 제 1 비트라인의 전압이 변경되게 하는 감정(Evaluation) 단계; 상기 센싱노드가 전원전압레벨로 프리차지된 상태에서 상기 스위칭 소자에 상기 전원전압 레벨에 따라 변경되는 제 2 전압 레벨의 제어신호를 인가하여 상기 센싱노드와 상기 제 1 비트라인을 연결하고, 상기 제 1 비트라인의 전압 레벨에 따라 상기 센싱노드의 챠지 쉐어링이 일어나게 하는 챠지 쉐어링 단계; 및 상기 센싱노드의 챠지 쉐어링 결과에 따라 데이터를 상기 제 1 래치로 저장하는 데이터 저장 단계를 포함한다.
상기 제 2 전압 레벨은 상기 전원전압 레벨에 비례하게 변경되는 것을 특징 으로 한다.
상기 감정 단계에서, 상기 선택된 메모리 셀이 프로그램 상태인 경우, 상기 제 1 비트라인 전압은 변경되지 않고, 상기 선택된 메모리 셀이 소거 상태인 경우, 상기 제 1 비트라인 전압은 디스차지 되는 것을 특징으로 한다.
상기 챠지 쉐어링 단계에 있어서, 상기 스위칭 소자는 상기 제 2 전압 레벨에 비례하여 턴 온 되는 정도가 변경되는 것을 특징으로 한다.
상기 챠지 쉐어링 단계에서, 상기 선택된 메모리 셀이 프로그램 상태인 경우, 상기 센싱노드는 전원전압 레벨이 유지되고, 상기 선택된 메모리 셀이 소거 상태인 경우, 상기 센싱노드는 챠지 쉐어링에 의해 로우 레벨로 전압이 변경되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자 및 그 동작 방법은, 프로그램 독출시의 페이지 버퍼의 센싱노드에 인가되는 전압 레벨의 변화에 따라서 센싱제어신호의 전압레벨을 변경함으로써 데이터 독출의 에러를 줄일 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되 는 것이다.
도 2a는 불휘발성 메모리 소자의 블록도이다.
도 2a를 참조하면, 불휘발성 메모리 소자(200)는 메모리 셀 어레이(210), 페이지 버퍼부(220), Y 디코더(230), X 디코더(240), 전압 제공부(250) 및 제어부(260)를 포함한다.
메모리 셀 어레이(210)는 다수의 메모리 셀들을 포함한다. 다수의 메모리 셀들은 비트라인과 워드라인으로 연결되고, 일정 개수의 워드라인을 포함하는 메모리 블록으로 나눌 수 있다.
페이지 버퍼부(220)는 상기 메모리 셀 어레이(210)의 비트라인에 연결되어, 선택된 비트라인에 연결되는 메모리 셀에 프로그램할 데이터를 입력받아 저장하거나, 상기 메모리 셀에 저장된 데이터를 센싱하여 저장하는 페이지 버퍼(PB)를 복수개 포함한다.
Y 디코더(230)는 페이지 버퍼부(220)의 페이지 버퍼(PB)들의 데이터 입출력 경로를 제공하고, X 디코더(240)는 메모리 셀 어레이(210)의 메모리 블록을 인에이블하고, 동작전압이 제공되는 글로벌 워드라인과 메모리 블록의 워드라인을 연결한다.
전압 제공부(250)는 프로그램, 독출 및 소거 동작을 위한 전압을 생성하고, 제어부(260)는 불휘발성 메모리 소자(200)의 동작 제어를 위한 알고리즘을 저장하고, 저장된 알고리즘의 실행에 따라 제어신호를 출력한다.
그리고 전압 제어부(270)는 페이지 버퍼(PB)에 인가되는 전원전압(VCC)의 전 압 레벨 변경에 따라서 센싱제어신호의 전압 레벨을 변경시킨다.
도 2b는 도2a의 페이지 버퍼의 회로를 나타낸다.
도 2b를 참조하면, 페이지 버퍼(PB)는 비트라인 선택부(221), 프리차지부(222) 및 래치부(223)를 포함한다.
비트라인 선택부(221)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)를 포함하고, 프리차지부(222)는 PMOS 트랜지스터(P)를 포함하고, 래치부(223)는 제 5 내지 제 20 NMOS 트랜지스터(N5 내지 N20)와, 제 1 내지 제 6 인버터(IN1 내지 IN6)를 포함한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 이븐 비트라인(BLE)과 오드 비트라인(BLO)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 이븐 디스차지 제어신호(DISCHE)가 입력되고, 제 2 NMOS 트랜지스터(N2)의 게이트에는 오드 디스차지 제어신호(DISCHO)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 이븐 비트라인(BLE)과 센싱노드(SO)의 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)는 오드 비트라인(BLO)과 센싱노드(S0)의 사이에 연결된다.
제 3 NMOS 트랜지스터(N3)의 게이트에는 이븐 비트라인 선택신호(SELBLE)가 입력되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 오드 비트라인 선택신호(SELBLO)가 입력된다.
프리차지부(222)의 PMOS 트랜지스터(P)는 전원전압(VCC)이 센싱노드(SO)의 사이에 연결되고, PMOS 트랜지스터(P)의 게이트에는 프리차지 제어신호(PRECHSO_N) 가 입력된다.
래치부(223)의 제 5 NMOS 트랜지스터(N5)는 센싱노드(SO)와 노드(MSBREP_N)에 연결되고, 제 5 NMOS 트랜지스터(N5)의 게이트에는 데이터 전송신호(DATTRANS)가 입력된다.
제 6 및 제 7 NMOS 트랜지스터(N6, N7)는 노드(MSB)와 접지노드의 사이에 직렬로 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 MSB(Most Significant Bit) 독출 신호(MSBREAD)가 입력되고, 제 7 NMOS 트랜지스터(N7)의 게이트는 센싱노드(SO)에 연결된다.
제 8 NMOS 트랜지스터(N8)는 노드(MSB)와 노드(K2)의 사이에 연결되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 1 데이터 입력신호(DI)가 된다. 제 9 NMOS 트랜지스터(N9)는 노드(MSB_N)와 노드(K2)의 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 제 2 데이터 입력신호(nDI)가 입력된다. 제 1 데이터 입력신호(DI)와 제 2 데이터 입력신호(nDI)는 반전관계의 신호이다.
제 10 NMOS 트랜지스터(MSB_N)와 접지노드의 사이에 연결되고, 제 10 NMOS 트랜지스터(N10)의 게이트에 MSB 세트신호(MSBSET)가 입력된다.
제 11 및 제 12 NMOS 트랜지스터(N11, N12)는 센싱노드(SO)와 노드(MSBREP_N)의 사이에 연결되고, 제 11 NMOS 트랜지스터(N11)의 게이트는 노드(K1)에 연결되고, 제 12 NMOS 트랜지스터(N12)의 게이트는 노드(LSBREP_N)가 입력된다.
제 13 및 제 14 NMOS 트랜지스터(N13, N14)는 센싱노드(SO)와 노 드(LSBREP_N)의 사이에 연결되고, 제 13 NMOS 트랜지스터(N13)의 게이트는 노드(K1)에 연결되고, 제 14 NMOS 트랜지스터(N14)의 게이트는 노드(MSBREP_N)가 연결된다.
제 15 NMOS 트랜지스터(N15)는 노드(MSBREP_N)와 노드(K2)의 사이에 연결하고, 제 15 NMOS 트랜지스터(N15)의 게이트에는 MSB 패스신호(MSBPASS)가 입력된다.
제 16 NMOS 트랜지스터(N16)는 노드(LSBREP_N)와 노드(K2)의 사이에 연결되고, 제 16 NMOS 트랜지스터(N16)의 게이트에는 LSB 패스신호(LSBPASS)가 입력된다.
제 17 NMOS 트랜지스터(N17)는 센싱노드(SO)와 노드(LSBREP_N)의 사이에 연결되고, 제 17 NMOS 트랜지스터(N17)의 게이트에는 싱글 프로그램 제어신호(SLCPROG)가 입력된다.
제 18 NMOS 트랜지스터(N18)는 노드(LSB_N)와 노드(K3)의 사이에 연결되고, 제 18 NMOS 트랜지스터(N18)의 게이트에는 제 2 독출 신호(READ2)가 입력된다. 제 19 NMOS 트랜지스터(N19)는 노드(LSB)와 노드(K3)의 사이에 연결되고, 제 19 NMOS 트랜지스터(N19)의 게이트에는 제 1 독출 신호(READ1)가 입력된다.
제 20 NMOS 트랜지스터(N20)는 노드(K3)와 접지노드의 사이에 연결되고, 제 20 NMOS 트랜지스터(N20)의 게이트는 센싱노드(SO)가 입력된다.
제 1 인버터(IN1)는 노드(MSB)와 노드(MSBREP_N)의 사이에 연결되고, 제 2 및 제 3 인버터(IN2, IN3)는 노드(MSB)와 노드(MSB_N)의 사이에 연결되어 MSB 래치로 구성된다.
제 4 인버터(IN4)는 노드(LSB)와 노드(LSBREP_N)의 사이에 연결되고, 제 5 및 제 6 인버터(IN5, IN6)는 노드(LSB)와 노드(LSB_N)의 사이에 연결되어 LSB 래치로 구성된다.
상기한 페이지 버퍼(PB)에서 메모리 셀에 저장된 데이터를 독출하기 위하여 제 3 또는 제 4 NMOS 트랜지스터(N3 또는 N4)에 입력되는 비트라인 선택신호(SELBLE 또는 SELBLO)의 전압 레벨을 제 1 전압(V1)과 제 2 전압(V2) 레벨로 변경하여 입력시켜 메모리 셀의 데이터를 센싱한다.
이때, 상기 제 2 전압(V2)은 전원전압(VCC)의 레벨 변경에 따라서 변경되는데, 이를 위해서 전원전압(VCC)에 연동하여 출력전압이 변경되는 회로를 이용하여 제 2 전압(V2)의 레벨 제어를 한다. 이러한 제 2 전압(V2)의 레벨을 제어하는 전압 제어부(270)는 다음과 같다.
도 2c는 도 2a의 전압 제어부의 회로도이다.
도 2c를 참조하면, 전압 제어부(270)는 제 1 내지 제 5 저항(R1 내지 R5)과 비교부(COM)를 포함한다.
제 1 및 제 2 저항(R1, R2)은 전원전압(VCC)과 접지노드의 사이에 직렬로 연결된다. 제 1 및 제 2 저항(R1, R2)의 접점은 노드(K4)이다. 노드(K4)는 비교부(COM)의 비반전 단자(+)에 연결된다.
비교부(COM)는 비반전 단자(+)에 입력되는 전압 레벨이 반전 단자(-)에 입력되는 전압 레벨보다 높으면 전원전압(VCC)을 출력하고, 비반전 단자(+)에 입력되는 전압 레벨이 반전 단자(-)에 입력되는 전압 레벨보다 낮으면 접지노드의 0V 전압을 출력한다.
제 3 내지 제 5 저항(R3 내지 R5)은 비교부(COM)의 출력단과 접지노드 사이에 직렬로 연결된다. 제 3 및 제 4 저항(R3, R4)의 접점인 노드(K5)로부터 제 2 전압(V2)이 출력된다. 그리고 제 4 저항(R4)과 제 5 저항(R5)의 접점인 노드(K6)는 비교부(COM)의 반전단자(-)에 연결된다.
상기 전압 제어부(270)의 제어회로에 의해 전원전압(VCC)의 전압 레벨이 변경되면 제 2 전압(V2)의 전압 레벨도 변경된다.
이때, 전압 제어부(270)의 제 2 전압(V2)은 다음의 수학식 1과 같이 결정된다.
Figure 112008078825811-pat00001
상기 제 1 내지 제 5 저항(R1 내지 R5)의 저항값은 전원전압(VCC)이 정상적인 전압 레벨일 때의 제 2 전압(V2) 레벨에 따라서 결정된다.
상기 도 2a의 불휘발성 메모리 소자의 데이터 독출 동작은 다음의 도 3의 타이밍도와 도 2b와 도 2c의 회로를 참조하여 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이다.
도 3과 도 2b 및 도 2c를 참조하면, 메모리 셀에 저장된 데이터를 센싱하기 위하여 먼저 프리차지 제어신호(PRECHSO_N)를 로우 레벨로 인가하여 센싱노드(SO)를 전원전압(VCC) 레벨로 프리차지한다.
그리고 선택되는 비트라인의 비트라인 선택신호를 제1 전압(V1)으로 인가한다. 본 발명의 실시 예에서는 이븐 비트라인(BLE)을 선택하여 이븐 비트라인(BLE)에 연결된 메모리 셀의 데이터를 독출한다고 가정한다.
따라서 이븐 비트라인의 선택신호(SELBLE)를 제 1 전압 레벨로 인가하여 제 3 NMOS 트랜지스터(N3)를 턴 온 시킨다. 제 3 NMOS 트랜지스터(N3)가 턴 온 되면 이븐 비트라인(BLE)은 'V1-Vth'의 전압 레벨로 프리차지된다. 상기 Vth 는 제 3 NMOS 트랜지스터(N3)의 문턱전압이다.
비트라인을 프리차지한 이후에는 이븐 비트라인 선택신호(SELBLE)를 로우 레벨로 변경하여 제 3 NMOS 트랜지스터(N3)를 턴 오프 시킨다. 그리고 선택된 워드라인에는 독출전압을 제공하고, 그밖에 워드라인들에는 패스전압을 제공하여 비트라인 전압이 선택된 메모리 셀의 프로그램 상태에 따라 변경되도록 감정시간(tEVAL; Evaluation)을 가진다.
선택된 메모리 셀이 프로그램된 상태라면 독출전압에 대해서 턴 온 되지 않기 때문에 비트라인은 프리차지된 전압(V1-Vth)이 유지된다.
그러나 선택된 메모리 셀이 프로그램이 되지 않았다면 독출전압에 대해서 턴 온 되어 비트라인은 디스차지되어 0V 상태가 된다.
감정 시간이 종료되기 전에는 프리차지 제어신호(PRECHSO_N)를 하이 레벨로 변경한다. 이때 센싱노드(SO)는 전원전압(VCC)레벨로 프리차지되어 있는 상태이다.
감정시간이 종료되면, 이븐 비트라인 선택신호(SELBLE)는 제 2 전압(V2) 레벨로 인가된다. 이때 제 2 전압(V2)은 도 2c에 나타난 바와 같은 전압 제어부의 회 로에 의해서 전원전압(VCC) 레벨에 따라 변경된다. 즉 전원전압(VCC)이 커지면 제 2 전압 레벨도 커지고, 전원전압(VCC)이 작아지면 제 2 전압 레벨도 작아진다.
상기 제 2 전압(V2)레벨로 이븐 비트라인 선택신호(SELBLE)가 인가되면, 제 3 NMOS 트랜지스터(N3)는 제 2 전압(V2)의 전압 레벨에 따라 턴온 되는 정도가 변경된다. 제 2 전압(V2)이 높으면 턴온이 크게 되고, 제 2 전압(V2)이 낮으면 턴온이 작게 된다.
좀더 상세히 예를 들면, 전원전압(VCC)이 높아진 경우 제 2 전압(V2)의 전압 레벨도 높아진다. 따라서 제 2 전압(V2) 레벨의 이븐 비트라인 선택신호(SELBLE)에 의해 제 3 NMOS 트랜지스터(N3)가 크게 턴온 된다.
이때 선택된 메모리 셀이 프로그램된 셀이라면, 센싱노드(SO)는 그대로 하이 레벨이 유지된다. 그러나 선택된 메모리 셀이 소거 셀이라면 센싱노드(SO)는 챠지 쉐어링이 일어나서 낮은 전압 레벨로 변경된다. 이때 제 3 NMOS 트랜지스터(N3)가 많이 턴온 되어 있기 때문에 전원전압(VCC)이 높게 변경된다 하여도 챠지 쉐어링이 정상적으로 일어난다.
반대로 전원전압(VCC)이 낮아진 경우, 제 2 전압(V2)의 전압 레벨은 낮아진다. 따라서 제 2 전압(V3) 레벨의 이븐 비트라인 선택신호(SELBLE)에 의해 제 3 NMOS 트랜지스터(N3)가 작게 턴 온 된다.
이때 선택된 메모리 셀이 프로그램된 셀이라면, 센싱노드(SO)는 그대로 하이 레벨이 유지된다. 그리고 선택된 메모리 셀이 소거 셀이라면 센싱노드(SO)는 챠지 쉐어링이 일어나는데, 전원전압(VCC)이 낮은 경우에도 제 3 NMOS 트랜지스터(N3)가 작게 턴온 되어 있기 때문에 챠지 쉐어링 시간이 길어져 정상적으로 챠지 쉐어링이 일어난다.
따라서 선택된 메모리 셀이 프로그램된 상태이면 제 3 NMOS 트랜지스터(N3)는 턴 오프를 유지하고, 센싱노드(SO)는 전원전압(VCC)이 그대로 유지된다. 따라서 제 7 NMOS 트랜지스터(N7)는 턴 온 되고, MSB 독출 신호(MSBREAD)가 하이 레벨로 인가되면, 노드(MSB)는 접지노드와 연결되어 '0' 상태가 된다. 이때 초기 독출동작을 시작할 때, 노드(MSB)는 '1'로 초기화가 되어 있는 상태이다.
반대로, 선택된 메모리 셀이 프로그램되지 않은 상태이면 센싱노드(SO)는 차지 쉐어링에 의해 전압 레벨이 낮아진다. 이에 따라 제 7 NMOS 트랜지스터(N7)는 턴 오프를 유지하고 MSB 독출 신호(MSBREAD)가 하이 레벨로 인가되어도 노드(MSB)는 '1'상태가 유지된다.
따라서 메모리 셀의 데이터 상태가 정상적으로 노드(MSB)에 저장된다. 이러한 동작이 반복됨에 따라 전원전압(VCC)이 낮아진다 하여도, 제 2 전압(V2)의 전압 레벨이 변경되어 제 3 NMOS 트랜지스터(N3)의 턴온 되는 정도를 제어함으로써 동일한 시간동안에 챠지 쉐어링이 될 수 있게 하여 정상적인 데이터 독출이 가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 불휘발성 메모리 소자의 데이터 독출을 수행할 때의 제어신호 타이밍도이다.
도 2a는 불휘발성 메모리 소자의 블록도이다.
도 2b는 도2a의 페이지 버퍼의 회로를 나타낸다.
도 2c는 도 2a의 전압 제어부의 회로도이다.
도 3은 본 발명의 실시 예에 따른 데이터 독출 동작을 설명하기 위한 타이밍도이다.
*도면의 주요 부분의 간단한 설명*
200 : 불휘발성 메모리 소자 210 : 메모리 셀 어레이
220 : 페이지 버퍼부 230 : Y 디코더
240 : X 디코더 250 : 전압 제공부
260 : 제어부 270 : 전압 제어부

Claims (9)

  1. 데이터 저장을 위한 메모리 셀들이 비트라인과 워드라인에 연결되어 구성되는 다수의 메모리 블록들을 포함하는 메모리 셀 어레이;
    데이터 독출시 제 1 전압 또는 제 2 전압 레벨을 갖는 제어신호에 의해 동작하는 스위칭 소자에 의해 상기 비트라인에 연결된 센싱노드와, 상기 센싱노드에 연결되어 상기 메모리 셀에 프로그램하기 위한 데이터를 래치하거나, 메모리 셀에 프로그램된 데이터를 저장하기 위한 복수 개의 래치 회로를 포함하는 있는 페이지 버퍼 회로들을 포함하는 페이지 버퍼부; 및
    상기 메모리 셀들의 데이터 독출시, 상기 비트라인 전압 센싱을 위해 상기 스위칭 소자에 상기 제 2 전압 레벨의 제어신호를 인가할 때, 상기 센싱노드를 프리차지하는 전원전압 레벨의 변경에 따라 상기 제 2 전압 레벨이 변경되게 출력하는 전압 제어부
    를 포함하는 불휘발성 메모리 소자.
  2. 제 1항에 있어서,
    상기 전압 제어부는,
    상기 전원전압에 비례하여 상기 제어신호의 제 2 전압 레벨을 변경하는 것을 특징으로 하는 불휘발성 메모리 소자.
  3. 제 1항에 있어서,
    상기 스위칭 소자는 상기 제어신호의 전압 레벨에 따라 턴온 되는 정도가 제어되는 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 데이터 독출시 제 1 전압을 이용하여 비트 라인과 전원 전압레벨로 프리차지된 센싱 노드를 연결하여 상기 비트 라인을 프리차지하고, 제 2 전압에 의해 비트 라인 전압을 센싱하도록 하는 비트 라인 선택부를 포함하는 페이지 버퍼를 포함하는 불휘발성 메모리 소자에 있어서,
    상기 데이터 독출시 상기 제 2 전압의 전압 레벨을 상기 센싱 노드를 프리차지하는 상기 전원 전압레벨에 비례하게 변경시키는 것을 특징으로 하는 불휘발성 메모리소자.
  5. 데이터 독출 명령에 따라 선택된 메모리 셀이 연결된 제 1 비트라인에 연결된 페이지 버퍼의 제 1 래치를 초기화 하고, 프리차지된 센싱노드와 상기 제 1 비트라인 스위칭 소자에 제 1 전압 레벨의 제어신호를 인가하여 상기 제 1 비트라인을 프리차지시키는 초기화 및 프리차지 단계;
    상기 스위칭 소자를 턴 오프 시키고, 상기 선택된 메모리 셀에 프로그램 상태에 따라 상기 제 1 비트라인의 전압이 변경되게 하는 감정(Evaluation) 단계;
    상기 센싱노드가 전원전압레벨로 프리차지된 상태에서 상기 스위칭 소자에 상기 전원전압 레벨에 따라 변경되는 제 2 전압 레벨의 제어신호를 인가하여 상기 센싱노드와 상기 제 1 비트라인을 연결하고, 상기 제 1 비트라인의 전압 레벨에 따라 상기 센싱노드의 챠지 쉐어링이 일어나게 하는 챠지 쉐어링 단계; 및
    상기 센싱노드의 챠지 쉐어링 결과에 따라 데이터를 상기 제 1 래치로 저장하는 데이터 저장 단계
    를 포함하는 불휘발성 메모리 소자의 동작 방법.
  6. 제 5항에 있어서,
    상기 제 2 전압 레벨은 상기 전원전압 레벨에 비례하게 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  7. 제 5항에 있어서,
    상기 감정 단계에서,
    상기 선택된 메모리 셀이 프로그램 상태인 경우, 상기 제 1 비트라인 전압은 변경되지 않고, 상기 선택된 메모리 셀이 소거 상태인 경우, 상기 제 1 비트라인 전압은 디스차지 되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  8. 제 5항에 있어서,
    상기 챠지 쉐어링 단계에 있어서,
    상기 스위칭 소자는 상기 제 2 전압 레벨에 비례하여 턴 온 되는 정도가 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
  9. 제 8항에 있어서,
    상기 챠지 쉐어링 단계에서,
    상기 선택된 메모리 셀이 프로그램 상태인 경우, 상기 센싱노드는 전원전압 레벨이 유지되고, 상기 선택된 메모리 셀이 소거 상태인 경우, 상기 센싱노드는 챠지 쉐어링에 의해 로우 레벨로 전압이 변경되는 것을 특징으로 하는 불휘발성 메모리 소자의 동작 방법.
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