CN111292791B

CN111292791B - 一种用于n_flash型可编程逻辑器件的配置控制电路

Info

Publication number: CN111292791B
Application number: CN202010102257.3A
Authority: CN
Inventors: 曹正州; 何小飞; 单悦尔; 张艳飞; 孙佩
Original assignee: Wuxi Zhongwei Yixin Co Ltd
Current assignee: Wuxi Zhongwei Yixin Co Ltd
Priority date: 2020-02-19
Filing date: 2020-02-19
Publication date: 2021-10-15
Anticipated expiration: 2040-02-19
Also published as: CN111292791A

Abstract

本发明公开了一种用于n_flash型可编程逻辑器件的配置控制电路，涉及可编程逻辑器件技术领域，该配置控制电路以字线通道、位线通道、数据读取通道以及衬底通道为核心构成基本单元，多个基本单元并行，实现对n_flash存储单元形成的存储阵列的控制，适用于大规模n_flash型可编程逻辑器件；每个基本单元能够实现稳定的擦除、编程和读取功能外，还提供过擦除检测功能，且不需要额外增加字线译码电路，实现灵活，适用于n_flash型可编程器件快速稳定的配置。

Description

一种用于n_flash型可编程逻辑器件的配置控制电路

技术领域

本发明涉及可编程逻辑器件技术领域，尤其是一种用于n_flash型可编程逻辑器件的配置控制电路。

背景技术

flash型可编程逻辑器件基于可重复配置的flash型存储技术，通过重新下载编程，完成电路逻辑的配置，从而实现用户不同的功能，具有掉电信息不丢失、上电启动快、外围电路简洁、开发周期短等优点，因此成为了集成电路芯片的主流，广泛应用于控制领域。配置n_flash型存储器，是可编程逻辑器件逻辑应用中最关键的部分，因此需要设计合适的配置控制电路。

发明内容

本发明人针对上述问题及技术需求，提出了一种用于n_flash型可编程逻辑器件的配置控制电路，本发明的技术方案如下：

一种用于n_flash型可编程逻辑器件的配置控制电路，包括若干个n_flash存储单元构成的存储阵列，该配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路；字线电路包括若干个字线通道，每个字线通道分别对应存储阵列中的一行，每个字线通道的栅端信号端分别连接对应行的各个n_flash存储单元的栅端；位线电路包括若干个位线通道，每个位线通道分别对应存储阵列中的一列，每个位线通道的漏端信号端分别连接对应列的各个n_flash存储单元的漏端，位线通道的源端信号端分别连接对应列的各个n_flash存储单元的源端；数据读取电路包括若干个数据读取通道，每个数据读取通道分别对应一个位线通道，每个数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个数据读取通道的数据输出端输出反馈信号；衬底电位电路包括若干个衬底通道，每个衬底通道分别对应存储阵列中的一行，每个衬底通道的衬底信号端分别连接对应行的各个n_flash存储单元的衬底；

配置控制电路具有对存储阵列中的n_flash存储单元的擦除功能、编程功能、读取功能和过擦除检测功能：

在擦除时，字线电路的各个字线通道通过栅端信号端向各个n_flash存储单元的栅端输出-16.5V，位线电路的各个位线通道通过漏端信号端向各个n_flash存储单元的漏端输出+1.5V、源端信号端分别悬空；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出+1.5V；

在编程时，字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+12.5V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-1.5V；位线电路的部分位线通道通过漏端信号端向选中的n_flash存储单元的漏端输出-5.5V、通过源端信号端向选中的n_flash存储单元的源端输出-5.5V；位线电路的其余部分位线通道通过漏端信号端向未选中的n_flash存储单元的漏端输出+1.5V、通过源端信号端向未选中的n_flash存储单元的源端输出+1.5V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出-5.5V；

在读取时，字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+3.3V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-2.5V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V；

在过擦除检测时，字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出-3.0V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-6.0V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V。

本发明的有益技术效果是：

本申请公开了一种用于n_flash型可编程逻辑器件的配置控制电路，其以字线通道、位线通道、数据读取通道以及衬底通道为核心构成基本单元，多个基本单元并行，构成对n_flash存储单元形成的存储阵列的控制，适用于大规模n_flash型可编程逻辑器件。每个基本单元能够实现稳定的擦除、编程和读取功能外，还提供过擦除检测功能，且不需要额外增加字线译码电路，实现灵活，适用于n_flash型可编程器件快速稳定的配置。

附图说明

图1是本申请公开的n_flash型可编程逻辑器件的配置控制电路的架构图。

图2是本申请公开的n_flash型可编程逻辑器件的配置控制电路的电路图。

具体实施方式

下面结合附图对本发明的具体实施方式做进一步说明。

本申请公开了一种用于n_flash型可编程逻辑器件的配置控制电路，请参考图1所示的配置结构图，n_flash型可编程逻辑器件包括若干个n_flash存储单元构成的存储阵列，其配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路，其中：

字线电路包括若干个字线通道，各个字线通道的电路结构相同。每个字线通道分别对应存储阵列中的一行，每个字线通道具有栅端信号端且栅端信号端分别连接该字线通道对应行的各个n_flash存储单元的栅端。

位线电路包括若干个位线通道，各个位线通道的电路结构相同。每个位线通道分别对应存储阵列中的一列，每个位线通道具有漏端信号端和源端信号端，其漏端信号端分别连接该位线通道对应列的各个n_flash存储单元的漏端，其源端信号端分别连接该位线通道对应列的各个n_flash存储单元的源端。

数据读取电路包括若干个数据读取通道，各个数据读取通道的结构相同。每个数据读取通道分别对应一个位线通道，每个数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个数据读取通道的数据输出端输出反馈信号。

衬底电位电路包括若干个衬底通道，各个衬底通道的电路结构相同。每个衬底通道分别对应存储阵列中的一行，每个衬底通道具有衬底信号端，其衬底信号端分别连接该衬底通道对应行的各个n_flash存储单元的衬底。

本申请的配置控制电路具有对存储阵列中的n_flash存储单元的擦除功能、编程功能、读取功能和过擦除检测功能。

在擦除时，配置控制电路对存储阵列中的所有n_flash存储单元全部选中、全部擦除：字线电路的各个字线通道通过栅端信号端向各个n_flash存储单元的栅端输出-16.5V，位线电路的各个位线通道通过漏端信号端向各个n_flash存储单元的漏端输出+1.5V、源端信号端分别悬空(float)；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出+1.5V。

在编程时，配置控制电路选中存储阵列中的部分n_flash存储单元进行编程：字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+12.5V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-1.5V；位线电路的部分位线通道通过漏端信号端向选中的n_flash存储单元的漏端输出-5.5V、通过源端信号端向选中的n_flash存储单元的源端输出-5.5V；位线电路的其余部分位线通道通过漏端信号端向未选中的n_flash存储单元的漏端输出+1.5V、通过源端信号端向未选中的n_flash存储单元的源端输出+1.5V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出-5.5V。

在读取时，配置控制电路选中存储阵列中的部分n_flash存储单元进行读取：字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+3.3V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-2.5V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V。

在过擦除检测时，配置控制电路选中存储阵列中的部分n_flash存储单元进行过擦除检测：字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出-3.0V，字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-6.0V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的数据读取通道，数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V。

执行各种功能时的配置控制电路给n_flash存储单元的各端输出的电压可以以表格表示如下(其中在读取和过擦除检测时，配置控制电路不向漏端输出电压，而是获取漏端的电流)：

图2示出了单个n_flash存储单元和字线通道、位线通道、衬底通道和数据读取通道的连接关系，请结合图2，在本申请中；

(1)每个字线通道中，第零PMOS管P0的源端连接正电压HV、漏端连接第一PMOS管P1的源端，第一PMOS管P1的漏端连接第二PMOS管P2的源端，第二PMOS管P2的漏端分别连接第零NMOS管N0、第三NMOS管N3、第五NMOS管N5以及第六NMOS管N6的漏端，第二PMOS管P2的漏端还作为字线通道的栅端信号端；第零NMOS管N0的源端连接第一NMOS管N1的漏端、第三NMOS管N3的源端以及第四NMOS管N4的漏端，第一NMOS管N1的源端连接第二NMOS管N2的漏端，第二NMOS管N2的源端连接负电压LV0；第四NMOS管N4的源端连接第五NMOS管N5的源端并连接至负电压LV1，第六NMOS管N6的源端连接第七NMOS管N7的漏端，第七NMOS管N7的源端连接第八NMOS管N8和第九NMOS管N9的漏端，第八NMOS管N8的源端连接负电压LV0，第九NMOS管N9的源端连接负电压LV2。

第二PMOS管P2的栅端连接A1信号，第一PMOS管P1和第三NMOS管N3的栅端均连接A2信号，第七NMOS管N7的栅端连接A3信号，第零PMOS管P0和第零NMOS管N0的栅端均连接A3N信号，第一NMOS管N1的栅端连接A4信号，第二NMOS管N2的栅端连接A5信号，第五NMOS管N5的栅端连接A6信号，第六NMOS管N6的栅端连接A7信号，第九NMOS管N9的栅端连接A8信号，第四NMOS管N4和第八NMOS管N8的栅端均连接A9信号；其中，A3N信号和A3信号为一对相反信号。

(2)每个位线通道中，第三PMOS管P3的源端连接正电压VDD、漏端连接第四PMOS管P4的源端，第四PMOS管P4的漏端连接第十NMOS管N10和第十二NMOS管N12的漏端并作为该位线通道的数据读取端，第十NMOS管N10的源端连接第十一NMOS管N11的漏端，第十一NMOS管N11的源端连接负电压LV3，第十二NMOS管N12的源端连接第十三NMOS管N13的漏端并作为位线通道的漏端信号端，第十三NMOS管N13的源端连接第十四NMOS管N14的漏端并作为位线通道的源端信号端，第十四NMOS管N14的源端接地。

第三PMOS管P3和第十NMOS管N10的栅端均接DATA_IN信号，第四PMOS管P4的栅端接PROGRAM_ENB信号，第十一NMOS管N11和第十三NMOS管N13的栅端均接PROGRAM_EN信号，第十二NMOS管N12的栅端接DATAIN_EN信号，第十四NMOS管N14的栅端接READ_EN信号；其中，PROGRAM_ENB信号和PROGRAM_EN信号为一对相反信号。

(3)在每个数据读取通道中，第十五NMOS管N15的漏端用于连接对应的位线通道的数据读取端，在本申请中，位线通道的数据读取端即为位线通道中第十二NMOS管N12的漏端。第十五NMOS管N15的源端分别连接第十六NMOS管的源端和第十七NMOS管N17的漏端，第十六NMOS管N16的漏端连接电源VPUMP，第十七NMOS管N17的源端接地。第十五NMOS管N15的源端还连接运算放大器EA的反相输入端，运算放大器EA的同相输入端连接第一基准电压VREF0，运算放大器EA的输出端连接第十六NMOS管的栅端和电压比较器CMP的正极输入端，电压比较器CMP的负极输入端连接第二基准电压VREF1，电压比较器CMP的输出端作为数据读取通道的数据输出端DATA_OUT。第十五NMOS管N15的栅端接READ_EN信号，第十七NMOS管N17的栅端接偏置信号VB。

在数据读取通道中，第十六NMOS管N16和第十七NMOS管N17构成源跟随电路，作为电压源的输出端，第十六NMOS管N16的栅端连接到电压比较器CMP的正极输入端，第十五NMOS管N15源端连接到电压源的输出端上。当n_flash存储单元是导通状态时第十五NMOS管N15上有电流流过，第十六NMOS管N16的栅端会变高，高于第二基准电压VREF1，电压比较器CMP输出高电平。当n_flash存储单元是关闭状态时第十五NMOS管N15上无电流流过，第十六NMOS管N16的栅端会变低，低于第二基准电压VREF1，电压比较器CMP输出低电平，从而实现对n_flash存储单元的读取。通常取VPUMP＝3.3V，VREF0＝1.0V，VREF1＝1.5V。

(4)在每个衬底通道中，第五PMOS管P5的源端接正电压VDD、漏端接第十八NMOS管N18和第十九NMOS管N19的漏端，第五PMOS管P5的漏端还作为衬底通道的衬底信号端，第十八NMOS管N18的源端接地，第十九NMOS管N19的源端接负电压LV3。第五PMOS管P5的栅端接ERASE_ENB信号，第十八NMOS管N18的栅端接READ_EN信号，第十九NMOS管N19的栅端接PROGRAM_EN信号。

在上述电路结构中，在各个控制功能时的各路电压和信号的控制方式如下：

一、在擦除时：

(1)对于字线通道，HV＝+3.3V，LV0＝-16.5V，LV1＝-7V，LV2悬空。A1＝A3＝A5＝A7＝A9＝1，A2＝A3N＝A4＝A6＝A8＝0，需要说明的是，本申请以A1＝1表示A1信号为高电平，以A2＝0表示A2信号为低电平，其余表示方式类似，且下列均采用这一表达方式。而且对于各个PMOS管，当其栅端的信号为“0”时表示该PMOS管导通、栅端的信号为“1”时表示该PMOS管关闭。对于各个NMOS管，当其栅端的信号为“1”时表示该NMOS管导通、栅端的信号为“0”时表示该NMOS管关闭。

因此，此时N6、N7和N8所形成的通路导通，其他通路均断开，字线通道的栅端信号端输出LV0的信号也即-16.5V。

(2)对于位线通道，DATA_IN＝PROGRAM_ENB＝READ_EN＝0，DATAIN_EN＝PROGRAM_EN＝1，VDD＝+1.5V，LV3＝-5.5V。此时，该位线通道P3、P4和N12的通道导通，漏端信号端输出VDD的信号也即+1.5V，源端信号端悬空。

(3)对于衬底通道，ERASE_ENB＝READ_EN＝PROGRAM_EN＝0，VDD＝+1.5V，LV3＝-5.5V。此时P5导通，衬底通道的衬底信号端输出VDD的信号，也即输出+1.5V。

(4)对于数据读取通道，由于READ_EN＝0，N15不导通。

二、在编程时：

1、对于选中的n_flash存储单元：

(1)对于字线通道，HV＝+12.5V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3＝A4＝A5＝A7＝1，A1＝A2＝A3N＝A6＝A8＝A9＝0。此时P0、P1和P2所在通路导通，则字线通道的栅端信号端输出HV的信号为+12.5V。

(2)对于位线通道，DATA_IN＝PROGRAM_EN＝DATAIN_EN＝1，PROGRAM_ENB＝READ_EN＝0，VDD＝+1.5V，LV3＝-5.5V。此时N10、N11、N12和N13所在通路导通，位线通道的漏端信号端和源端信号端均输出LV3的信号即-5.5V。

(3)对于衬底通道，ERASE_ENB＝PROGRAM_EN＝1，READ_EN＝0，VDD＝+1.5V，LV3＝-5.5V。此时N19导通，衬底通道的衬底信号端输出LV3的信号即-5.5V。

(4)对于数据读取通道，由于READ_EN＝0，N15不导通。

2、对于未选中的n_flash存储单元：

(1)对于字线通道，HV＝+12.5V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3N＝A4＝A5＝A7＝1，A1＝A2＝A3＝A6＝A8＝A9＝0。此时N0、N1和N2所在通道导通，字线通道的栅端信号端输出LV0的信号即-1.5V。

(2)对于位线通道，DATA_IN＝PROGRAM_ENB＝READ_EN＝0，DATAIN_EN＝PROGRAM_EN＝1，VDD＝+1.5V，LV3＝-5.5V。此时P3、P4、N12和N13所在通路导通，位线通道的漏端信号端和源端信号端均输出VDD的信号即+1.5V。

(4)对于数据读取通道，由于READ_EN＝0，N15不导通。

三、在读取时：

1、对于选中的n_flash存储单元：

(1)对于字线通道，HV＝+3.3V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3＝A4＝A5＝A7＝1，A1＝A2＝A3N＝A6＝A8＝A9＝0。此时P0、P1和P2所在通路导通，字线通道的栅端信号端输出HV的信号即+3.3V。

(2)对于衬底通道，VDD＝+1.5V，LV3＝-5.5V，ERASE_ENB＝READ_EN＝1，PROGRAM_EN＝0，此时N18导通，衬底通道的衬底信号端输出接地信号即0V。

(3)对于位线通道，DATAIN_EN＝READ_EN＝PROGRAM_ENB＝1，PROGRAM_EN＝DATA_IN＝0，VDD＝+1.5V，LV3＝-5.5V。此时N12导通，n_flash存储单元漏端的电压通过位线通道的漏端信号端输送到位线通道的数据读取端并输送给数据读取通道，N14导通，位线通道的源端信号端输出接地信号即0V。

(4)对于数据读取通道，READ_EN＝1，N15导通，数据读取通道连接对应的位线通道的数据读取端获取相应的n_flash存储单元的漏端的电压。当对应的n_flash存储单元导通时，数据读取通道中第十六NMOS管N16的栅端会变高，高于第二基准电压VREF1，电压比较器CMP的输出端也即数据输出端DATA_OUT输出高电平。当对应的n_flash存储单元关闭时，数据读取通道中第十六NMOS管N16的栅端会变低，低于第二基准电压VREF1，电压比较器CMP的输出端也即数据输出端DATA_OUT输出低电平，从而实现对n_flash存储单元的读取。

2、对于未选中的n_flash存储单元：

对于字线通道，HV＝+3.3V，LV0＝-2.5V，LV1＝0V，LV2悬空，A3N＝A4＝A5＝A7＝1，A1＝A2＝A3＝A6＝A8＝A9＝0。此时N0、N1和N2所在通路导通，字线通道的栅端信号端输出LV0的信号即-2.5V。

其余衬底通道、位线通道和数据读取通道的信号情况与上述选中情况下的相同，由于字线通道未将n_flash存储单元选中，因此不会执行对n_flash存储单元的读取。

四、在过擦除检测时：

1、对于选中的n_flash存储单元：

对于字线通道，HV＝+3.3V，LV0＝-6.0V，LV1＝0V，LV2＝-3.0V，A1＝A3＝A4＝A5＝A7＝A8＝1，A2＝A3N＝A6＝A9＝0。此时N6、N7和N8所在的通路导通，字线通道的栅端信号端输出LV2的信号即-3.0V。

其余衬底通道、位线通道和数据读取通道的信号情况与读取时选中情况下的各个通道的信号情况相同。

2、对于未选中的n_flash存储单元：

对于字线通道，HV＝+3.3V，LV0＝-6.0V，LV1＝0V，LV2＝-3.0V，A3N＝A4＝A5＝A7＝1，A1＝A2＝A3＝A6＝A8＝A9＝0。此时N0、N1和N2所在的通道导通，字线通道的栅端信号端输出LV0的信号即-6.0V。

其余衬底通道、位线通道和数据读取通道的信号情况与上述读取时未选中情况下的相同，由于字线通道未将n_flash存储单元选中，因此不会执行对n_flash存储单元的过擦除检测。

以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims

1.一种用于n_flash型可编程逻辑器件的配置控制电路，包括若干个n_flash存储单元构成的存储阵列，其特征在于，所述配置控制电路包括：字线电路、位线电路、数据读取电路以及衬底电位电路；所述字线电路包括若干个字线通道，每个所述字线通道分别对应所述存储阵列中的一行，每个所述字线通道的栅端信号端分别连接对应行的各个n_flash存储单元的栅端；所述位线电路包括若干个位线通道，每个所述位线通道分别对应所述存储阵列中的一列，每个所述位线通道的漏端信号端分别连接对应列的各个n_flash存储单元的漏端，所述位线通道的源端信号端分别连接对应列的各个n_flash存储单元的源端；所述数据读取电路包括若干个数据读取通道，每个所述数据读取通道分别对应一个位线通道，每个所述数据读取通道分别连接对应的位线通道的数据读取端，位线通道的数据读取端可通断的连接至位线通道的漏端信号端，每个所述数据读取通道的数据输出端输出反馈信号；所述衬底电位电路包括若干个衬底通道，每个所述衬底通道分别对应所述存储阵列中的一行，每个所述衬底通道的衬底信号端分别连接对应行的各个n_flash存储单元的衬底；

所述配置控制电路具有对所述存储阵列中的n_flash存储单元的擦除功能、编程功能、读取功能和过擦除检测功能：

在擦除时，所述字线电路的各个字线通道通过栅端信号端向各个n_flash存储单元的栅端输出-16.5V，所述位线电路的各个位线通道通过漏端信号端向各个n_flash存储单元的漏端输出+1.5V、源端信号端分别悬空；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出+1.5V；

在编程时，所述字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+12.5V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-1.5V；所述位线电路的部分位线通道通过漏端信号端向选中的n_flash存储单元的漏端输出-5.5V、通过源端信号端向选中的n_flash存储单元的源端输出-5.5V；所述位线电路的其余部分位线通道通过漏端信号端向未选中的n_flash存储单元的漏端输出+1.5V、通过源端信号端向未选中的n_flash存储单元的源端输出+1.5V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出-5.5V；

在读取时，所述字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出+3.3V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-2.5V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的所述数据读取通道，所述数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；所述位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V；

在过擦除检测时，所述字线电路的部分字线通道通过栅端信号端向选中的n_flash存储单元的栅端输出-3.0V，所述字线电路的其余部分字线通道通过栅端信号端向未选中的n_flash存储单元的栅端输出-6.0V；各个n_flash存储单元的漏端通过所连接的漏端信号端所属的位线通道连接到相应的所述数据读取通道，所述数据读取通道的数据输出端输出与n_flash存储单元的漏端电压对应的反馈信号；所述位线电路的各个位线通道通过源端信号端向各个n_flash存储单元的源端输出0V；所述衬底电位电路的各个衬底通道分别通过衬底信号端向各个n_flash存储单元的衬底输出0V。

2.根据权利要求1所述的配置控制电路，其特征在于，各个字线通道的电路结构相同，在每个所述字线通道中，第零PMOS管的源端连接正电压HV、漏端连接第一PMOS管的源端，所述第一PMOS管的漏端连接第二PMOS管的源端，所述第二PMOS管的漏端分别连接第零NMOS管、第三NMOS管、第五NMOS管以及第六NMOS管的漏端，所述第二PMOS管的漏端还作为所述字线通道的栅端信号端；所述第零NMOS管的源端连接第一NMOS管的漏端、所述第三NMOS管的源端以及第四NMOS管的漏端，所述第一NMOS管的源端连接第二NMOS管的漏端，所述第二NMOS管的源端连接负电压LV0；所述第四NMOS管的源端连接所述第五NMOS管的源端并连接至负电压LV1，所述第六NMOS管的源端连接第七NMOS管的漏端，所述第七NMOS管的源端连接第八NMOS管和第九NMOS管的漏端，所述第八NMOS管的源端连接所述负电压LV0，所述第九NMOS管的源端连接负电压LV2；

所述第二PMOS管的栅端连接A1信号，所述第一PMOS管和第三NMOS管的栅端均连接A2信号，所述第七NMOS管的栅端连接A3信号，所述第零PMOS管和第零NMOS管的栅端均连接A3N信号，所述第一NMOS管的栅端连接A4信号，所述第二NMOS管的栅端连接A5信号，所述第五NMOS管的栅端连接A6信号，所述第六NMOS管的栅端连接A7信号，所述第九NMOS管的栅端连接A8信号，所述第四NMOS管和第八NMOS管的栅端均连接A9信号；其中，A3N信号和A3信号为一对相反信号。

3.根据权利要求2所述的配置控制电路，其特征在于，

在擦除时，HV＝+3.3V，LV0＝-16.5V，LV1＝-7V，LV2悬空，A1信号、A3信号、A5信号、A7信号和A9信号为高电平，A2信号、A3N信号、A4信号、A6信号和A8信号为低电平，所述字线通道的栅端信号端输出-16.5V；

在编程时，所述字线通道的HV＝+12.5V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3信号、A4信号、A5信号和A7信号为高电平，A1信号、A2信号、A3N信号、A6信号、A8信号和A9信号为低电平，则所述字线通道的栅端信号端输出+12.5V；所述字线通道的HV＝+12.5V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3N信号、A4信号、A5信号和A7信号为高电平，A1信号、A2信号、A3信号、A6信号、A8信号和A9信号为低电平，则所述字线通道的栅端信号端输出-1.5V；

在读取时，所述字线通道的HV＝+3.3V，LV0＝-1.5V，LV1＝0V，LV2悬空，A3信号、A4信号、A5信号和A7信号为高电平，A1信号、A2信号、A3N信号、A6信号、A8信号和A9信号为低电平，则所述字线通道的栅端信号端输出+3.3V；所述字线通道的HV＝+3.3V，LV0＝-2.5V，LV1＝0V，LV2悬空，A3N信号、A4信号、A5信号和A7信号为高电平，A1信号、A2信号、A3信号、A6信号、A8信号和A9信号为低电平，则所述字线通道的栅端信号端输出-2.5V；

在过擦除检测时，所述字线通道的HV＝+3.3V，LV0＝-6.0V，LV1＝0V，LV2＝-3.0V，A1信号、A3信号、A4信号、A5信号、A7信号和A8信号为高电平，A2信号、A3N信号、A6信号和A9信号为低电平，则所述字线通道的栅端信号端输出-3.0V；所述字线通道的HV＝+3.3V，LV0＝-6.0V，LV1＝0V，LV2＝-3.0V，A3N信号、A4信号、A5信号和A7信号为高电平，A1信号、A2信号、A3信号、A6信号、A8信号和A9信号为低电平，则所述字线通道的栅端信号端输出-6.0V。

4.根据权利要求1所述的配置控制电路，其特征在于，各个位线通道的电路结构相同，在每个位线通道中，第三PMOS管的源端连接正电压VDD、漏端连接第四PMOS管的源端，所述第四PMOS管的漏端连接第十NMOS管和第十二NMOS管的漏端并作为所述位线通道的数据读取端，所述第十NMOS管的源端连接第十一NMOS管的漏端，所述第十一NMOS管的源端连接负电压LV3，所述第十二NMOS管的源端连接第十三NMOS管的漏端并作为所述位线通道的漏端信号端，所述第十三NMOS管的源端连接第十四NMOS管的漏端并作为所述位线通道的源端信号端，所述第十四NMOS管的源端接地；

所述第三PMOS管和第十NMOS管的栅端均接DATA_IN信号，所述第四PMOS管的栅端接PROGRAM_ENB信号，所述第十一NMOS管和第十三NMOS管的栅端均接PROGRAM_EN信号，所述第十二NMOS管的栅端接DATAIN_EN信号，所述第十四NMOS管的栅端接READ_EN信号；其中，PROGRAM_ENB信号和PROGRAM_EN信号为一对相反信号。

5.根据权利要求4所述的配置控制电路，其特征在于，VDD＝+1.5V，LV3＝-5.5V：

在擦除时，DATA_IN信号、PROGRAM_ENB信号以及READ_EN信号低电平，DATAIN_EN信号、PROGRAM_EN信号为高电平，所述位线通道的漏端信号端输出+1.5V、源端信号端悬空；

在编程时，当DATA_IN信号、PROGRAM_EN信号和DATAIN_EN信号为高电平，PROGRAM_ENB信号和READ_EN信号为低电平时，所述位线通道的漏端信号端和源端信号端均输出-5.5V；当DATA_IN信号、PROGRAM_ENB信号以及READ_EN信号为低电平，DATAIN_EN信号、PROGRAM_EN信号为高电平时，所述位线通道的漏端信号端和源端信号端均输出+1.5V；

在读取以及过擦除检测时，DATAIN_EN信号、READ_EN信号和PROGRAM_ENB信号为高电平，PROGRAM_EN信号和DATA_IN信号为低电平，所述位线通道通过源端信号端输出0V、通过漏端信号端将n_flash存储单元的漏端连接到相应的数据读取通道。

6.根据权利要求1所述的配置控制电路，其特征在于，各个衬底通道的电路结构相同，在每个衬底通道中，第五PMOS管的源端接正电压VDD、漏端接第十八NMOS管和第十九NMOS管的漏端，所述第五PMOS管的漏端还作为所述衬底通道的衬底信号端，所述第十八NMOS管的源端接地，所述第十九NMOS管的源端接负电压LV3；

所述第五PMOS管的栅端接ERASE_ENB信号，所述第十八NMOS管的栅端接READ_EN信号，所述第十九NMOS管的栅端接PROGRAM_EN信号。

7.根据权利要求6所述的配置控制电路，其特征在于，VDD＝+1.5V，LV3＝-5.5V，

在擦除时，ERASE_ENB信号、READ_EN信号和PROGRAM_EN信号均为低电平，所述衬底通道的衬底信号端输出+1.5V；

在编程时，ERASE_ENB信号和PROGRAM_EN信号为高电平，READ_EN信号为低电平，所述衬底通道的衬底信号端输出-5.5V；

在读取以及过擦除检测时，ERASE_ENB信号和READ_EN信号为高电平，PROGRAM_EN信号为低电平，所述衬底通道的衬底信号端输出0V。

8.根据权利要求1所述的配置控制电路，其特征在于，各个数据读取通道的结构相同，在每个数据读取通道中，第十五NMOS管的漏端用于连接对应的位线通道的数据读取端，所述第十五NMOS管的源端分别连接第十六NMOS管的源端和第十七NMOS管的漏端，所述第十六NMOS管的漏端连接电源VPUMP，所述第十七NMOS管的源端接地，所述第十五NMOS管的源端还连接运算放大器的反相输入端，所述运算放大器的同相输入端连接第一基准电压VREF0，所述运算放大器的输出端连接所述第十六NMOS管的栅端和电压比较器的正极输入端，所述电压比较器的负极输入端连接第二基准电压VREF1，所述电压比较器的输出端作为所述数据读取通道的数据输出端；所述第十五NMOS管的栅端接READ_EN信号，所述第十七NMOS管的栅端接偏置信号。

9.根据权利要求8所述的配置控制电路，其特征在于，VPUMP＝3.3V，VREF0＝1.0V，VREF1＝1.5V；在读取以及过擦除检测时，READ_EN信号为高电平，所述数据读取通道连接对应的位线通道的数据读取端获取相应的n_flash存储单元的漏端的电压，当对应的n_flash存储单元导通时，所述数据读取通道的数据输出端输出高电平，当对应的n_flash存储单元关闭时，所述数据读取通道的数据输出端输出低电平。