CN104183274B - 存储阵列的擦除方法 - Google Patents
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Abstract
一种存储单元及存储阵列的擦除方法。所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，所述存储单元的擦除方法包括：施加第一偏置电压至所述P型阱区；施加第二偏置电压至所述漏极；施加第三偏置电压至所述源极；施加‑6V～‑8V电压至所述第一控制栅极；施加‑6V～‑8V电压至所述第二控制栅极；施加8V～9V电压至所述中间电极；所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。本发明提供的存储单元及存储阵列的擦除方法，提高了存储器的耐久性。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种存储单元及存储阵列的擦除方法。
背景技术
非易失性存储器(NVM，Non-volatile Memory)是指掉电后存储的数据不会消失的存储器。通常，非易失性存储器包括可擦除可写入只读存储器(EPROM)、电可擦除可写入只读存储器(EEPROM)以及闪存。目前存在两种基本类型的非易失性存储器存储单元结构：堆叠栅极和分裂栅极结构，其中分裂栅极存储单元因为有效地避免了过擦除效应以及具有更高的编程效率而得到了广泛应用。
图1是现有的一种双分离栅存储单元的剖面结构示意图。所述存储单元包括：P型阱区100，所述P型阱区100位于半导体衬底内；位于所述P型阱区100上方的中间电极140；对称分布于所述中间电极140两侧的第一存储位和第二存储位。其中，所述第一存储位包括漏极111、第一浮栅121以及第一控制栅极131；第二存储位包括源极112、第二浮栅122以及第二控制栅极132。所述漏极111和所述源极112为N型扩散区，位于所述P型阱区100内部；所述第一控制栅极131、所述第一浮栅121、所述第二控制栅极132以及所述第二浮栅122位于所述P型阱区100上方。
现有技术中，对所述存储单元进行擦除操作时施加的电压如图2所示。结合图1和图2，所述存储单元的擦除方法包括：
施加0V电压至所述P型阱区100；
施加0V电压至所述漏极111；
施加0V电压至所述源极112；
施加-6V～-8V电压至所述第一控制栅极131；
施加-6V～-8V电压至所述第二控制栅极132；
施加8V～9V电压至所述中间电极140。
通过执行上述擦除方法，施加至所述第一控制栅极131上的电压耦合至所述第一浮栅121，施加至所述第二控制栅极132上的电压耦合至所述第二浮栅122，浮栅与所述中间电极140之间形成强电场。在所述强电场的作用下，存储于所述第一浮栅121和所述第二浮栅122中的电子通过隧穿氧化层从所述中间电极140流走，实现对所述存储单元的擦除操作。
然而，采用上述擦除方法对所述存储单元进行多次擦除后，所述存储单元的读取电流越来越小，无法满足对存储器的耐久性要求。
发明内容
本发明解决的是存储器耐久性低的问题。
为解决上述问题，本发明提供一种存储单元的擦除方法，所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，所述存储单元的擦除方法包括：
施加第一偏置电压至所述P型阱区；
施加第二偏置电压至所述漏极；
施加第三偏置电压至所述源极；
施加-6V～-8V电压至所述第一控制栅极；
施加-6V～-8V电压至所述第二控制栅极；
施加8V～9V电压至所述中间电极；
所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。
可选的，所述第一偏置电压的电压值为-1.5V～-3V。
可选的，所述P型阱区位于半导体衬底的深N阱隔离区内。
可选的，所述半导体衬底为P型衬底。
基于上述存储单元的擦除方法，本发明还提供一种存储阵列的擦除方法，所述存储阵列包括M条字线、M条第一控制栅线、M条第二控制栅线、N条 位线、N条源线以及M行、N列呈阵列排布的存储单元，M、N为正整数；所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，第m行存储单元的中间电极均连接第m条字线，第m行存储单元的第一控制栅极均连接第m条第一控制栅线，第m行存储单元的第二控制栅极均连接第m条第二控制栅线，第n列存储单元的漏极均连接第n条位线，第n列存储单元的源极均连接第n条源线，1≤m≤M，1≤n≤N；所述存储阵列的擦除方法包括：
施加第一偏置电压至待擦除存储单元的P型阱区；
施加第二偏置电压至与所述待擦除存储单元连接的位线；
施加第三偏置电压至与所述待擦除存储单元连接的源线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第一控制栅线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第二控制栅线；
施加8V～9V电压至与所述待擦除存储单元连接的字线；
施加0V电压至未与所述待擦除存储单元连接的位线；
施加0V电压至未与所述待擦除存储单元连接的源线；
施加0V电压至未与所述待擦除存储单元连接的第一控制栅线；
施加0V电压至未与所述待擦除存储单元连接的第二控制栅线；
施加0V电压至未与所述待擦除存储单元连接的字线；
所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。
可选的，所述第一偏置电压的电压值为-1.5V～-3V。
可选的，所述P型阱区位于半导体衬底的深N阱隔离区内。
可选的，所述半导体衬底为P型衬底。
可选的，所述存储阵列为EEPROM存储阵列。
可选的，所述存储阵列为闪存阵列。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的存储单元及存储阵列的擦除方法，通过对存储单元的P型阱区、漏极以及源极施加电压值为负的偏置电压，使施加在P型阱区的负电压耦合至存储单元的浮栅，增大浮栅与字线之间的电压差，从而增大存储单元进行擦除操作后的读取电流，提高存储器的耐久性。
附图说明
图1是现有的一种双分离栅存储单元的剖面结构示意图；
图2是现有技术中擦除图1所示的存储单元时施加的电压示意图；
图3是图1所示的存储单元的读取电流与擦除操作时的中间电极电压的关系示意图；
图4是图1所示的存储单元的读取电流与擦除操作时的控制栅极电压的关系示意图；
图5是本发明实施例擦除存储单元时施加的电压示意图；
图6是本发明实施例的存储单元的读取电流与擦除操作时的漏极电压和P阱电压之和的关系示意图；
图7是本发明实施例的存储阵列的版图示意图；
图8是对本发明实施例的存储阵列进行擦除操作的版图示意图。
具体实施方式
耐久性是衡量存储器可靠性的一个重要指标，是指存储器经过多次擦除操作后其读取电流大小仍然满足要求。对于图1所示的存储单元，其进行擦除操作后的读取电流大小与施加的擦除电压相关。为研究图1所示的存储单元的读取电流与施加的擦除电压之间的具体关系，发明人采用现有技术的擦除方法对图1所示的存储单元进行了两次验证。
第一次验证时，对所述存储单元进行多次擦除操作，进行每次擦除操作时，施加至所述P型阱区100的电压相同，施加至所述漏极111的电压相同，施加至所述源极112的电压相同，施加至所述第一控制栅极131的电压相同， 施加至所述第二控制栅极132的电压相同，改变施加至所述中间电极140的电压。以每次擦除操作时施加至所述P型阱区100、所述漏极111以及所述源极112的电压均为0V、施加至所述第一控制栅极131和所述第二控制栅极132的电压均为-8V为例，图3是每次擦除操作后的读取电流与擦除操作时施加至所述中间电极140的电压(简称中间电极电压)的关系示意图。
参考图3，横坐标为中间电极电压，单位：V；纵坐标为读取电流，单位：μA；图例◆表示第一存储位的读取电流及其对应的中间电极电压，图例■表示第二存储位的读取电流及其对应的中间电极电压。从图3可以获知，在施加至所述P型阱区100、所述漏极111、所述源极112、所述第一控制栅极131以及所述第二控制栅极132的电压固定时，施加至所述中间电极140的电压越高，擦除操作后的读取电流越大。
第二次验证时，对所述存储单元进行多次擦除操作，进行每次擦除操作时，施加至所述P型阱区100的电压相同，施加至所述漏极111的电压相同，施加至所述源极112的电压相同，施加至所述中间电极140的电压相同，改变施加至所述第一控制栅极131的电压和施加至所述第二控制栅极132的电压。其中，每次擦除操作时施加至所述第一控制栅极131的电压和施加至所述第二控制栅极132的电压相等。以每次擦除操作时施加至所述P型阱区100、所述漏极111以及所述源极112的电压均为0V、施加至所述中间电极140的电压为9V为例，图4是每次擦除操作后的读取电流与擦除操作时施加至所述第一控制栅极131(亦即所述第二控制栅极132)的电压(简称控制栅极电压)的关系示意图。
参考图4，横坐标为控制栅极电压，单位：V；纵坐标为读取电流，单位：μA；图例◆表示第一存储位的读取电流及其对应的控制栅极电压，图例■表示第二存储位的读取电流及其对应的控制栅极电极电压。从图4可以获知，在施加至所述P型阱区100、所述漏极111、所述源极112以及所述中间电极140的电压固定时，施加至所述第一控制栅极131和所述第二控制栅极132的电压绝对值越高，擦除操作后的读取电流越大。
由上述两次验证可知，增大施加至所述第一控制栅极131和所述第二控制栅极132的电压绝对值，或者增大施加至所述中间电极140的电压，可以 增大所述存储单元进行擦除操作后的读取电流。然而，擦除电压过大，会将所述存储单元击穿。本发明提供一种存储单元的擦除方法，通过对所述存储单元的P型阱区、漏极以及源极施加具有负电压值的偏置电压，使施加至P型阱区上的负电压耦合至所述存储单元的浮栅，增大浮栅与中间电极之间的电压差，从而增大读取电流，提高所述存储单元的耐久性。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
本发明实施例提供一种存储单元的擦除方法，所述存储单元的结构如图1所示，包括：P型阱区100，所述P型阱区100位于半导体衬底内，所述半导体衬底可以为P型衬底；位于所述P型阱区100上方的中间电极140；对称分布于所述中间电极140两侧的第一存储位和第二存储位。其中，所述第一存储位包括漏极111、第一浮栅121以及第一控制栅极131；第二存储位包括源极112、第二浮栅122以及第二控制栅极132。所述漏极111和所述源极112为N型扩散区，位于所述P型阱区100内部；所述第一控制栅极131、所述第一浮栅121、所述第二控制栅极132以及所述第二浮栅122位于所述P型阱区100上方。需要说明的是，本发明实施例提供的存储单元的擦除方法需要对所述P型阱区100施加负电压，因此，所述P型阱区100位于所述半导体衬底的深N阱隔离区内。本领域技术人员知晓如何在所述半导体衬底内形成所述深N阱隔离区，在此不再赘述。
图5是本发明实施例擦除存储单元时施加的电压示意图，所述存储单元的擦除方法包括：
施加第一偏置电压至所述P型阱区100；
施加第二偏置电压至所述漏极111；
施加第三偏置电压至所述源极112；
施加-6V～-8V电压至所述第一控制栅极131；
施加-6V～-8V电压至所述第二控制栅极132；
施加8V～9V电压至所述中间电极140。
所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等，其具体电压值可根据实际需求进行设定。在本实施例中，所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值均为-1.5V～-3V。
由于所述P型阱区100和所述第一浮栅121构成平面电容结构、所述P型阱区100和所述第二浮栅122构成平面电容结构，电压耦合效率高。施加至所述P型阱区100上的负电压耦合至所述第一浮栅121和所述第二浮栅122，所述第一浮栅121和所述中间电极140之间的压差增大，所述第二浮栅122和所述中间电极140之间的压差增大，因而进行擦除操作后所述存储单元的读取电流增大，存储器的耐久性提高。进一步，通过施加所述第二偏置电压至所述漏极111、施加所述第三偏置电压至所述源极112，防止所述漏极111和所述源极112向所述中间电极140的方向扩散而造成隔离所述P型阱区100和浮栅，保证所述P型阱区100上的负电压能够顺利地耦合至所述第一浮栅111和所述第二浮栅112。
为更好地说明本发明技术方案的效果，发明人对本发明实施例的存储单元的擦除方法进行了验证。对所述存储单元进行多次擦除操作，进行每次擦除操作时，施加至所述第一控制栅极131的电压相同，施加至所述第二控制栅极132的电压相同，施加至所述中间电极140的电压相同，改变施加至所述P型阱区100的电压、施加至所述漏极111的电压和施加至所述源极112的电压。其中，每次擦除操作时施加至所述P型阱区100的电压、施加至所述漏极111的电压和施加至所述源极112的电压相等。以每次擦除操作时施加至所述第一控制栅极131和所述第二控制栅极132的电压均为-8V、施加至所述中间电极140的电压为9V为例，图6是每次擦除操作后的读取电流与擦除操作时施加至所述漏极111的电压(简称漏极电压)与施加至所述P型阱区100的电压(简称P阱电压)之和的关系示意图。
参考图6，横坐标为漏极电压和P阱电压之和，单位：V；纵坐标为读取电流，单位：μA；图例◆表示第一存储位的读取电流及其对应的漏极电压和P阱电压之和，图例■表示第二存储位的读取电流及其对应的漏极电压和P阱电压之和。从图6可以获知，通过施加负电压值的偏置电压至所述P型阱 区100、所述漏极111以及所述源极112，所述存储单元的读取电流增大。
通常，图1所示的存储单元用于形成闪存阵列或者EEPROM存储阵列。基于上述存储单元的擦除方法，本发明实施例还提供一种存储阵列的擦除方法。所述存储阵列包括M条字线、M条第一控制栅线、M条第二控制栅线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，M、N为正整数。所述存储单元包括P型阱区、漏极、源极、第一浮栅、第二浮栅、第一控制栅极、第二控制栅极以及中间电极。所述存储单元的具体结构可参考前述实施例的描述，在此不再赘述。
在所述存储阵列中，第m行存储单元的中间电极均连接第m条字线，第m行存储单元的第一控制栅极均连接第m条第一控制栅线，第m行存储单元的第二控制栅极均连接第m条第二控制栅线，第n列存储单元的漏极均连接第n条位线，第n列存储单元的源极均连接第n条源线，1≤m≤M，1≤n≤N。所述存储阵列的擦除方法包括：
施加第一偏置电压至待擦除存储单元的P型阱区；
施加第二偏置电压至与所述待擦除存储单元连接的位线；
施加第三偏置电压至与所述待擦除存储单元连接的源线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第一控制栅线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第二控制栅线；
施加8V～9V电压至与所述待擦除存储单元连接的字线；
施加0V电压至未与所述待擦除存储单元连接的位线；
施加0V电压至未与所述待擦除存储单元连接的源线；
施加0V电压至未与所述待擦除存储单元连接的第一控制栅线；
施加0V电压至未与所述待擦除存储单元连接的第二控制栅线；
施加0V电压至未与所述待擦除存储单元连接的字线。
所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等，其具体电压值 可根据实际需求进行设定。在本实施例中，所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值均为-1.5V～-3V。
本领域技术人员知晓，闪存是以扇区为单位进行操作，EEPROM是以字节为单位进行操作。以下以M＝4、N＝8且所述存储阵列是EEPROM存储阵列为例，进一步说明本发明实施例的存储阵列的擦除方法。图7是本发明实施例的存储阵列的版图示意图，所述存储阵列包括4条字线、4条第一控制栅线、4条第二控制栅线、8条位线、8条源线以及4行、8列呈阵列排布的存储单元。
所述4条字线包括：字线WL1、字线WL2、字线WL3以及字线WL4；所述4条第一控制栅线包括：第一控制栅线CG11、第一控制栅线CG12、第一控制栅线CG13以及第一控制栅线CG14；所述4条第二控制栅线包括：第二控制栅线CG21、第二控制栅线CG22、第二控制栅线CG23以及第二控制栅线CG24；所述8条位线包括：位线BL1、位线BL2、位线BL3以及位线BL4；所述8条源线包括：源线SL1、源线SL2、源线SL3以及源线SL4。
第1行存储单元的中间电极均连接字线WL1，第1行存储单元的第一控制栅极均连接第一控制栅线CG11，第1行存储单元的第二控制栅极均连接第二控制栅线CG21；第2行存储单元的中间电极均连接字线WL2，第2行存储单元的第一控制栅极均连接第一控制栅线CG12，第2行存储单元的第二控制栅极均连接第二控制栅线CG22；第3行存储单元的中间电极均连接字线WL3，第3行存储单元的第一控制栅极均连接第一控制栅线CG13，第3行存储单元的第二控制栅极均连接第二控制栅线CG23；第4行存储单元的中间电极均连接字线WL4，第4行存储单元的第一控制栅极均连接第一控制栅线CG14，第4行存储单元的第二控制栅极均连接第二控制栅线CG24。
第1列存储单元的漏极均连接位线BL1，第1列存储单元的源极均连接源线SL1；第2列存储单元的漏极均连接位线BL2，第2列存储单元的源极均连接源线SL2；第3列存储单元的漏极均连接位线BL3，第3列存储单元的源极均连接源线SL3；第4列存储单元的漏极均连接位线BL4，第4列存储单元的源极均连接源线SL4；第5列存储单元的漏极均连接位线BL5，第5列存储单元的源极均连接源线SL5；第6列存储单元的漏极均连接位线BL6，第6列存储单元的源极均连接源线SL6；第7列存储单元的漏极均连接位线BL7，第7列存储单元的源 极均连接源线SL7；第8列存储单元的漏极均连接位线BL8，第8列存储单元的源极均连接源线SL8。
图7所示的存储阵列中，每行存储单元构成一个字节。以第1行存储单元为待擦除存储单元为例，图8是本发明实施例对所述存储阵列进行擦除操作的版图示意图，所述存储阵列的擦除方法包括：
施加-8V电压至所述第一控制栅线CG11；
施加-8V电压至所述第二控制栅线CG21；
施加9V电压至所述字线WL1；
施加-2V电压至第1行存储单元的P型阱区；
施加-2V电压至所述位线BL1～位线BL8；
施加-2V电压至所述源线SL1～源线SL8；
施加0V电压至所述字线WL2～字线WL4；
施加0V电压至所述第一控制栅线CG12～第一控制栅线CG14；
施加0V电压至所述第二控制栅线CG22～第二控制栅线CG24。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (6)
1.一种存储阵列的擦除方法，所述存储阵列包括M条字线、M条第一控制栅线、M条第二控制栅线、N条位线、N条源线以及M行、N列呈阵列排布的存储单元，M、N为正整数；所述存储单元包括P型阱区、漏极、源极、第一控制栅极、第二控制栅极以及中间电极，第m行存储单元的中间电极均连接第m条字线，第m行存储单元的第一控制栅极均连接第m条第一控制栅线，第m行存储单元的第二控制栅极均连接第m条第二控制栅线，第n列存储单元的漏极均连接第n条位线，第n列存储单元的源极均连接第n条源线，1≤m≤M，1≤n≤N；所述存储阵列的擦除方法包括：
施加第一偏置电压至待擦除存储单元的P型阱区；
施加第二偏置电压至与所述待擦除存储单元连接的位线；
施加第三偏置电压至与所述待擦除存储单元连接的源线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第一控制栅线；
施加-6V～-8V电压至与所述待擦除存储单元连接的第二控制栅线；
施加8V～9V电压至与所述待擦除存储单元连接的字线；
施加0V电压至未与所述待擦除存储单元连接的位线；
施加0V电压至未与所述待擦除存储单元连接的源线；
施加0V电压至未与所述待擦除存储单元连接的第一控制栅线；
施加0V电压至未与所述待擦除存储单元连接的第二控制栅线；
施加0V电压至未与所述待擦除存储单元连接的字线；
所述第一偏置电压的电压值为负，且所述第一偏置电压的电压值、所述第二偏置电压的电压值以及所述第三偏置电压的电压值相等。
2.如权利要求1所述的存储阵列的擦除方法，其特征在于，所述第一偏置电压的电压值为-1.5V～-3V。
3.如权利要求1所述的存储阵列的擦除方法，其特征在于，所述P型阱区位于半导体衬底的深N阱隔离区内。
4.如权利要求1所述的存储阵列的擦除方法，其特征在于，所述P型阱区位于半导体衬底内，所述半导体衬底为P型衬底。
5.如权利要求1所述的存储阵列的擦除方法，其特征在于，所述存储阵列为EEPROM存储阵列。
6.如权利要求1所述的存储阵列的擦除方法，其特征在于，所述存储阵列为闪存阵列。
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| CN103700399A (zh) * | 2014-01-07 | 2014-04-02 | 上海华虹宏力半导体制造有限公司 | 闪存及对应的编程方法、读取方法和擦除方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8295087B2 (en) * | 2008-06-16 | 2012-10-23 | Aplus Flash Technology, Inc. | Row-decoder and select gate decoder structures suitable for flashed-based EEPROM operating below +/− 10v BVDS |
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2014
- 2014-08-26 CN CN201410425720.2A patent/CN104183274B/zh active Active
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