TW201513118A

TW201513118A - 非揮發性半導體記憶裝置

Info

Publication number: TW201513118A
Application number: TW103101191A
Authority: TW
Inventors: Kazushige Kanda
Original assignee: Toshiba Kk
Priority date: 2013-09-17
Filing date: 2014-01-13
Publication date: 2015-04-01
Also published as: JP2015060602A; US20150078077A1

Abstract

本實施形態提供一種使寫入動作之可靠性及處理速度提高之非揮發性半導體記憶裝置。實施形態之非揮發性半導體記憶裝置之特徵在於包括：記憶體串，其包含複數個第1記憶單元、複數個第2記憶單元、及電性連接於上述複數個第1記憶單元與上述複數個第2記憶單元之間之第1電晶體；以及控制電路，其控制資料之寫入動作；且上述控制電路一面對上述第1電晶體之閘極施加第1電壓，一面對上述複數個第1記憶單元中經選擇之第1記憶單元之閘極與上述複數個第2記憶單元中經選擇之第2記憶單元之閘極總括地施加寫入電壓，從而控制上述寫入動作，且上述經選擇之第1記憶單元與上述經選擇之第2記憶單元為同層。

Description

非揮發性半導體記憶裝置

本實施形態係關於一種非揮發性半導體記憶裝置。

目前，半導體記憶體已自利用於大型電腦發展為利用於個人電腦、家電製品、行動電話等。於半導體記憶體中，快閃記憶體尤其受到關注。快閃記憶體因其為非揮發性之記憶體之方面、或構造適於高積體化之方面等，而被利用於行動電話或數位相機等眾多資訊設備中。

本實施形態提供一種使寫入動作之可靠性及處理速度提高之非揮發性半導體記憶裝置。

實施形態之非揮發性半導體記憶裝置之特徵在於包括：記憶體串，其包含複數個第1記憶單元、複數個第2記憶單元、及電性連接於上述複數個第1記憶單元與上述複數個第2記憶單元之間之第1電晶體；以及控制電路，其控制資料之寫入動作；且上述控制電路一面對上述第1電晶體之閘極施加第1電壓，一面對上述複數個第1記憶單元中經選擇之第1記憶單元之閘極與上述複數個第2記憶單元中經選擇之第2記憶單元之閘極總括地施加寫入電壓，從而控制上述寫入動作，且上述經選擇之第1記憶單元與上述經選擇之第2記憶單元為同層。

1‧‧‧單元陣列

2a‧‧‧列解碼器/字元線驅動器

2b‧‧‧行解碼器

3‧‧‧頁面緩衝器

5a‧‧‧列位址暫存器

5b‧‧‧行位址暫存器

6‧‧‧邏輯控制電路

7‧‧‧順序控制電路

8‧‧‧高電壓產生電路

9‧‧‧I/O緩衝器

11‧‧‧控制器

110‧‧‧半導體基板

120‧‧‧絕緣膜

130‧‧‧背閘極層

131‧‧‧背閘極導電層

132‧‧‧背閘極槽

140‧‧‧記憶電晶體層

141a~141d‧‧‧字元線導電層

142‧‧‧絕緣層

143‧‧‧記憶孔

144‧‧‧記憶體閘極絕緣層

144a‧‧‧區塊絕緣膜

144b‧‧‧電荷儲存層

144c‧‧‧隧道絕緣膜

145‧‧‧半導體層

145A‧‧‧柱狀部

145B‧‧‧連結部

150‧‧‧選擇電晶體層

151‧‧‧汲極側導電層

152‧‧‧源極側導電層

153‧‧‧汲極側孔

154‧‧‧源極側孔

155‧‧‧汲極側閘極絕緣層

156‧‧‧源極側閘極絕緣層

157‧‧‧汲極側柱狀半導體層

158‧‧‧源極側柱狀半導體層

160‧‧‧配線層

161‧‧‧第1配線層

162‧‧‧第2配線層

163‧‧‧插塞層

/CE‧‧‧晶片賦能信號

/RE‧‧‧讀出賦能信號

/WE‧‧‧寫入賦能信號

A、B、C、E‧‧‧位準

A-A'‧‧‧方向

ALE‧‧‧位址閂鎖賦能信號

BG‧‧‧背閘極線

BISa‧‧‧控制信號

BISb‧‧‧控制信號

BL‧‧‧位元線

BLa‧‧‧位元線

BLb‧‧‧位元線

BLCRL‧‧‧位元線源極線

BLI‧‧‧位元線連接部

BLSa‧‧‧控制信號

BLSb‧‧‧控制信號

C1‧‧‧直接接觸部

C2‧‧‧直接接觸部

CELSRC‧‧‧單元源極線

CLE‧‧‧指令賦能信號

CL1‧‧‧柱狀部

CL2‧‧‧柱狀部

DTra‧‧‧虛設電晶體

DTrb‧‧‧虛設電晶體

DWLa‧‧‧虛設字元線

DWLb‧‧‧虛設字元線

HVTr1a‧‧‧高耐壓電晶體

HVTr1b‧‧‧高耐壓電晶體

HVTr2a‧‧‧高耐壓電晶體

HVTr2b‧‧‧高耐壓電晶體

HVTra‧‧‧電晶體

JP‧‧‧連接部

LAT‧‧‧資料閂鎖電路

LVTr‧‧‧低耐壓電晶體

MS‧‧‧記憶體串

MTr0‧‧‧記憶電晶體

MTr0a~MTrn-1a‧‧‧記憶電晶體

MTr0b~MTrn-1b‧‧‧記憶電晶體

MTr1‧‧‧記憶電晶體

MTr2n-2~MTr2n-1‧‧‧記憶電晶體

MTrn~MTrn+2‧‧‧記憶電晶體

MTrn-3~MTrn-1‧‧‧記憶電晶體

SA‧‧‧感測放大器部

SA'‧‧‧感測放大電路

SAa‧‧‧感測放大器部

SAb‧‧‧感測放大器部

SDTr‧‧‧汲極側選擇電晶體

SGS‧‧‧源極側選擇閘極線

SGD‧‧‧汲極側選擇閘極線

SL‧‧‧源極線

SSTr‧‧‧源極側選擇電晶體

t0‧‧‧時刻

t1‧‧‧時刻

t2‧‧‧時刻

Vdd‧‧‧內部降壓電源

Voff‧‧‧斷開電壓

Von‧‧‧接通電壓

Vpass‧‧‧中間電壓

Vprg‧‧‧程式電壓

Vra‧‧‧電壓

Vrb‧‧‧電壓

Vrc‧‧‧電壓

Vread‧‧‧讀出電壓

Vrf‧‧‧參照電壓

Vsg‧‧‧電壓

Vss‧‧‧接地電壓

Vth‧‧‧閾值電壓

WL‧‧‧字元線

WL0‧‧‧字元線

WL0a~WLn-1a‧‧‧字元線

WL0b~WLn-1b‧‧‧字元線

WL1‧‧‧字元線

WL2n-2~WL2n-1‧‧‧字元線

WLn~WLn+2‧‧‧字元線

WLn-3~WLn-1‧‧‧字元線

X‧‧‧方向

Y‧‧‧方向

Z‧‧‧方向

圖1係第1實施形態之非揮發性半導體記憶裝置之整體構成圖。

圖2係表示該實施形態之非揮發性半導體記憶裝置之單元陣列之構造的立體圖。

圖3係該實施形態之非揮發性半導體記憶裝置中之單元陣列之記憶體串的電路圖。

圖4係表示該實施形態之非揮發性半導體記憶裝置之感測放大器部之構成之一例的圖。

圖5係表示該實施形態之非揮發性半導體記憶裝置之感測放大器部之構成之一例的圖。

圖6係該實施形態之非揮發性半導體記憶裝置之單元陣列之剖面圖。

圖7係該實施形態之非揮發性半導體記憶裝置之單元陣列之剖面圖。

圖8係說明該實施形態之非揮發性半導體記憶裝置之記憶電晶體之閾值分佈與資料之關係的圖。

圖9係該實施形態之非揮發性半導體記憶裝置中之寫入動作時之時序圖。

圖10係該實施形態之非揮發性半導體記憶裝置中之讀出動作時之時序圖。

圖11係該實施形態之非揮發性半導體記憶裝置中之讀出動作時之時序圖。

圖12係第2實施形態之非揮發性半導體記憶裝置中之單元陣列之記憶體串的電路圖。

圖13係該實施形態之非揮發性半導體記憶裝置中之寫入動作時之時序圖。

圖14係表示第3實施形態之非揮發性半導體記憶裝置之單元陣列之構造的立體圖。

圖15係該實施形態之非揮發性半導體記憶裝置之單元陣列之俯視圖。

圖16係該實施形態之非揮發性半導體記憶裝置之單元陣列之俯視圖。

圖17係表示該實施形態之非揮發性半導體記憶裝置之單元陣列之構造的立體圖。

圖18係相對於第1實施形態之比較例之非揮發性半導體記憶裝置中之單元陣列之記憶體串的電路圖。

圖19係該比較例之非揮發性半導體記憶裝置中之寫入動作時之時序圖。

以下，一面參照圖式一面對實施形態之半導體記憶裝置進行說明。

[第1實施形態]

<整體構成>

首先，對第1實施形態之非揮發性半導體記憶裝置之整體構成進行說明。

圖1係本實施形態之非揮發性半導體記憶裝置之整體構成圖。

作為本實施形態之非揮發性半導體記憶裝置之NAND(Not AND，與非)快閃記憶體包括單元陣列1及包含控制電路之周邊電路。控制電路包含列解碼器/字元線驅動器2a及行解碼器2b、頁面緩衝器3、列位址暫存器5a及行位址暫存器5b、邏輯控制電路6、順序控制電路7、高電壓產生電路8、I/O(Input/Output，輸入/輸出)緩衝器9及控制器11。

單元陣列1具有所謂BiCS(Bit-Cost-Scalable，位元成本可擴展)構造(參照專利：日本專利特開2007-320215)。與平面構造之NAND快閃記憶體之單元陣列相同，包含複數個記憶體串。各記憶體串包含串聯連接之複數個單元。各單元由具有電荷儲存層之電晶體(以下稱為「單元電晶體」)構成。關於單元陣列1，將於下文中進行詳細敍述。

列解碼器/字元線驅動器2a驅動單元陣列1之字元線及選擇閘極線。頁面緩衝器3包括1頁面大小之感測放大器部及資料保持電路，且以8K位元組或16K位元組之頁面單位控制單元陣列1之資料之讀寫。頁面緩衝器3之1頁面大小之讀出資料係藉由行解碼器2b例如以8位元或16位元為單位依次選擇行，並經由I/O緩衝器9輸出至外部I/O端子。自I/O緩衝器9供給之寫入資料之每1頁面由行解碼器2b選擇並載入至頁面緩衝器3。列位址信號及行位址信號係經由I/O緩衝器9而輸入，並分別傳送至列解碼器/字元線驅動器2a及行解碼器2b。列位址暫存器5a於刪除動作時保持刪除區塊位址，且於寫入動作或讀出動作時保持頁面位址。於行位址暫存器5b中輸入寫入動作開始前之寫入資料之載入所需之前置行位址或讀出動作所需之前置行位址。若寫入賦能信號/WE或讀出賦能信號/RE於特定條件下被觸發，則行位址暫存器5b對所輸入之行位址進行遞增計數。邏輯控制電路6基於晶片賦能信號/CE、指令閂鎖賦能信號CLE、位址閂鎖賦能信號ALE、寫入賦能信號/WE、讀出賦能信號/RE等控制信號，控制指令或位址之輸入、資料之輸入輸出。順序控制電路7自邏輯控制電路6接收指令而控制刪除動作、讀出動作或寫入動作。即，順序控制電路7藉由控制列位址暫存器5a、行位址暫存器5b、列解碼器/字元線驅動器2a等而控制刪除動作、讀出動作或寫入動作。高電壓產生電路8由順序控制電路7控制，產生各種動作所需之特定之電壓。控制器11於適於當前之讀出狀態等之條件下控制寫入動作等。再者，亦可視需要於頁面緩衝器3中包括用以保持下述打開不良資訊之資料閂鎖器DL(Data Latch)。

<單元陣列>

其次，對單元陣列1之具體例進行說明。

圖2係表示本實施形態之非揮發性半導體記憶裝置之單元陣列之構造的立體圖。於圖2中表示有X方向、Y方向及Z方向作為相互交叉之3個方向。

該單元陣列1包含：複數根字元線WL，其等於半導體基板上在Y方向及Z方向上排列成二維排列狀，且沿X方向延伸；複數根選擇閘極線，其等於Y方向上排列，且沿X方向延伸；複數根位元線BLa，其等於Y方向上排列，且沿X方向延伸；及複數根位元線BLb，其等於X方向上排列，且沿Y方向延伸。再者，複數根選擇閘極線係將源極側選擇閘極線SGS與汲極側選擇閘極線SGD以兩根為單位交替地排列於Y方向上。又，於圖2中僅表示有1根位元線BLa。又，具有於X方向及Y方向上呈二維排列狀排列之複數個支柱。於圖2中，各支柱包含：柱狀部CL1，其上端經由受源極側選擇閘極線SGS控制之源極側選擇電晶體SSTr而電性連接於位元線BLa，供複數根字元線WL貫通且沿Z方向延伸；連接部JP，其右端連接於柱狀部CL1之下端，且於半導體基板上之層間絕緣膜內沿Y方向延伸；以及柱狀部CL2，其下端連接於連接部JP之左端，上端經由受汲極側選擇閘極線SGD控制之汲極側選擇電晶體SDTr而電性連接於位元線BLb，供複數根字元線WL貫通且沿Z方向延伸。此處，使字元線WL共用化之記憶體串MS之群集成為記憶體區塊MB。再者，亦存在省略a或b而將位元線BLa及BLb統一表述為「位元線BL」之情形。同樣地，希望注意如下方面：於對字元線WL等其他構成要素亦進行統一表述之情形時，省略下標而進行表述。圖3係本實施形態之非揮發性半導體記憶裝置中之單元陣列之記憶體串的電路圖。

於圖3中表示有自位元線BLa至位元線BLb串聯連接的以源極側選擇閘極線SGS作為閘極之源極側選擇電晶體SSTr、記憶體串MS、及以汲極側選擇閘極線SGD作為閘極之汲極側選擇電晶體SDTr。記憶體串MS包含串聯連接之n個(n為正整數)記憶電晶體MTrn-1a~MTr0a、以背閘極線BG作為閘極之背閘極電晶體BGTr(開關部)、及串聯連接之n個記憶電晶體MTr0b~MTrn-1b。各記憶電晶體MTr係具有可電性覆寫閾值電壓Vth之電荷儲存層之電晶體，且於閘極連接有字元線WL。再者，記憶電晶體MTr0a~MTrn-1a屬於柱狀部CL1，背閘極電晶體BGTr屬於連接部JP，記憶電晶體MTr0b~MTrn-1b屬於柱狀部CL2。

又，位元線BLa電性連接於感測放大器部SAa(第1感測放大器部)。該感測放大器部SAa具有針對位元線BLa之預充電電路。位元線BLb電性連接於感測放大器部SAb(第2感測放大器部)。該感測放大器部SAb具有針對位元線BLb之預充電電路及位元線BLb之電流感測電路。該等感測放大器部SAa及SAb例如包含於控制電路之頁面緩衝器3。

圖4及5係表示本實施形態之非揮發性半導體記憶裝置之感測放大器部之構成之一例的圖。

圖4係對1根位元線BL設置有1個感測放大器部SA之例。位元線BL及感測放大器部SA之間係經由電晶體HVTra而電性連接。各感測放大器部SA包含1個感測放大電路SA'及複數個資料閂鎖電路LAT。資料閂鎖電路LAT必須為各記憶電晶體MTr所能記憶之資料之位元數之數量。例如，於各記憶電晶體MTr記憶2位元之資料之情形時，資料閂鎖電路LAT如圖4所示般為2個。各感測放大器部SA具有如下功能：於寫入動作時，作為將位元線BL進行預充電之預充電電路；以及於讀出動作時，作為將流至位元線BL之電流進行檢測之電流感測電路。

圖5係對2根位元線BLa及BLb經由位元線連接部BLI而設置有1個感測放大器部SA之例。位元線BL及位元線源極線BLCRL(單元源極線 CELSRC)之間係經由受控制信號BIAS控制之高耐壓電晶體HVTr1而電性連接。位元線BL及位元線連接部BLI之間係經由受控制信號BLS控制之高耐壓電晶體HVTr2而電性連接。又，位元線連接部BLI及感測放大器部SA係經由低耐壓電晶體LVTr而電性連接。感測放大器部SA係將圖3所示之感測放大器部SAa及SAb合併之部分。感測放大器部SA包含1個感測放大電路SA'及複數個資料閂鎖電路LAT。資料閂鎖電路LAT僅需為各記憶電晶體MTr所能記憶之資料之位元數乘以共用感測放大器部SA之位元線BL之數量所得之數量。例如，於各記憶電晶體MTr記憶2位元之資料，且2根位元線BL共用1個感測放大器部SA之情形時，資料閂鎖電路LAT如圖5所示般為4個。

圖5所示之感測放大器部SA具有如下功能：於寫入動作時，作為將位元線BLa進行預充電之預充電電路；以及於讀出動作時，作為對流至位元線BLa及BLb之電流進行檢測之電流感測電路。

於圖5所示之感測放大器部SA之情形時，與圖4所示之感測放大器部SA相比，增加了高耐壓電晶體HVTr1及HVTr2。然而，於圖5所示之感測放大器部SA之情形時，由於可由2根位元線BL共用，故而可省略相當於1個由數十個低耐壓電晶體LVTr等構成之感測放大電路SA'。因此，與圖4所示之感測放大器SA之構成相比，可減小佔用面積。

但是，於圖5所示之感測放大器部SA之情形時，由於對2根位元線BLa供給寫入資料，故而於寫入動作時，必需要有根據控制信號BLS而分時供給寫入資料之順序。

圖6及7係本實施形態之非揮發性半導體記憶裝置中之單元陣列之剖面圖。圖6係於A-A'方向觀察圖2之單元陣列1之剖面圖。又，圖7係將圖6之以虛線表示之區域放大後之剖面圖。

如圖6所示，單元陣列1包含依次積層於半導體基板110上之絕緣層120、作為背閘極電晶體BGTr發揮功能之背閘極層130、作為記憶電晶體MTr發揮功能之記憶電晶體層140、作為源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr發揮功能之選擇電晶體層150、及作為位元線BL發揮功能之配線層160。

背閘極層130包含介隔絕緣層120而形成於半導體基板110上之背閘極導電層131。背閘極導電層131作為背閘極線BG及背閘極電晶體BGTr之閘極發揮功能。又，背閘極層130具有以刻入背閘極導電層131之方式形成之背閘極槽132。

記憶電晶體層140包含介隔絕緣層142且於Z方向上形成有複數個之字元線導電層141。字元線導電層141作為字元線WL及記憶電晶體MTr之閘極發揮功能。又，記憶電晶體層140具有以貫通複數個字元線導電層141及複數個絕緣層142之方式形成之記憶孔143。

又，背閘極電晶體層130及記憶電晶體層140包含記憶體閘極絕緣層144及半導體層145。如圖7所示，記憶體閘極絕緣層144自記憶孔143之外側起至內側由區塊絕緣膜144a、記憶電晶體MTr之電荷儲存層144b及隧道絕緣膜144c構成。半導體層145係自X方向觀察時形成為U字狀，且包含連結部145B，該連結部145B以使自X方向觀察時相對於半導體基板110沿垂直方向延伸的一對柱狀部145A之下端連結之方式形成。半導體層145作為記憶電晶體MTr及背閘極電晶體BTr之本體發揮功能。

選擇電晶體層150包含形成於同層之汲極側導電層151及源極側導電層152。汲極側導電層151作為汲極側選擇閘極線SGD及汲極側選擇電晶體SDTr之閘極發揮功能。源極側導電層152作為源極側選擇閘極線SGS及源極側選擇電晶體SSTr之閘極發揮功能。又，選擇電晶體層150包含汲極側孔153、源極側孔154、汲極側閘極絕緣層155、源極側閘極絕緣層156、汲極側柱狀半導體層157及源極側柱狀半導體層 158。汲極側柱狀半導體層157作為汲極側選擇電晶體SDTr之本體發揮功能。源極側柱狀半導體層158作為源極側選擇電晶體SSTr之本體發揮功能。

配線層160包含第1配線層161、第2配線層162及插塞層163。第1配線層161作為位元線BLa發揮功能。第2配線層162作為位元線BLb發揮功能。

<寫入動作及讀出動作>

以下，說明對記憶電晶體MTr進行之寫入動作及讀出動作，但作為其前提，預先對記憶電晶體MTr之閾值電壓Vth與資料之關係進行簡單說明。

圖8係說明本實施形態之非揮發性半導體記憶裝置之記憶電晶體之閾值電壓與資料之關係的圖。圖8係對記憶4值之資料之記憶電晶體MTr之情形進行表示。

對記憶電晶體MTr之閾值電壓Vth，自電壓較低側起依次設定有4個電壓範圍即位準E、位準A、位準B及位準C。相鄰之位準彼此係根據特定之容限而加以區別。而且，例如，相對於位準E、位準A、位準B及位準C對應有4個資料值‘11’、‘01’、‘00’及‘10’。非揮發性半導體記憶裝置藉由使記憶電晶體MTr之閾值電壓Vth轉變為所需之位準而記憶4個不同之資料。

繼而，對本實施形態之寫入動作進行說明。

圖9係本實施形態之非揮發性半導體記憶裝置中之寫入動作時之時序圖。圖9表示將記憶電晶體MTr2a(第1記憶電晶體)及MTr2b(第2記憶電晶體)設為作為寫入對象之選擇記憶電晶體之情形。於本實施形態之非揮發性半導體記憶裝置中，選擇同層之記憶電晶體MTr2a及MTr2b，並對該等記憶電晶體MTr2a及MTr2b總括地寫入資料。

寫入動作係藉由控制電路以刪除狀態(例如，於2值之情形時，為記憶資料‘1’之狀態，於4值之情形時，為記憶資料‘11’之狀態)之選擇記憶體串MTr為對象而執行。

於寫入動作中，當自控制器11經由I/O輸入資料寫入之命令時，首先，於時刻t0，藉由列解碼器/字元線驅動器2a對源極側選擇閘極線SGS、汲極側選擇閘極線SGD施加選擇閘極接通之電壓VSG，從而使源極側選擇電晶體SSTr、汲極側選擇電晶體SDTr變為接通狀態，並藉由對背閘極線BG施加斷開電壓Voff而將背閘極電晶體BGTr設為斷開狀態。藉此，柱狀部CL1與柱狀部CL2變為相互非電性連接之狀態，且柱狀部CL1、CL2分別電性連接於位元線BLa、BLb。

再者，雖然於本實施形態中使用背閘極電晶體BGTr作為使柱狀部CL1與柱狀部CL2電性連接/非連接之開關部，但開關部只要為可使2個選擇記憶電晶體MTr間電性連接/非連接者即可。例如，亦可使用選擇記憶電晶體MTr2a及MTr2b間之記憶電晶體MTr0a、MTr1a、MTr0b及MTr1b，或亦可使用於選擇記憶電晶體MTr2a及MTr2b間新設置之虛設電晶體。但是，若如本實施形態般將背閘極電晶體BGTr用作開關部，則無需設置新元件，故而較為便利。

於時刻t1，藉由感測放大器部SAa繼而對與柱狀部CL1電性連接之位元線BLa施加對應於寫入至柱狀部CL1之選擇記憶電晶體MTr2a之資料的電壓。同樣地，藉由感測放大器部SAb繼而對與柱狀部CL2電性連接之位元線BLb施加對應於寫入至柱狀部CL2之選擇記憶電晶體MTr2b之資料的電壓。此時，關於施加至位元線BL之電壓，例如於寫入資料為‘1’之情形時，為內部降壓電壓Vdd，於寫入資料為‘0’之情形時，為接地電壓Vss。

其後，於時刻t2，藉由列解碼器/字元線驅動器2a對作為選擇記憶電晶體MTr2a及MTr2b之閘極之選擇字元線WL2a及WL2b施加程式電壓Vprg。另一方面，藉由列解碼器/字元線驅動器2a，針對作為非選擇記憶電晶體MTr之閘極之非選擇字元線WL，對該等非選擇記憶電晶體MTr施加中間電壓Vpass。對於藉由施加中間電壓Vpass而寫入資料為‘0’之記憶體串MS，維持持續施加0V，而對於寫入資料為‘1’之記憶體串MS，記憶體串MS內之通道藉由與字元線WL之電容耦合而啟動，從而使通道電壓上升。於通道電壓上升時，選擇電晶體SDTr及SSTr切斷，且上升至接近於中間電壓Vpass(約10V)而實現非寫入。

其結果，於位元線BLa之電壓為接地電壓Vss之情形時，將電子注入至選擇記憶電晶體MTr2a之電荷儲存層而使閾值電壓Vth上升，從而寫入資料‘0’。另一方面，於位元線BLa之電壓為內部降壓電壓Vdd之情形時，不將電子注入至選擇記憶電晶體MTr2a之電荷儲存層而維持閾值電壓Vth，從而資料保持為‘1’。關於柱狀部CL2之選擇記憶電晶體MTr2b，由於與上述柱狀部CL1之選擇記憶電晶體MTr2a之情形相同，故而省略說明。

藉由以上所述，完成對於記憶電晶體MTr之寫入動作。

此處，以下述比較例作為前提說明本實施形態之效果。

如圖18所示，比較例之記憶體串MS與本實施形態之記憶體串MS不同，源極側選擇電晶體SSTr之一端連接於源極線SL。該源極線SL並未連接於感測放大器部SAa。又，對於字元線WL及記憶電晶體MTr之位址之分配亦不同。具體而言，相對於本實施形態中之記憶電晶體MTrn-1a~MTr0a及MTr0b~MTrn-1b，於比較例中分配0~n-1及n~2n-1之位址。又，相對於本實施形態中之字元線WLn-1a~WL0a及WL0b~WLn-1b，於比較例中分配0~n-1及n~2n-1之位址。

而且，比較例之寫入動作如下。

圖19係比較例之非揮發性半導體記憶裝置中之寫入動作時之時序圖。圖19表示將記憶電晶體MTrn-3(相當於本實施形態之記憶電晶體MTr2a)作為選擇記憶電晶體之情形。

當自控制器經由I/O輸入資料寫入之命令時，首先，於時刻t0，藉由列解碼器/字元線驅動器將源極側選擇電晶體SSTr設為斷開狀態，且對汲極側選擇電晶體SDTr施加使選擇電晶體SDTr接通之電壓Vsg。

繼而，於時刻t1，藉由感測放大器部SA(相當於本實施形態之感測放大器部SAb)對位元線BL(相當於本實施形態之位元線BLb)根據資料而施加內部降壓電壓Vdd或接地電壓Vss。此時，背閘極電晶體BGTr為接通狀態。

其後，於時刻t2，藉由列解碼器/字元線驅動器僅對1根選擇字元線WLn-3(相當於本實施形態之字元線WL2a)施加程式電壓Vprg，對其他非選擇字元線WL施加中間電壓Vpass。對於藉由施加該中間電壓Vpass而寫入資料為‘0’之記憶體串，維持持續施加0V，而對於寫入資料為‘1’之記憶體串，記憶體串內之通道藉由與WL之電容耦合而啟動，從而通道電壓上升。於通道電壓上升時，選擇電晶體SDTr及SSTr切斷，且上升至接近於中間電壓Vpass(約10V)而實現非寫入。

其結果，根據位元線BL之電壓將電子注入至選擇記憶電晶體MTrn-3之電荷儲存層，從而選擇記憶電晶體MTrn-3之閾值電壓Vth轉變。藉此，完成對於選擇記憶電晶體MTrn-3之寫入動作。

於比較例之寫入動作之情形時，藉由列解碼器/字元線驅動器對選擇字元線WLn-3施加程式電壓Vprg，另一方面，對與選擇字元線WLn-3在Y方向上鄰接之非選擇字元線WLn+2施加中間電壓Vpass。因此，於字元線WLn-3及WLn+2之間產生較大之電壓差。其結果，記憶體串MS之寄生電容增大，從而寫入動作之處理量下降相應程度。

就此方面而言，於本實施形態之情形時，由於將位於Z方向之相同位置且於Y方向上鄰接之2根字元線WL2a及WL2b同時作為選擇字元線而施加程式電壓Vprg，因此不會於該等字元線WL2a及WL2b之間產生電壓差。因此，與比較例相比，可減少記憶體串MS之寄生電容。又，由於同時對2個記憶電晶體MTr進行寫入動作，故而與比較例相比，可提高寫入動作之處理量。

繼而，對本實施形態之讀出動作進行說明。

圖10及11係本實施形態之非揮發性半導體記憶裝置中之讀出動作時之時序圖。圖10係將柱狀部CL1之記憶電晶體MTr2a作為選擇記憶電晶體之情形，圖11係將柱狀部CL2之記憶電晶體MTr2b作為選擇記憶電晶體之情形。

讀出動作係藉由控制電路而進行。

於對柱狀部CL1之記憶電晶體MTr2a進行之讀出動作中，當自控制器11經由I/O輸入資料讀出之命令時，首先，於時刻t0，藉由列解碼器/字元線驅動器2a對源極側選擇閘極線SGS及汲極側選擇閘極線SGD施加斷開電壓，從而將源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr設為斷開狀態。

繼而，於時刻t1，藉由列解碼器/字元線驅動器2a將源極側選擇電晶體SSTr及汲極側選擇電晶體SDTr維持為斷開狀態，在該狀態下對背閘極線BG施加接通電壓Von，從而將背閘極電晶體BGTr設為接通狀態。而且，藉由感測放大器部SAb將位元線BLb充電至‘H’位準，而預先將感測位準初始化。又，藉由感測放大器部SAa對位元線BLa施加0V。

又，藉由列解碼器/字元線驅動器2a對選擇字元線WL2a施加參照電壓Vrf，且對非選擇記憶電晶體WL施加讀出電壓Vread。此處，參照電壓Vrf例如為圖8所示之位準E及位準A間之電壓Vra、位準A及位準B間之電壓Vrb、以及位準B及位準C間之電壓Vrc中之任一者。又，讀出電壓Vread係高於最高位準C之電壓。因此，非選擇記憶電晶體MTr無論自身所記憶之資料如何均為接通狀態。

最後，於時刻t2，藉由列解碼器/字元線驅動器2a對源極側選擇閘極線SGS及汲極側選擇閘極線SGD施加接通電壓Von，從而將源極側選擇電晶體SDTr及汲極側選擇電晶體SSTr設為接通狀態。其結果，若選擇記憶電晶體MTr2a之閾值電壓Vth小於選擇字元線WL2a之參照電壓Vrf，則記憶體串MS導通，從而電流自位元線BLb流向位元線BLa，位元線BL之感測位準下降至‘L’位準。另一方面，若選擇記憶電晶體MTr2a之閾值電壓Vth大於選擇字元線WL2a之參照電壓Vrf，則電流不自位元線BL流動，位元線BL之感測位準維持為‘H’位準。而且，可藉由利用感測放大器部SAb檢測流至該位元線BL之電流而辨別選擇記憶電晶體MTr2a之資料。

關於對柱狀部CL2之記憶電晶體MTr2進行之讀出動作，除對選擇字元線WL2b施加參照電壓Vrf、對非選擇字元線WL2a施加讀出電壓Vread以外，其他方面與對上述柱狀部CL1之記憶電晶體MTr2a進行之讀出動作相同，因此省略說明。

於本實施形態之讀出動作之情形時，與寫入動作不同，其係於將背閘極電晶體BGTr設為接通狀態而電性連接柱狀部CL1及CL2之後執行。藉此，可使用用以執行上述寫入動作之電路構成，與先前同樣地實現於每個記憶體串MS對於1個記憶電晶體MTr之讀出動作。又，不論於選擇記憶電晶體屬於柱狀部CL1及CL2中之哪一者之情形時，均對流至位元線BLb之電流進行檢測，因此位元線BLa側之感測放大器部SAa無需具有電流感測電路。因此，可簡化感測放大器部SAa之構成，從而可抑制形成於半導體基板上之感測放大器部SAa之佔用面積之增大。

於具有U字形記憶體串之BiCS構造之記憶體串之情形時，於1根字元線存在不僅於左右方向上鄰接而且亦於上下方向上鄰接的字元線。又，亦存在具有相隔之位址之字元線彼此鄰接之情況。因此，因寫入動作時之偏壓狀態而導致鄰接字元線間之電容變大，從而成為寫入動作之可靠性或處理量惡化之原因。

就此方面而言，於本實施形態之情形時，由於將於Y方向上鄰接之字元線同時作為選擇字元線而執行寫入動作，故而可降低於鄰接字元線間產生之寄生電容。又，於本實施形態之情形時，於每個記憶體串對2個記憶電晶體同時進行寫入動作。就該等方面而言，根據本實施形態，可提高寫入動作之可靠性及處理量。又，與比較例相比，雖然必須準備較多之感測放大器部，但如上所述般於讀出動作時僅需檢測一位元線之電流，因此可簡化另一位元線側之感測放大器部之構成，從而可抑制感測放大器部之佔用面積之增加。

[第2實施形態]

第2實施形態係第1實施形態之應用例，且係記憶體串MS之開關部之變化例。此處，主要對不同於第1實施形態之方面進行說明。

圖12係本實施形態之非揮發性半導體記憶裝置中之單元陣列之記憶體串的電路圖。

本實施形態之記憶體串MS與第1實施形態之不同點在於：於背閘極電晶體BGTr之附近、即記憶電晶體MTra及MTrb與背閘極電晶體BGTr之間介插有將虛設字元線DWLa及DWLb設為閘極之虛設電晶體DTra及DTrb。虛設字元線DWL具有與字元線WL相同之構造。又，由於虛設電晶體DTr具有與記憶電晶體MTr相同之構造，故而雖然可記憶資料，但並不作為記憶元件加以使用。於本實施形態中，開關部除了包括背閘極電晶體BGTr以外，還包括虛設電晶體DTr。

圖13係本實施形態之非揮發性半導體記憶裝置之寫入動作時之時序圖。

於本實施形態之寫入動作中，與第1實施形態不同，不僅使用背閘極電晶體BGTr，而且亦使用虛設電晶體DTra及DTrb而將柱狀部CL1與柱狀部CL2設為非電性連接之狀態。具體而言，於寫入動作時，藉由列解碼器/字元線驅動器2a對虛設字元線DWLa及DWLb施加中間電壓Vpass與接地電壓Vss之間較低的電壓(例如圖13所示之斷開電壓Voff)，而將虛設電晶體DTra及DTrb設為切斷狀態。

藉由如此，根據本實施形態，可獲得與第1實施形態相同之效果，且與第1實施形態相比，可更確實地將柱狀部CL1及CL2設為非電性連接之狀態。

[第3實施形態]

第3實施形態係第1實施形態之應用例，且係單元陣列1之構造之變化例。此處，主要對不同於第1實施形態之方面進行說明。

圖14係表示本實施形態之非揮發性半導體記憶裝置之單元陣列之構造的立體圖。又，圖15係自Z方向觀察該單元陣列的俯視圖。

與第1實施形態相同，圖14所示之單元陣列1之記憶體串MS之支柱係形成為U字狀，該U字狀係由經由源極側選擇電晶體SSTr而連接於位元線BLa之柱狀部CL1、經由汲極側選擇電晶體SDTr而連接於位元線BLb之柱狀部CL2、以及將柱狀部CL1及CL2於其等之下端連接之連接部JP構成。但是，於第1實施形態之情形時，支柱之柱狀部CL1與柱狀部CL2處於如下關係，即，於X方向上位於相同位置，且於Y方向上鄰接，但於第2實施形態之情形時，支柱之柱狀部CL1與柱狀部CL2變為X方向上之位置錯開之關係。又，於本實施形態之情形時，柱狀部CL1係如圖14所示般自Z方向觀察時配置於複數根位元線BLb間。其結果，於本實施形態之情形時，與第1實施形態不同，可將位元線BLa形成於與位元線BLb相同之配線層。

圖16係自Z方向觀察本實施形態之非揮發性半導體記憶裝置之其他單元陣列的俯視圖。又，圖17係表示該單元陣列之構造之立體圖。

圖16所示之單元陣列1之記憶體串MS之支柱與圖14之情形不同，其係使用配置於X方向上之相同位置且於Y方向上鄰接之2個柱狀部CL1及CL2而構成。其中，如圖17所示，記憶體串MS包含連接柱狀部CL1與位元線BLa之直接接觸部C1、及連接柱狀部CL2與位元線BLb之直接接觸部C2。而且，該等直接接觸部C1及C2係配置於在X方向上互不相同之位置。因此，即便並非如圖14所示般傾斜地形成連接部JP，亦可將位元線BLa及BLb形成於同層。

根據以上所述，根據本實施形態，可獲得與第1實施形態相同之效果，且與第1實施形態相比，可謀求藉由削減配線層而降低製造成本。

[其他]

以上，對本發明之若干個實施形態進行了說明，但該等實施形態係作為示例而提出者，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態實施，且可於不脫離發明之主旨之範圍內進行各種省略、替換、變更。該等實施形態或其變形包含於發明之範圍或主旨中，並且包含於申請專利範圍所記載之發明及其均等之範圍內。