KR20190101798A - 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자 - Google Patents

수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자 Download PDF

Info

Publication number
KR20190101798A
KR20190101798A KR1020180022198A KR20180022198A KR20190101798A KR 20190101798 A KR20190101798 A KR 20190101798A KR 1020180022198 A KR1020180022198 A KR 1020180022198A KR 20180022198 A KR20180022198 A KR 20180022198A KR 20190101798 A KR20190101798 A KR 20190101798A
Authority
KR
South Korea
Prior art keywords
active
gate
actives
unit cells
line
Prior art date
Application number
KR1020180022198A
Other languages
English (en)
Other versions
KR102422839B1 (ko
Inventor
최광일
Original Assignee
에스케이하이닉스 시스템아이씨 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 시스템아이씨 주식회사 filed Critical 에스케이하이닉스 시스템아이씨 주식회사
Priority to KR1020180022198A priority Critical patent/KR102422839B1/ko
Priority to TW107142434A priority patent/TWI736811B/zh
Priority to US16/212,329 priority patent/US10608001B2/en
Priority to CN201811564732.8A priority patent/CN110190057B/zh
Publication of KR20190101798A publication Critical patent/KR20190101798A/ko
Application granted granted Critical
Publication of KR102422839B1 publication Critical patent/KR102422839B1/ko

Links

Images

Classifications

    • H01L27/11524—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • H01L27/11529—
    • H01L27/11548—
    • H01L27/1157—
    • H01L27/11573—
    • H01L27/11575—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

불휘발성 메모리소자는, 복수개의 단위셀들을 포함한다. 복수개의 단위셀들 각각은, 기판의 내에서 제1 방향을 따라 길게 연장되도록 배치되는 제1 액티브와, 제1 액티브와 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 단일층의 플로팅게이트와, 플로팅게이트의 제1 측면과 인접한 제1 액티브와 교차하도록 플로팅게이트와 나란하게 배치되는 제1 선택게이트와, 플로팅게이트의 제2 측면과 인접한 제1 액티브와 교차하도록 플로팅게이트와 나란하게 배치되는 제2 선택게이트와, 플로팅게이트의 제1 측면 및 제1 선택게이트의 제1 측면 사이에 배치되는 제1 유전체층과, 그리고 플로팅게이트의 제2 측면 및 제2 선택게이트의 제1 측면 사이에 배치되는 제2 유전체층을 포함한다.

Description

수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자{Non-volatile memory device having a lateral coupling structure and single-layer gate}
본 개시의 여러 실시예들은, 일반적으로 불휘발성 메모리 소자에 관한 것으로서, 보다 상세하게는 프로그램 디스터브(program disturb)가 효과적으로 억제되도록 하는 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자에 관한 것이다.
전원공급이 중단되어도 메모리셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리소자의 메모리셀 및 셀어레이에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 메모리셀 구조로서 종래에는 게이트절연층, 플로팅게이트(floating gate), 게이트간절연층(inter-gate dielectric layer), 및 컨트롤게이트(control gate)가 수직방향으로 배치되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 그러나 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능들을 수행할 수 있는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있다. 이에 따라 시스템온칩(SOC)에 내장되는데 적합한 내장형 불휘발성 메모리소자(embedded non-volatile memory devie)의 제조기술이 개발되고 있다.
시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자는 로직소자들과 동일한 공정단계로 제조된다. 적층 게이트 구조의 불휘발성 메모리소자를 단일층 게이트 구조의 로직소자와 함께 동일한 기판에 내장되도록 할때, 그 제조 공정은 매우 복잡해지게 된다. 따라서 최근에는 적층 게이트 구조 대신에 로직소자와 같은 단일층의 게이트 구조를 불휘발성 메모리소자에 채용하고자 하는 시도가 활발하게 이루어지고 있다. 단일층의 게이트를 갖는 불휘발성 메모리소자를 채용할 경우, 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 플로팅게이트에 유도되는 커플링전압의 커플링 비를 증대시키면서, 프로그램 동작시 비트라인에 인가되는 전압에 의해 인접한 단위셀의 플로팅게이트가 영향받는 프로그램 디스터브가 억제되도록 할 수 있는 불휘발성 메모리소자를 제공하는 것이다.
본 개시의 일 예에 따른 불휘발성 메모리소자는, 복수개의 단위셀들을 포함한다. 복수개의 단위셀들 각각은, 기판의 내에서 제1 방향을 따라 길게 연장되도록 배치되는 제1 액티브와, 제1 액티브와 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 단일층의 플로팅게이트와, 플로팅게이트의 제1 측면과 인접한 제1 액티브와 교차하도록 플로팅게이트와 나란하게 배치되는 제1 선택게이트와, 플로팅게이트의 제2 측면과 인접한 제1 액티브와 교차하도록 플로팅게이트와 나란하게 배치되는 제2 선택게이트와, 플로팅게이트의 제1 측면 및 제1 선택게이트의 제1 측면 사이에 배치되는 제1 유전체층과, 그리고 플로팅게이트의 제2 측면 및 제2 선택게이트의 제1 측면 사이에 배치되는 제2 유전체층을 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리소자는, 복수의 행들 및 열들의 교차점들 각각에 배치되는 복수개의 단위셀들을 포함한다. 복수개의 단위셀들 각각은, 소스라인에 결합되는 소스단자, 제1 접합단자에 결합되는 드레인단자, 및 워드라인에 결합되는 제1 선택게이트단자를 갖는 제1 선택트랜지스터와, 제2 접합단자에 결합되는 소스단자, 비트라인에 결합되는 드레인단자, 및 상기 워드라인에 공통으로 결합되는 제2 선택게이트단자를 갖는 제2 선택트랜지스터와, 플로팅된 단일층의 게이트로 구성되는 플로팅게이트단자, 제1 선택트랜지스터의 제1 접합단자에 결합되는 소스단자, 및 제2 선택트랜지스터의 제2 접합단자에 결합되는 저장트랜지스터와, 일 단자는 플로팅게이트단자에 결합되고 다른 단자는 이레이즈라인에 결합되는 수직 커패시터성분과, 일 단자는 제1 선택게이트단자에 결합되고 다른 단자는 상기 플로팅게이트단자에 결합되는 제1 수평 커플링 커패시터성분과, 그리고 일 단자는 제2 선택게이트단자에 결합되고 다른 단자는 플로팅게이트단자에 결합되는 제2 수평 커플링 커패시터성분을 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리소자는, 각각이 제1 방향을 따라 길게 연장되며, 제2 방향을 따라 상호 이격되도록 배치되는 제1 액티브들과, 제2 방향을 따라 제1 액티브들 사이에 배치되되, 제1 액티브들 사이에서 각각이 제1 방향을 따라 상호 이격되도록 배치되는 제2 액티브들과, 각각이 제1 방향을 따라 하나의 제1 액티브와 교차하고, 일 단부는 하나의 제2 액티브에 인접한 제2 액티브와 중첩되며, 각각이 제2 방향을 따라 상호 이격되도록 배치되는 플로팅게이트들과, 각각이 제2 방향을 따라 제1 액티브들 모두와 교차하도록 플로팅게이트들 각각의 일 측면에 나란하게 배치되는 제1 선택게이트들과, 각각이 제2 방향을 따라 제1 액티브들 및 제2 액티브들과 교차하도록 플로팅게이트들 각각의 다른 측면에 나란하게 배치되는 제2 선택게이트들과, 그리고 플로팅게이트들 중 어느 하나의 플로팅게이트의 양 측면에 나란하게 배치되는 제1 선택게이트 및 제2 선택게이트의 일 단부를 직접 연결하는 연결 도전라인을 포함한다.
본 개시의 일 예에 따른 불휘발성 메모리소자는, 각각이 제1 방향을 따라 길게 연장되며, 제2 방향을 따라 상호 이격되도록 배치되는 제1 액티브들과, 제2 방향을 따라 제1 액티브들 사이에 배치되되, 제1 액티브들 사이에서 각각이 제1 방향을 따라 상호 이격되도록 배치되는 제2 액티브들과, 각각이 제1 방향을 따라 하나의 제1 액티브와 교차하고, 일 단부는 하나의 제2 액티브에 인접한 제2 액티브와 중첩되며, 각각이 제2 방향을 따라 상호 이격되도록 배치되는 플로팅게이트들과, 각각이 제2 방향을 따라 제1 액티브들 모두와 교차하도록 플로팅게이트들 각각의 일 측면에 나란하게 배치되는 제1 선택게이트들과, 각각이 제2 방향을 따라 제2 액티브들과 교차하지 않도록 상호 이격되면서 플로팅게이트들 각각의 다른 측면에 나란하게 배치되는 제2 선택게이트들과, 플로팅게이트들 중 첫번째 제1 액티브와 교차하는 플로팅게이트의 양 측면에 나란하게 배치되는 제1 선택게이트 및 제2 선택게이트의 단부를 연결하는 연결 도전라인과, 그리고 플로팅게이트들 중 첫번째 제1 액티브를 제외한 짝수번째 제1 액티브와 교차하는 플로팅게이트 및 인접한 홀수번째 제1 액티브와 교차하는 플로팅게이트 사이에서 제1 선택게이트 및 제2 선택게이트의 단부를 연결하는 추가 연결 도전라인을 포함한다.
본 개시의 여러 실시예들에 따르면, 하나의 단위셀을 플로팅게이트의 양 측면을 따라 상호 전기적으로 결합되는 제1 선택게이트 및 제2 선택게이트가 배치되는 구조로 구현함으로써, 플로팅게이트에 유도되는 커플링전압의 커플링 비를 증대시키면서, 프로그램 동작시 비트라인에 인가되는 전압에 의해 인접한 단위셀의 플로팅게이트가 영향받는 프로그램 디스터브가 억제되도록 할 수 있다는 이점이 제공된다.
도 1은 본 개시의 불휘발성 메모리소자의 단위셀의 일 예를 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 도 1의 선 II-II'를 따라 절단하여 나타내 보인 단면도이다.
도 4 및 도 5는 본 개시에 따른 불휘발성 메모리소자의 프로그램 동작의 일 예를 설명하기 위해 나타내 보인 단면도들이다.
도 6 및 도 7은 본 개시의 따른 불휘발성 메모리소자의 이레이즈 동작의 일 예를 설명하기 위해 나타내 보인 단면도들이다.
도 8 및 도 9는 본 개시의 불휘발성 메모리소자의 리드 동작의 일 예를 설명하기 위해 나타내 보인 단면도들이다.
도 10은 본 개시의 불휘발성 메모리소자의 등가회로도의 일 예이다.
도 11은 본 개시의 불휘발성 메모리소자의 셀 어레이의 일 예를 나타내 보인 레이아웃도이다.
도 12는 도 11의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다.
도 13은 도 11의 셀 어레이의 등가회로도이다.
도 14는 본 개시의 불휘발성 메모리소자의 단위셀의 다른 예를 나타내 보인 레이아웃도이다.
도 15는 본 개시의 불휘발성 메모리소자의 셀 어레이의 다른 예를 나타내 보인 레이아웃도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
적층 게이트 구조의 불휘발성 메모리소자는, 컨트롤게이트에 전압을 인가함으로써 플로팅게이트에 커플링 전압이 유도되도록 하는 수직 커플링 구조를 갖는다. 그러나 단일층 게이트를 갖는 불휘발성 메모리소자의 경우, 컨트롤게이트가 없으므로 기판 내의 접합영역에 전압을 인가함으로써 플로팅게이트에 커플링 전압이 유도되도록 해야 한다. 이 경우, 컨트롤게이트에 전압을 인가하여 커플링 전압을 유도하는 구조에 비해, 낮은 커플링 비를 나타냄에 따라 소자의 동작성능을 유지하기 위해서는 전력소모가 증가할 수 있다. 이에 따라 본 예에 따른 불휘발성 메모리소자는 기판의 접합영역을 통한 수직 커플링 구조보다 높은 커플링 비를 가질 수 있도록 하는 수평 커플링 구조를 가짐으로써, 전력소모 증가 없이 소자의 동작성능을 유지시킬 수 있다. 더욱이 본 예에 따른 불휘발성 메모리소자는 선택셀 내의 비트라인에 결합되는 접합영역이 인접셀의 플로팅게이트로부터 충분히 분리되는 레이아웃을 가짐으로써, 선택셀의 비트라인에 인가되는 전압에 의해 선택되지 않은 인접셀이 영향받는 프로그램 디스터브(program disturb)가 억제되도록 할 수 있다. 이하 도면을 참조하여 본 예에 따른 불휘발성 메모리소자의 실시예를 보다 상세하게 설명하기로 한다.
도 1은 본 개시의 일 예에 따른 불휘발성 메모리소자를 구성하는 단위셀의 일 예를 나타내 보인 레이아웃도이다. 도 2 및 도 3은, 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타내 보인 단면도이다. 도 1 내지 도 3에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 1을 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀(100)은, 기판 내에 배치되는 제1 웰영역(110) 및 제2 웰영역(120)을 포함할 수 있다. 제1 웰영역(110) 및 제2 웰영역(120)는 서로 반대되는 도전형을 갖는다. 일 예에서 제1 웰영역(110)은 p형의 도전형을 갖고, 제2 웰영역(120)은 n형의 도전형을 갖는다. 제1 웰영역(110)은 웰컨택(161)을 통해 웰바이어스라인(WBL)에 결합된다. 제1 웰영역(110) 내에는 제1 액티브(131)가 배치된다. 제1 액티브(131)는 소자분리층에 의해 한정될 수 있다. 제1 액티브(131)는 제1 방향(도면에서 가로방향)을 따라 길게 연장되도록 배치된다.
플로팅게이트(140)는, 제1 액티브(131)와 교차하도록 제2 방향(도면에서 세로방향)을 따라 길게 연장되도록 배치된다. 플로팅게이트(140)은 제1 측면(140-1) 및 제2 측면(140-2)을 갖는다. 제1 선택게이트(151)는, 플로팅게이트(140)의 제1 측면(140-1)과 인접한 제1 액티브(131)와 교차하도록 제2 방향을 따라 플로팅게이트(140)와 나란하게 배치된다. 제1 선택게이트(151)은 제1 측면(151-1) 및 제2 측면(151-2)을 갖는다. 제1 선택게이트(151)의 제1 측면(151-1)과 플로팅게이트(140)의 제1 측면(140-1)은 상호 대향한다. 제2 선택게이트(152)는 플로팅게이트(140)의 제2 측면(140-2)과 인접한 제1 액티브(131)와 교차하도록 제2 방향을 따라 플로팅게이트(140)와 나란하게 배치된다. 제2 선택게이트(152)은 제1 측면(152-1) 및 제2 측면(152-2)을 갖는다. 제2 선택게이트(152)의 제1 측면(152-1)과 플로팅게이트(140)의 제2 측면(140-2)은 상호 대향한다.
플로팅게이트(140)의 제1 측면(140-1) 및 제1 선택게이트(151)의 제1 측면 (151-1) 사이에는 제1 유전체층(155)이 배치된다. 플로팅게이트(140), 제1 유전체층(155) 및 제1 선택게이트(151)는 제1 방향을 따라 상호 중첩된다. 이에 따라 플로팅게이트(140), 제1 유전체층(155) 및 제1 선택게이트(151)의 수평 방향으로의 중첩 구조는 제1 수평 커플링 커패시터 성분(CL1)을 구성한다. 플로팅게이트(140)의 제2 측면(140-2) 및 제2 선택게이트(152)의 제1 측면 (152-1) 사이에는 제2 유전체층(156)이 배치된다. 플로팅게이트(140), 제2 유전체층(156) 및 제2 선택게이트(152)는 제1 방향을 따라 상호 중첩된다. 이에 따라 플로팅게이트(140), 제2 유전체층(156) 및 제2 선택게이트(152)의 수평 방향으로의 중첩 구조는 제2 수평 커플링 커패시터 성분(CL2)을 구성한다.
제1 선택게이트(151) 및 제2 선택게이트(152)는 연결 도전라인(153)에 의해 전기적으로 직접 연결된다. 연결 도전라인(153)은, 제1 방향을 따라 길게 연장된다. 제1 방향을 따라 연결 도전라인(153)의 양 단부의 단면들 각각은, 제1 선택게이트(151)의 일 단부의 제1 측면(151-1)과 제2 선택게이트(152)의 일 단부의 제1 측면(152-1)에 직접 접촉된다. 일 예에서 연결 도전라인(153)은 제1 액티브(131)와는 중첩되지 않으며, 제1 액티브(131)를 둘러싸는 소자분리층 위에 배치될 수 있다. 연결 도전라인(153)에는 워드라인컨택(162)이 배치되며, 이 워드라인컨택(162)을 통해 워드라인(WL)에 결합된다. 워드라인(WL)에 인가되는 바이어스 전압은 제1 연결 도전라인(153)을 통해 제1 선택게이트(151) 및 제2 선택게이트(152)에 공통으로 인가된다.
도 1과 함께 도 2를 참조하면, 제1 액티브(131) 내에는 복수의 접합영역들 및 채널영역들이 배치된다. 기판(101)의 제1 웰영역(110)의 상부영역에는 소자분리층(102)에 의해 한정되는 제1 액티브(131)가 배치된다. 제1 액티브(131) 내에는, 제1 방향을 따라서 제1 접합영역(171), 제1 채널영역(181), 제2 접합영역(172), 제2 채널영역(182), 제3 접합영역(173), 제3 채널영역(183), 및 제4 접합영역(174)이 순차적이고 연속적으로 배치된다. 이에 따라 제1 접합영역(171) 및 제2 접합영역(172)은 제1 채널영역(181)에 의해 상호 이격된다. 제2 접합영역(172) 및 제3 접합영역(173)은 제2 채널영역(182)에 의해 상호 이격된다. 제3 접합영역(173) 및 제4 접합영역(174)은 제3 채널영역(183)에 의해 상호 이격된다. 일 예에서 제1 접합영역(171)의 일 측면 및 제4 접합영역(174)의 일 측면은 각각 소자분리층(102)의 측면과 접할 수 있다.
제1 접합영역(171), 제2 접합영역(172), 제3 접합영역(173), 및 제4 접합영역(174)은, 모두 제1 웰영역(110)과는 반대인 도전형을 갖는다. 일 예에서 제1 웰영역(110)이 p형의 도전형을 갖는 경우, 제1 접합영역(171), 제2 접합영역(172), 제3 접합영역(173), 및 제4 접합영역(174)은, 각각 n+형의 도전형을 갖는다. 제1 채널영역(181)은, 제1 선택게이트(151)와 수직방향으로 중첩된다. 제1 선택게이트(151) 및 제1 채널영역(181) 사이에는 제1 게이트절연층(191)이 배치된다. 제2 채널영역(182)은, 플로팅게이트(140)와 수직방향으로 중첩된다. 플로팅게이트(140) 및 제2 채널영역(182) 사이에는 제2 게이트절연층(192)이 배치된다. 제3 채널영역(183)은, 제2 선택게이트(152)와 수직방향으로 중첩된다. 제2 선택게이트(152) 및 제3 채널영역(183) 사이에는 제3 게이트절연층(193)이 배치된다.
제1 접합영역(171)은, 소자분리층(102)에 접하는 제1 액티브(131)의 일 단부와 제1 선택게이트(151)의 제2 측면(151-2) 사이에 배치된다. 제1 접합영역(171)은 소스라인컨택(163)을 통해 소스라인(SL)에 결합된다. 제2 접합영역(172)은, 제1 선택게이트(151)의 제1 측면(151-1)과 플로팅게이트(140)의 제1 측면(140-1) 사이에 배치된다. 제2 접합영역(172)은 어떤 바이어스 인가라인에도 직접 연결되지 않는다. 제3 접합영역(173)은, 플로팅게이트(140)의 제2 측면(140-2)과 제2 선택게이트(152)의 제1 측면(152-1) 사이에 배치된다. 제3 접합영역(173)도 어떤 바이어스 인가라인에도 직접 연결되지 않는다. 제4 접합영역(174)은, 제2 선택게이트(152)의 제2 측면(152-2)과 소자분리층(102)에 접하는 제1 액티브(131)의 다른 단부 사이에 배치된다. 제4 접합영역(174)은 비트라인컨택(164)을 통해 비트라인(BL)에 결합된다.
도 1을 참조하여 설명한 바와 같이, 플로팅게이트(140), 제1 유전체층(155), 및 제1 선택게이트(151)는, 제1 수평 커플링 커패시터 성분(CL1)을 구성한다. 제1 수평 커플링 커패시터 성분(CL1)이 갖는 제1 커패시턴스(C1)는, 제1 유전체층(155)의 제1 방향으로의 두께와 단면적과, 그리고 제1 유전체층(155)이 갖는 유전율에 의해 결정된다. 플로팅게이트(140), 제2 유전체층(156), 및 제2 선택게이트(152)는, 제2 수평 커플링 커패시터 성분(CL2)을 구성한다. 제2 수평 커플링 커패시터 성분(CL2)이 갖는 제2 커패시턴스(C2)는, 제2 유전체층(156)의 제1 방향으로의 두께와 단면적과, 그리고 제2 유전체층(156)이 갖는 유전율에 의해 결정된다. 플로팅게이트(140), 제2 게이트절연층(192), 및 제1 액티브(110), 특히 제1 웰영역(110)은 제1 수직 커패시터 성분(CV1)을 구성한다. 제1 수직 커패시터 성분(CV1)이 갖는 제3 커패시턴스(C3)는, 제1 액티브(131) 내에서의 제2 게이트절연층(192)의 제2 방향으로의 두께 및 단면적과, 제2 게이트절연층(192)이 갖는 유전율에 의해 결정된다.
도 1과 함께 도 3을 참조하면, 제2 웰영역(120) 내에는 제2 액티브(132)가 배치된다. 기판(101) 내에서 제2 웰영역(120)은 제2 액티브(132)를 둘러싼다. 제2 액티브(132)는 소자분리층(102)에 의해 한정된다. 제2 액티브(132)는 제1 선택게이트(151)와 수직 방향으로 중첩되지 않는다. 반면에 제2 액티브(132)는 플로팅게이트(140)의 일 단부와 제2 선택게이트(152)와는 수직 방향으로 중첩된다. 제2 액티브(132) 내에서 제2 웰영역(120)의 상부면은 제2 게이트절연층(192) 및 제3 게이트절연층(193)에 접한다. 제2 웰영역(120)은 이레이즈라인컨택(165)을 통해 이레이즈라인(EL)에 결합된다. 도면에 나타내지는 않았지만, 컨택저항 감소를 위해 제2 웰영역(120) 내에는 고농도의 컨택영역이 배치될 수 있다. 플로팅게이트(140), 제2 게이트절연층(192), 및 제2 액티브(132), 특히 제2 웰영역(120)은 제2 수직 커패시터 성분(CV2)을 구성한다. 제2 수직 커패시터 성분(CV2)이 갖는 제4 커패시턴스(C4)는, 제2 액티브(132) 내에서의 제2 게이트절연층(192)의 제2 방향으로의 두께 및 단면적과, 제2 게이트절연층(192)이 갖는 유전율에 의해 결정된다.
본 예에 따른 불휘발성 메모리소자(100)에 있어서, 프로그램 동작은 핫 일렉트론 주입(hot electron injection) 메커니즘을 통해 수행되며, 이레이즈 동작은 F-N 터널링 메커니즘을 통해 수행된다. 프로그램 과정에서 플로팅게이트(140)로의 핫 일렉트론 주입은 제1 액티브(131) 내에서 발생된다. 반면에 이레이즈 과정에서 플로팅 게이트(140)로부터의 일렉트론 터널링은 제2 액티브(132) 내에서 발생된다. 프로그램 과정에서, 플로팅게이트(140)에는 커플링 전압이 유도된다. 커플링 전압은, 제1 선택게이트(151) 및 제2 선택게이트(152)에 인가되는 워드라인전압에 의해 유도된다. 플로팅게이트(140)에 유도되는 커플링전압(Vfg)은 아래의 수학식 1로 표현할 수 있다.
Figure pat00001
위 수학식 1에서 C1, C2, C3, C4는 각각 제1 수평 커플링 커패시터 성분(CL1)의 커패시턴스, 제2 수평 커플링 커패시터 성분(CL2)의 커패시턴스, 제1 수직 커패시터 성분(CV1)의 커패시턴스, 및 제2 수직 커패시터 성분(CV2)의 커패시턴스를 나타낸다. Vwl은 제1 선택게이트(151) 및 제2 선택게이트(152)에 공통으로 인가되는 워드라인전압을 나타낸다. Vpw은 제1 웰영역(110)에 인가되는 전압을 나타낸다. 그리고 Vnw은 제2 웰영역(120)에 인가되는 전압을 나타낸다. 위 수식에 나타낸 바와 같이, 플로팅게이트(140)에 유도되는 커플링전압은, 워드라인(WL)을 통해 제1 선택게이트(151) 및 제2 선택게이트(152)에 의해 공통으로 인가되는 전압(Vwl)을 통해 유도되므로, 하나의 선택게이트에 의해 유도되는 경우에 비하여 높은 커플링 비(coupling ratio)를 얻을 수 있다. 이하 도면을 참조하여 본 예에 따른 불휘발성 메모리소자(100)의 프로그램 동작, 이레이즈 동작, 및 리드 동작을 상세하게 설명하기로 한다.
도 4 및 도 5는 본 개시의 일 예에 따른 불휘발성 메모리소자의 프로그램 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 4 및 도 5에 나타낸 단면도는 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타낸 단면구조와 동일하다. 도 4 및 도 5를 참조하면, 본 예에 따른 불휘발성 메모리소자(100)를 프로그램하기 위해, 워드라인(WL)에 포지티브 프로그램전압(+Vpp), 예컨대 +6V를 인가한다. 소스라인(SL)에는 그라운드전압, 즉 0V를 인가하고, 비트라인(BL)에는 포지티브 비트라인프로그램전압(+Vblp), 예컨대 +4.5V를 인가한다. 포지티브 비트라인프로그램전압(+Vblp)은 포지티브 프로그램전압(+Vpp)보다 작은 크기를 갖는다. 또한 웰바이어스라인(WBL)에는 그라운드전압인 0V를 인가한다. 제1 웰영역(110)은 웰바이어스라인(WBL)을 통해 인가되는 0V의 전위를 갖는다. 이레이즈라인(EL)은 플로팅시킨다. 따라서 제2 웰영역(120)은 플로팅 상태가 된다.
워드라인(WL)을 통해 인가되는 포지티브 프로그램전압(+Vpp)은, 제1 선택게이트(151) 및 제2 선택게이트(152)에 공통으로 인가된다. 이에 따라 제1 채널영역(181) 및 제3 채널영역(183)은 반전되어 n형의 채널이 각각 형성된다. 제1 채널영역(181)에 n형 채널이 형성됨에 따라, 제2 접합영역(172)은, 소스라인(SL)을 통해 제1 접합영역(171)에 인가되는 그라운드전압과 실질적으로 같은 전위를 갖는다. 또한 제3 채널영역(183)에 n형 채널이 형성됨에 따라, 제3 접합영역(173)은, 비트라인(BL)을 통해 제4 접합영역(174)에 인가되는 포지티브 비트라인프로그램전압(+Vblp)과 실질적으로 같은 전위를 갖는다. 플로팅게이트(140)에 수학식 1에 의한 커플링전압(Vfg)이 유도되고, 제2 접합영역(172) 및 제3 접합영역(173)에 각각 그라운드전압 및 포지티브 비트라인프로그램전압(+Vblp)이 인가됨에 따라, 플로팅게이트(140)로의 수직 전계 및 제3 접합영역(173)으로의 수평 전계로 인해, 제3 접합영역(173) 부근에 핫 일렉트론들(hot electrons)이 생성된다. 이 핫 일렉트론들은 제2 게이트절연층(192)을 통과하여 플로팅게이트(140) 내에 저장되며, 이에 따라 불휘발성 메모리소자(100)은 제2 채널영역(182)에서의 문턱전압이 높아지는 프로그램 상태가 된다.
도 6 및 도 7은 본 개시의 일 예에 따른 불휘발성 메모리소자의 이레이즈 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 6 및 도 7에 나타낸 단면도는 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타낸 단면구조와 동일하다. 도 6 및 도 7를 참조하면, 본 예에 따른 불휘발성 메모리소자(100)를 이레이즈하기 위해, 워드라인(WL), 소스라인(SL), 비트라인(BL)에 각각 그라운드전압, 즉 0V를 인가한다. 또한 웰바이어스라인(WBL)에도 그라운드전압인 0V를 인가하여, 제1 웰영역(110)이 웰바이어스라인(WBL)을 통해 인가되는 0V의 전위를 갖도록 한다. 이레이즈라인(EL)에는 포지티브 이레이즈전압(+Vee), 예컨대 +15V를 인가한다. 제2 웰영역(120)은 이레이즈라인(EL)을 통해 인가된 포지티브 이레이즈전압(+Vee)과 실질적으로 동일한 전위를 갖는다.
워드라인(WL)으로 0V가 인가됨에 따라, 제1 액티브(131) 내의 제1 채널영역(181), 제2 채널영역(182), 및 제3 채널영역(183)에는 채널이 형성되지 않는다. 제1 웰영역(110) 또한 0V의 전위를 가지므로, 플로팅게이트(140)와 제1 액티브(131) 사이의 수직 방향으로의 전위차는 무시할 수 있는 정도이다. 반면에 플로팅게이트(140)와 제2 액티브(132) 사이에는 포지티브 이레이즈전압(+Vee)에 해당하는 수직 방향으로의 전위차가 발생된다. 이 수직 방향으로의 전위차에 의해, 플로팅게이트(140) 내의 일렉트론들은 제2 게이트절연층(192)을 통과하여 제2 액티브(132) 내로 터널링된다. 플로팅게이트(140) 내의 일렉트론들이 제2 액티브(132), 특히 제2 웰영역(120)으로 빠져나감에 따라 불휘발성 메모리소자(100)은 제2 채널영역(182)에서의 문턱전압이 낮아지는 이레이즈 상태가 된다.
도 8 및 도 9는 본 개시의 일 예에 따른 불휘발성 메모리소자의 리드 동작을 설명하기 위해 나타내 보인 단면도들이다. 도 8 및 도 9에 나타낸 단면도는 각각 도 1의 선 I-I' 및 선 II-II'를 따라 절단하여 나타낸 단면구조와 동일하다. 도 8 및 도 9를 참조하면, 본 예에 따른 불휘발성 메모리소자(100)를 리드하기 위해, 워드라인(WL)에 포지티브 리드전압(+Vrr), 예컨대 +2.5V를 인가한다. 포지티브 리드전압(+Vrr)은, 적어도 제1 채널영역(181) 및 제3 채널영역(183)에 반전층을 형성시킬수 있는 크기로 설정된다. 소스라인(SL)에는 그라운드전압, 즉 0V를 인가하고, 비트라인(BL)에는 포지티브 비트라인리드전압(+Vblr), 예컨대 +1V를 인가한다. 포지티브 비트라인리드전압(+Vblr)은 포지티브 리드전압(+Vrr)보다 작은 크기를 갖는다. 또한 웰바이어스라인(WBL)에는 그라운드전압인 0V를 인가한다. 제1 웰영역(110)은 웰바이어스라인(WBL)을 통해 인가되는 0V의 전위를 갖는다. 이레이즈라인(EL)은 플로팅시킨다. 따라서 제2 웰영역(120)은 플로팅 상태가 된다.
워드라인(WL)을 통해 인가되는 포지티브 프로그램리드전압(+Vrr)은, 제1 선택게이트(151) 및 제2 선택게이트(152)에 공통으로 인가된다. 이에 따라 제1 채널영역(181) 및 제3 채널영역(183)은 반전되어 n형의 채널이 각각 형성된다. 제1 채널영역(181)에 n형 채널이 형성됨에 따라, 제2 접합영역(172)은, 소스라인(SL)을 통해 제1 접합영역(171)에 인가되는 그라운드전압과 실질적으로 같은 전위를 갖는다. 또한 제3 채널영역(183)에 n형 채널이 형성됨에 따라, 제3 접합영역(173)은, 비트라인(BL)을 통해 제4 접합영역(174)에 인가되는 포지티브 비트라인리드전압(+Vblr)과 실질적으로 같은 전위를 갖는다.
플로팅게이트(140)에 수학식 1에 의한 커플링전압(Vfg)이 유도되며, 제2 채널영역(182) 내의 채널 형성 여부는 불휘발성 메모리소자(100)의 상태에 따라 결정된다. 일 예에서, 불휘발성 메모리소자(100)가 프로그램된 상태, 즉 높은 문턱전압값을 갖는 경우, 제2 채널영역(182)에는 채널이 형성되지 않으며, 따라서 소스라인(SL)과 비트라인(BL) 사이로 전류가 흐르지 않는다. 다른 예에서, 불휘발성 메모리소자(100)가 이레이즈된 상태, 즉 낮은 문턱전압값을 갖는 경우, 제2 채널영역(182)에는 채널이 형성되며, 따라서 소스라인(SL)과 비트라인(BL) 사이로 전류가 흐른다. 이와 같이 비트라인(BL)으로 흐르는 전류를 센싱(sensing)함으로써, 불휘발성 메모리소자(100)가 프로그램된 상태인지, 이레이즈된 상태인지를 판별할 수 있다.
도 10은 본 개시의 일 예에 따른 불휘발성 메모리소자의 단위셀의 등가회로도이다. 도 10을 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀의 등가회로(200)는, 제1 선택게이트단자(SG1)를 갖는 제1 선택 트랜지스터(210)와, 제2 선택게이트단자(SG2)를 갖는 제2 선택트랜지스터(220)와, 그리고 플로팅게이트단자(FG)를 갖는 저장트랜지스터(230)로 구성된다. 제1 선택게이트단자(SG1) 및 제2 선택게이트단자(SG2)는 워드라인(WL)에 공통으로 결합된다. 플로팅게이트단자(FG)는 제2 수직 커패시터성분(CV2)의 일 단자와, 제1 수평 커플링 커패시터성분(CL1)의 일 단자와, 그리고 제2 수평 커플링 커패시터성분(CL2)의 일 단자에 공통으로 결합된다. 제2 수직 커패시터성분(CV2)의 다른 단자는 이레이즈라인(EL)에 결합된다. 제1 수평 커플링 커패시터성분(CL1)의 다른 단자는 제1 선택게이트단자(SG1)에 결합된다. 제2 수평 커플링 커패시터성분(CL2)의 다른 단자는 제2 선택게이트단자(SG2)에 결합된다.
제1 선택 트랜지스터(210)의 소스단자(S)는 소스라인(SL)에 결합된다. 제2 선택 트랜지스터(220)의 드레인단자(D)는 비트라인(BL)에 결합된다. 제1 선택 트랜지스터(210)의 드레인단자 및 저장 트랜지스터(230)의 소스단자는 제1 접합단자(J1)에 공통으로 결합된다. 제1 접합단자(J1)를 구성하는 접합영역은, 제1 선택 트랜지스터(210)의 드레인 접합영역이면서, 동시에 저장 트랜지스터(230)의 소스 접합영역에 해당한다. 제2 선택 트랜지스터(220)의 소스단자 및 저장 트랜지스터(230)의 드레인단자는 제2 접합단자(J2)에 공통으로 결합된다. 제2 접합단자(J2)를 구성하는 접합영역은, 제2 선택 트랜지스터(220)의 소스 접합영역이면서, 동시에 저장 트랜지스터(230)의 드레인 접합영역에 해당한다. 제1 선택 트랜지스터(210), 제2 선택 트랜지스터(220), 및 저장 트랜지스터(230)가 공유하는 벌크에는 웰바이어스라인(WBL)이 결합된다.
이와 같은 불휘발성 메모리소자의 단위셀의 등가회로(200)의 프로그램, 이레이즈, 및 리드 동작은 도 4 내지 도 9를 참조하여 설명한 바와 동일하다. 즉 프로그램 동작을 위해, 워드라인(WL) 및 비트라인(BL)에는 각각 포지티브 프로그램전압 및 포지티브 비트라인프로그램전압이 인가된다. 그리고 소스라인(SL) 및 웰바이어스라인(WBL)에는 그라운드전압이 인가된다. 이레이즈라인(EL)은 플로팅된다. 이와 같은 바이어스 조건에서, 저장 트랜지스터(230)의 벌크에는 핫 일렉트론들이 생성되고, 이 핫 일렉트론들이 저장 트랜지스터의 플로팅게이트로 저장된다. 이와 같은 프로그램 동작에 의해, 저장 트랜지스터(230)의 문턱전압값은 증가된다. 이레이즈 동작을 위해서는, 이레이즈라인(EL)에 포지티브 이레이즈전압을 인가한다. 그리고 워드라인(WL), 소스라인(SL), 비트라인(BL), 및 웰바이어스라인(WBL) 각각에는 그라운드전압을 인가한다. 이와 같은 바이어스 조건에서, 저장 트랜지스터의 플로팅게이트에 저장된 일렉트론들은 제2 수직 커패시터 성분(CV2)을 통해 이레이즈라인(EL)으로 빠져나가고, 저장 트랜지스터(230)의 문턱전압값은 감소된다. 리드 동작을 위해서는, 워드라인(WL) 및 비트라인(BL)에는 각각 포지티브 리드전압 및 포지티브 비트라인리드전압이 인가된다. 그리고 소스라인(SL) 및 웰바이어스라인(WBL)에는 그라운드전압이 인가된다. 이레이즈라인(EL)은 플로팅된다. 이와 같은 바이어스 조건에서, 프로그램된 상태, 즉 저장 트랜지스터(230)가 높은 문턱전압값을 갖는 경우, 비트라인(BL)으로 전류가 흐르지 않는다. 반면에 이레이즈된 상태, 즉 저장 트랜지스터(230)가 낮은 문턱전압값을 갖는 경우, 비트라인(BL)으로 전류가 흐른다.
도 11은 도 1의 불휘발성 메모리소자의 단위셀들로 구성되는 셀 어레이를 나타내 보인 레이아웃도이다. 본 예에 따른 셀 어레이(300)는, 도 1의 단위셀(100)이 행들 및 열들의 교차점들에 매트릭스(matrix) 형태로 배치되어 구성된다. 도 11에서 도 1의 제1 선택게이트 및 플로팅게이트 사이의 제1 유전체층과, 제2 선택게이트 및 플로팅게이트 사이의 제2 유전체층의 도시는 단지 생략되었을 뿐, 도 1을 참조하여 설명한 바와 동일하게 제1 및 제2 수평 커플링 커패시터성분을 구성하기 위해 존재한다. 도 11을 참조하면, 본 예에 따른 셀 어레이(300)는, 제1 웰영역(310-1, 310-2) 및 제2 웰영역(320-1, 320-2)이 제2 방향(도면에서 세로 방향)을 따라 상호 이격되면서 교대로 배치된다. 첫번째 제1 웰영역(310-1)은, 첫번째 행(R0)을 구성하는 단위셀들에 공유된다. 첫번째 제2 웰영역(320-1)은, 첫번째 행(R0)을 구성하는 단위셀들 및 두번째 행(R1)을 구성하는 단위셀들에 공유된다. 두번째 제1 웰영역(310-2)은, 두번째 행(R1)을 구성하는 단위셀들 및 세번째 행(R2)을 구성하는 단위셀들에 공유된다. 두번째 제2 웰영역(320-2)은, 세번째 행(R2)을 구성하는 단위셀들 및 네번째 행(R3)을 구성하는 단위셀들에 공유된다. 일 예에서 제1 웰영역(310)은 p형 도전형을 갖고, 제2 웰영역(320)은 n형 도전형을 갖는다.
첫번째 제1 웰영역(310-1) 내에는 첫번째 제1 액티브(331-1)가 배치된다. 두번째 제1 웰영역(310-2) 내에는 두번째 제1 액티브(331-2) 및 세번째 제1 액티브(331-3)가 제2 방향을 따라 상호 이격되도록 배치된다. 제1 액티브들(331-1, 331-2, 331-3) 각각은, 제1 방향을 따라 길게 연장되는 스트라이프 형태로 배치될 수 있다. 제1 액티브들(331-1, 331-2, 331-3) 중 어느 하나의 제1 액티브는 동일한 행의 단위셀들에 공유된다. 일 예에서 첫번째 제1 액티브(331-1)는 첫번째 행(R0)의 단위셀들에 공유되고, 두번째 제1 액티브(331-2)는 두번째 행(R1)의 단위셀들에 공유되며, 그리고 세번째 제1 액티브(331-3)는 세번째 행(R2)의 단위셀들에 공유된다.
첫번째 제2 웰영역(320-1) 내에는 첫번째 제2 액티브들(332-1)이 제1 방향을 따라 이격되도록 배치된다. 두번째 제2 웰영역(320-2) 내에는 두번째 제2 액티브들(332-2)이 제1 방향을 따라 이격되도록 배치된다. 첫번째 제2 액티브들(332-1)은 첫번째 이레이즈라인(EL0)에 공통으로 결합된다. 두번째 제2 액티브들(332-2)은 두번째 이레이즈라인(EL1)에 공통으로 결합된다. n번째(n은 자연수) 제2 액티브들은 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들에 공유된다. 이에 따라 n이 "1"인 경우, 즉 첫번째 제2 액티브(332-1)는 첫번째 행(R0) 및 두번째 행(R1)의 단위셀들에 공유된다. n이 "2"인 경우, 즉 두번째 제2 액티브(332-2)는, 세번째 행(R2) 및 네번째 행(R3)의 단위셀들에 공유된다. n번째 제2 액티브들 중 제1 방향을 따라 m번째(m은 자연수) 제2 액티브는 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들 중 2(m-1)+1번째 열의 단위셀들 및 2(m-1)+2번째 열의 단위셀들에 공유된다. 이에 따라 n이 "1"이고, m이 "1"인 경우, 즉 첫번째 제2 액티브들(322-1) 중 도면에서 가장 왼쪽에 배치되는 첫번째 제2 액티브(322-1)는, 첫번째 행(R0) 및 두번째 행(R1)의 단위셀들 중 첫번째 열(C0) 및 두번째 열(C1)의 단위셀들에 공유된다. n이 "1"이고, m이 "2"인 경우, 즉 첫번째 제2 액티브들(322-1) 중 중간에 배치되는 첫번째 제2 액티브(322-1)는, 첫번째 행(R0) 및 두번째 행(R1)의 단위셀들 중 세번째 열(C2) 및 네번째 열(C3)의 단위셀들에 공유된다. 그리고 n이 "1"이고, m이 "3"인 경우, 즉 첫번째 제2 액티브들(322-1) 중 가장 오른쪽에 배치되는 첫번째 제2 액티브(322-1)는, 첫번째 행(R0)과 두번째 행(R1)의 단위셀들 중 다섯번째 열(C4) 및 여섯번째 열(5)의 단위셀들에 공유된다. n이 "2"인 경우, 즉 두번째 제2 웰영역(320-2) 내의 두번째 제2 액티브들(332-2)도 첫번째 제2 액티브들(332-1)과 동일한 방식으로 공유되도록 배치된다.
복수개의 플로팅게이트들(340)이 제1 방향 및 제2 방향을 따라 상호 이격되도록 배치된다. 복수개의 플로팅게이트들(340) 각각은 하나의 단위셀에 할당된다. 구체적으로 제1 방향을 따라 이격되어 배치되는 플로팅게이트들(340) 각각은, 행을 구성하는 단위셀들 각각에 할당된다. 제2 방향을 따라 이격되어 배치되는 플로팅게이트들(340) 각각은, 열을 구성하는 단위셀들 각각에 할당된다. 일 예에서 도면에서 최상부 및 가장 왼쪽에 배치되는 플로팅게이트(340)는 첫번째 행(R0) 및 첫번째 열(C0)의 단위셀에 할당된다. 플로팅게이트들(340) 각각은, 하나의 제1 웰영역과 그에 인접한 제2 웰영역에 중첩되도록 배치된다. 일 예에서 첫번째 행(R0)의 단위셀들 각각에 할당되는 플로팅게이트(340)는, 첫번째 제1 웰영역(310-1) 및 첫번째 제2 웰영역(320-1)과 중첩된다. 또한 두번째 행(R1)의 단위셀들 각각에 할당되는 플로팅게이트(340)는 두번째 제1 웰영역(310-2) 및 첫번째 제2 웰영역(320-1)과 중첩된다.
플로팅게이트들(340) 각각은, 평면 구조에서 제1 웰영역 내의 제1 액티브와 교차하도록 제2 방향을 따라 길게 연장되어 배치된다. 일 예에서 첫번째 행(R0)의 단위셀들 각각에 할당되는 플로팅게이트(340)는, 첫번째 제1 액티브(331-1)와 교차하도록 배치된다. 또한 두번째 행(R1)의 단위셀들 각각에 할당되는 플로팅게이트(340)는, 두번째 제1 액티브(331-2)와 교차하도록 배치된다. 플로팅게이트들(340) 각각의 일 단부는, 평면 구조에서 제2 액티브와 중첩된다. 일 예에서, 첫번째 행(R0)의 단위셀들 중 첫번째 및 두번째 열(C0, C1)의 단위셀들과, 두번째 행(R1)의 단위셀들 중 첫번째 및 두번째 열(C0, C1)의 단위셀들 각각에 할당되는 플로팅게이트(340)의 단부는, 첫번째 제2 액티브들(322-1) 중 가장 왼쪽에 배치되는 첫번째 제2 액티브(322-1)와 중첩된다. 또한 첫번째 행(R0)과 세번째 및 네번째 열(C2, C3)의 단위셀들과, 두번째 행(R1)과 세번째 및 네번째 열(C2, C3)의 단위셀들 각각에 할당되는 플로팅게이트(340)의 단부는, 첫번째 제2 액티브들(322-1) 중 중간에 배치되는 첫번째 제2 액티브(322-1)와 중첩된다.
플로팅게이트들(340) 각각의 양 옆에는, 제1 선택게이트(351) 및 제2 선택게이트(352)가 플로팅게이트(340)와 나란하도록 배치된다. 일 예에서 홀수번째 열(C0, C2, C4)의 단위셀들의 경우, 도면에서 플로팅게이트(340)의 왼쪽 및 오른쪽에 각각 제1 선택게이트(351) 및 제2 선택게이트(352)가 배치된다. 반면에 짝수번째 열(C1, C3, C5)의 단위셀들의 경우, 도면에서 플로팅게이트(340)의 왼쪽 및 오른쪽에 각각 제2 선택게이트(352) 및 제1 선택게이트(351)가 배치된다. 따라서 제1 방향을 따라 상호 인접한 홀수번째 열(C0, C2, C4)의 단위셀들 각각의 플로팅게이트(340)와 짝수번째 열(C1, C3, C5)의 단위셀들 각각의 플로팅게이트(340) 사이의 영역에서, 홀수번째 열(C0, C2, C4)의 단위셀들의 제2 선택게이트(352) 및 짝수번째 열의 단위셀들의 제2 선택게이트(352)가 상호 대향한다. 반면에 제1 방향을 따라 상호 인접한 짝수번째 열(C1, C3, C5)의 단위셀들 각각의 플로팅게이트와 홀수번째 열(C0, C2, C4)의 단위셀들의 각각의 플로팅게이트들(340) 사이의 영역에서, 짝수번째 열(C1, C3, C5)의 단위셀들의 제1 선택게이트(351) 및 홀수번째 열(C0, C2, C4)의 단위셀들의 제1 선택게이트(351)가 상호 대향한다.
제1 선택게이트(351) 및 제2 선택게이트(352)는, 각각 제2 방향을 따라 교대로 배치되는 제1 웰영역(310) 및 제2 웰영역(320)에 모두 중첩된다. 제1 선택게이트(351)는, 제2 방향을 따라 제1 웰영역 내의 제1 액티브들(331-1, 331-2, 331-3)과는 중첩되지만, 제2 웰영역(320) 내의 제2 액티브들(332-1, 332-2)과는 중첩되지 않는다. 반면에 제2 선택게이트(352)는, 제2 방향을 따라 제1 웰영역 내의 들(331-1, 331-2, 331-3)과 제2 웰영역 내의 제2 액티브들(332-1, 332-2)에 모두 중첩된다. 제1 선택게이트(351) 및 제2 선택게이트(352)는 연결 도전라인(353)에 의해 상호 결합된다. 연결 도전라인(353)에 의해 상호 결합되는 한 쌍의 제1 선택게이트(351) 및 제2 선택게이트(352)는 동일한 열의 단위셀들에 공유된다. 첫번째 열의 제1 선택게이트(351) 및 제2 선택게이트(352)를 연결하는 첫번째 열의 연결 도전라인(353)은 첫번째 워드라인(WL0)에 결합된다. 마찬가지로 두번째 열, 세번째 열, 네번째 열, 다섯번째 열, 및 여섯번째 열의 연결 도전라인(353)은, 각각 두번째 내지 여섯번째 워드라인(WL1-WL5)에 결합된다.
첫번째 열(C0)의 제1 선택게이트(351)에 인접한 제1 액티브들(331-1, 331-2, 331-3) 단부에는 제1 접합영역(371)이 배치된다. 제1 접합영역(371)은, 제1 선택게이트(351)와 인접한 열의 제1선택게이트(351) 사이의 제1 액티브들(331-1, 331-2, 331-3) 내에도 배치된다. 이에 따라 제1 접합영역(371)은, i(i는 짝수)번째 열의 단위셀과 (i+1)번째 단위셀에 공유된다. 제1 접합영역(371)은 소스라인(SL)에 결합된다. 제1 선택게이트(351)와 플로팅게이트(340) 사이의 제1 액티브들(331-1, 331-2, 331-3)에는 제2 접합영역(372)이 배치된다. 플로팅게이트(340)와 제2 선택게이트(352) 사이의 제1 액티브들(331-1, 331-2, 331-3)에는 제3 접합영역(373)이 배치된다. 제2 선택게이트(352)와 인접한 열의 제2 선택게이트(352) 사이의 제1 액티브들(331-1, 331-2, 331-3)에는 제4 접합영역(374)이 배치된다. 마지막 열(C5)의 제1 선택게이트(351)에 인접한 제1 액티브들(331-1, 331-2, 331-3) 단부에도 제4 접합영역(374)이 배치된다. 제4 접합영역(374)은, j(j는 홀수)번째 열의 단위셀과 (j+1)번째 단위셀에 공유된다. 제4 접합영역(374)은 비트라인(BL)에 결합된다.
소스라인(SL)은 모든 행들(R0-R3) 및 열들(C0-C5)의 단위셀들 각각의 제1 접합영역(371)에 공통으로 결합된다. 반면에 비트라인(BL)은 동일한 행의 단위셀들 각각의 제4 접합영역(374)에 공통으로 결합된다. 이에 따라 첫번째 제1 액티브(331-1)의 모든 제4 접합영역(374)은 첫번째 비트라인(BL0)에 공통으로 결합된다. 두번째 제1 액티브(331-2)의 모든 제4 접합영역(374)은 두번째 비트라인(BL1)에 공통으로 결합된다. 그리고 세번째 제1 액티브(331-3)의 모든 제4 접합영역(374)은 세번째 비트라인(BL2)에 공통으로 결합된다. 이레이즈라인(EL)은 j번째 행의 단위셀들 및 (j+1)번째 행의 단위셀들에 공통으로 결합된다. 이에 따라 첫번째 행(R0)의 단위셀들 및 두번째 행(R1)의 단위셀들은 첫번째 이레이즈라인(EL0)에 공통으로 결합된다. 그리고 세번째 행(R2)의 단위셀들 및 네번째 해(R3)의 단위셀들은 두번째 이레이즈라인(EL1)에 공통으로 결합된다.
도 12는 도 11의 선 III-III'를 따라 절단하여 나타내 보인 단면도이다. 도 12에서 도 11과 동일한 참조부호는 동일한 구성요소를 나타낸다. 지금까지 설명한 불휘발성 메모리소자의 셀 어레이(300)의 프로그램 동작, 이레이즈 동작, 및 리드 동작을 위한 바이어스 조건은 도 4 내지 도 9를 참조하여 설명한 바와 동일하다. 특히 본 예의 셀 어레이(300) 구조에 따르면, 프로그램 동작에서 비트라인(BL)에 인가되는 포지티브 비트라인프로그램전압(+Vblp)으로 인해 인접한 단위셀에 디스터브가 발생되는 것을 효과적으로 억제할 수 있다. 도 12를 참조하면, 기판(301) 상부 영역에 제1 방향을 따라 길게 첫번째 제1 웰영역(310-1)이 배치된다. 제1 웰영역(310-1) 상부에는 소자분리층(302)에 의해 한정되는 첫번째 제1 액티브(331-1)가 배치된다.
첫번째 행 및 첫번째 열의 단위셀(cell 11)과, 첫번째 행 및 두번째 열의 단위셀(cell 12)은, 제1 방향을 따라 연속으로 배치된다. 첫번째 행 및 첫번째 열의 단위셀(cell 11) 및 첫번째 행 및 두번째 열의 단위셀(cell 12)은, 각각 플로팅게이트(340), 제1 선택게이트(351), 및 제2 선택게이트(352)를 갖는다. 제1 선택게이트(351)와 첫번째 제1 액티브(331-1) 표면 사이에는 제1 게이트절연층(391)이 배치된다. 플로팅게이트(340)와 첫번째 제1 액티브(331-1) 표면 사이에는 제2 게이트절연층(392)이 배치된다. 제2 선택게이트(352)와 첫번째 제1 액티브(331-1) 표면 사이에는 제3 게이트절연층(393)이 배치된다.
첫번째 행 및 첫번째 열의 단위셀(cell 11)과 첫번째 행 및 두번째 열의 단위셀(cell 12)은, 제4 접합영역(374)를 공유하며, 제4 접합영역(374)을 기준으로 제1 방향을 따라 서로 대칭적으로 배치되는 제1 접합영역(371), 제2 접합영역(372), 및 제3 접합영역(373)을 포함한다. 제1 접합영역(371)은 소스라인(SL)에 공통으로 결합된다. 제4 접합영역(374)은 첫번째 비트라인(BL0)에 결합된다. 첫번째 행 및 첫번째 열의 단위셀(cell 11)의 제1 선택게이트(351) 및 제2 선택게이트(352)는 첫번째 워드라인(WL0)에 결합된다. 첫번째 행 및 두번째 열의 단위셀(cell 12)의 제1 선택게이트(351) 및 제2 선택게이트(352)는 두번째 워드라인(WL1)에 결합된다.
첫번째 행 및 첫번째 열의 단위셀(cell 11)을 선택적으로 프로그램하기 위해서는, 첫번째 행 및 첫번째 열의 단위셀(cell 11)의 첫번째 워드라인(WL0)에 포지티브 프로그램전압(+Vpp)을 인가하고, 첫번째 비트라인(BL0)에는 포지티브 비트라인프로그램전압(+Vblp)을 인가한다. 소스라인(SL)과 첫번째 제1 웰영역(310-1)에는 0V를 인가한다. 선택되지 않은 첫번째 행 및 두번째 열의 단위셀(cell 12)의 경우, 두번째 워드라인(WL1)에 0V를 인가한다. 첫번째 비트라인(BL0)은 두 단위셀들(cell 11, cell 12)에 의해 공유되므로, 첫번째 행 및 두번째 열의 단위셀(cell 12)의 첫번째 비트라인(BL0)에도 포지티브 비트라인 프로그램전압(+Vblp)이 인가된다.
이와 같은 바이어스 조건에 의해, 도 4 및 도 5를 참조하여 설명한 바와 같이, 핫 일렉트론 인젝션 메커니즘에 의해 첫번째 행 및 첫번째 열의 단위셀(cell 11)은 프로그램된다. 반면에 선택되지 않은 첫번째 행 및 두번째 열의 단위셀(cell 12)의 경우, 첫번째 비트라인(BL0)에 포지티브 비트라인프로그램전압(+Vblp)이 인가되더라도, 두번째 워드라인(WL1)에 0V가 인가되므로, 프로그램 동작이 수행되지 않는다. 비록 포지티브 비트라인프로그램전압(+Vblp)이 인가되는 첫번째 비트라인(BL0)이 선택된 첫번째 행 및 첫번째 열의 단위셀(cell 11) 및 선택되지 않은 첫번째 행 및 두번째 열의 단위셀(cell 12)에 의해 공유되지만, 첫번째 비트라인(BL0)에 결합되는 제4 접합영역(374)과, 선택되지 않은 첫번째 행 및 두번째 열의 단위셀(cell 12)의 플로팅게이트(340) 사이에 배치되는 첫번째 행 및 두번째 열의 단위셀(cell 12)의 제2 선택게이트(352)가 배리어(barrier) 역할을 수행한다. 이에 따라 첫번째 비트라인(BL0)에 인가되는 포지티브 비트라인프로그램전압(+Vblp)에 의해 선택되지 않은 첫번째 행 및 두번째 열의 단위셀(cell 12)의 플로팅게이트(340)가 프로그램 디스터브되는 현상이 억제될 수 있다.
도 13은 도 11의 셀 어레이의 등가회로도이다. 도 13을 참조하면, 복수개의 단위셀들 각각이 행들 및 열들의 교차점들 각각에 배치된다. 각각의 단위셀(200)은, 제1 선택트랜지스터(210), 제2 선택 트랜지스터(220), 및 저장 트랜지스터(230)로 구성된다. 단위셀(200)의 구성에 대한 설명은, 도 10을 참조하여 설명한 바와 동일하므로 이하에서는 생략하기로 한다. 각각의 열을 구성하는 단위셀들(200)은 워드라인을 공유한다. 예컨대 첫번째 열(C0)을 구성하는 단위셀들(200)은 첫번째 워드라인(WL0)을 공유한다. 각각의 행을 구성하는 단위셀들(200)은 비트라인을 공유한다. 예컨대 첫번째 행(R0)을 구성하는 단위셀들(200)은 첫번째 비트라인(BL0)을 공유한다. 모든 단위셀들(200)은 하나의 소스라인(SL)을 공유한다. 홀수번째 행을 구성하는 단위셀들(200) 및 인접한 짝수번째 행을 구성하는 단위셀들(200)은 이레이즈라인을 공유한다. 예컨대 첫번째 행(R0) 및 두번째 행(R1)을 구성하는 단위셀들(200)은 첫번째 이레이즈라인(EL0)을 공유한다. 그리고 세번째 행(R2) 및 네번째 행(R3)을 구성하는 단위셀들(200)은 두번째 이레이즈라인(EL1)을 공유한다.
선택 단위셀에 대한 프로그램을 위해, 선택된 단위셀의 워드라인 및 비트라인에 각각 포지티브 프로그램전압 및 포지티브 비트라인프로그램전압을 인가한다. 나머지 선택되지 않은 단위셀들의 워드라인들 및 비트라인들에는 0V를 인가한다. 소스라인(SL)에도 0V를 인가한다. 일 예에서 첫번째 행(R0) 및 첫번째 열(C0)의 단위셀(200)을 프로그램하기 위해, 첫번째 워드라인(WL0) 및 첫번째 비트라인(BL0)에 각각 포지티브 프로그램전압 및 포지티브 비트라인프로그램전압을 인가한다. 그리고 두번째 내지 여섯번째 워드라인(WL1-WL5) 및 두번째 내지 세번째 비트라인(BL1-BL3)에는 각각 0V를 인가한다. 이와 같은 바이어스 조건에 의해, 첫번째 행(R0) 및 첫번째 열(C0)의 단위셀(200)은 프로그램된다. 첫번째 워드라인(WL0)에 인가되는 포지티브 프로그램 전압은 첫번째 열(C0)을 구성하는 단위셀들에 공통으로 인가된다. 그러나 첫번째 열(C0)을 구성하는 단위셀들 중 선택되지 않은 두번째 내지 네번째 행(R1-R3)의 단위셀들은 각각의 비트라인(BL1-BL3)에 0V가 인가됨에 따라 프로그램되지 않는다. 또한 첫번째 비트라인(BL0)에 인가되는 포지티브 비트라인프로그램전압은 첫번째 행(R0)을 구성하는 단위셀들에 공통으로 인가된다. 그러나 첫번째 행(R0)을 구성하는 단위셀들 중 선택되지 않은 두번째 내지 여섯번째 열(C1-C5)의 단위셀들은 각각의 워드라인(WL1-WL5)에 0V가 인가됨에 따라 프로그램되지 않는다. 워드라인 및 비트라인에 모두 0V가 인가되는 나머지 선택되지 않은 단위셀들도 프로그램되지 않는다. 선택된 단위셀에 대한 리드 동작의 경우, 프로그램 동작에서의 포지티브 프로그램 전압 및 포지티브 비트라인프로그램 전압 대신에 포지티브 리드 전압 및 포지티브 비트라인리드전압이 대신 인가될 뿐, 나머지는 동일하다.
도 14는 본 개시의 다른 예에 따른 불휘발성 메모리소자의 단위셀을 나타내 보인 레이아웃도이다. 도 14에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타내며, 이하에서 중복되는 설명은 생략하기로 한다. 도 14를 참조하면, 본 예에 따른 불휘발성 메모리소자의 단위셀(500)에서 제2 선택게이트(532)는 제2 액티브(132)와 중첩되지 않는다. 일 예에서 제2 선택게이트(532)는 제2 웰영역(120)에 중첩될 수 있다. 다른 예에서 제2 선택게이트(532)는 제2 웰영역(120)과도 중첩되지 않을 수도 있다. 본 예에 따른 불휘발성 메모리소자의 단위셀(500)의 경우, 프로그램 동작을 위해 워드라인(WL)에 포지티브 프로그램전압을 인가하여, 제1 선택게이트(151) 및 제2 선택게이트(532)에 포지티브 프로그램전압이 공통으로 인가되더라도, 제1 선택게이트(151) 및 제2 선택게이트(532) 모두 제2 액티브(132)와 중첩되지 않으므로, 플로팅 상태의 제2 웰영역(120)에서의 전위는 포지티브 프로그램전압에 의한 영향을 받지 않으며, 이에 따라 프로그램 동작의 안정성을 보다 더 증대시킬 수 있다.
도 15는 본 개시에 따른 불휘발성 메모리소자의 셀 어레이의 다른 예를 나타내 보인 레이아웃도이다. 도 15에서 도 11과 동일한 참조부호는 동일한 구성요소를 나타내며, 이하에서 중복되는 설명은 생략하기로 한다. 도 15를 참조하면, 본 예에 따른 셀 어레이(600)에서, 제2 선택게이트(352)는 제2 액티브들(332-1, 332-2)과 중첩되지 않는다. 따라서 일부 제2 선택게이트, 예컨대 각각의 열을 구성하는 단위셀들 중 두번째 행(R1)의 단위셀들과 세번째 행(R2)의 단위셀들에 공유되는 제2 선택게이트(352)는, 제2 열(C0)의 단위셀들에 의해 공유되는 제1 선택게이트(351)와 전기적으로 연결되지 않는 고립된 구조를 갖는다. 이에 따라 본 예에서는 고립된 제2 선택게이트(352)을 동일한 단위셀의 제1 선택게이트(351)와 전기적으로 연결시키는 추가 연결 도전라인(554)을 갖는다. 이에 따라 예컨대 첫번째 워드라인(WL0)에 인가되는 전압은, 제1 선택게이트(351)에 인가되며, 또한 연결 도전라인(552) 또는 추가 연결 도전라인(554)을 통해 첫번째 열(C0)의 단위셀들에 포함되는 제2 선택게이트(352)에도 인가된다. 도 14를 참조하여 설명한 바와 같이, 제2 선택게이트(352)가 제2 액티브들(332-1, 332-2)과 중첩되지 않으므로, 제2 웰영역들(320-1, 320-2)의 전위는, 프로그램 동작을 위해 선택된 단위셀의 워드라인에 인가되는 포지티브 프로그램전압에 의해 영향받지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리소자의 단위셀
110...제1 웰영역 120...제2 웰영역
131...제1 액티브 132...제2 액티브
140...플로팅게이트 151...제1 선택게이트
152...제2 선택게이트 153...연결 도전라인
155...제1 유전체층 156...제2 유전체층
161...웰컨택 162...워드라인컨택
163...소스라인컨택 164...비트라인컨택
165...이레이즈라인컨택
171, 172, 173, 174...제1, 제2, 제3, 및 제4 접합영역
181, 182, 183...제1, 제2, 및 제3 채널영역
191, 192, 193...제1, 제2, 및 제3 게이트절연층

Claims (31)

  1. 복수개의 단위셀들을 포함하되, 상기 복수개의 단위셀들 각각은,
    기판의 내에서 제1 방향을 따라 길게 연장되도록 배치되는 제1 액티브;
    상기 제1 액티브와 교차하도록 제2 방향을 따라 길게 연장되도록 배치되는 단일층의 플로팅게이트;
    상기 플로팅게이트의 제1 측면과 인접한 상기 제1 액티브와 교차하도록 상기 플로팅게이트와 나란하게 배치되는 제1 선택게이트;
    상기 플로팅게이트의 제2 측면과 인접한 상기 제1 액티브와 교차하도록 상기 플로팅게이트와 나란하게 배치되는 제2 선택게이트;
    상기 플로팅게이트의 제1 측면 및 상기 제1 선택게이트의 제1 측면 사이에 배치되는 제1 유전체층; 및
    상기 플로팅게이트의 제2 측면 및 상기 제2 선택게이트의 제1 측면 사이에 배치되는 제2 유전체층을 포함하는 불휘발성 메모리소자.
  2. 제1항에 있어서,
    상기 복수개의 단위셀들 각각은 복수의 행들 및 열들의 교차점들 각각에 배치되는 불휘발성 메모리소자.
  3. 제1항에 있어서,
    상기 제1 액티브 밖에서 상기 제1 선택게이트의 일 단부 및 상기 제2 선택게이트의 일 단부를 연결하는 연결 도전라인을 더 포함하여, 상기 연결 도전라인으로 인가되는 전압이 상기 제1 선택게이트 및 제2 선택게이트에 각각 인가되는 불휘발성 메모리소자.
  4. 제1항에 있어서,
    상기 제1 액티브의 일 단부와 상기 제1 선택게이트의 제2 측면 사이의 상기 제1 액티브 내에 배치되며 소스라인에 결합되는 제1 접합영역;
    상기 제1 선택게이트의 제1 측면과 상기 플로팅게이트의 제1 측면 사이의 상기 제1 액티브 내에 배치되며 플로팅되는 제2 접합영역;
    상기 플로팅게이트의 제2 측면과 상기 제2 선택게이트의 제1 측면 사이의 상기 제1 액티브 내에 배치되는 플로팅되는 제3 접합영역; 및
    상기 제2 선택게이트의 제2 측면과 상기 제1 액티브의 다른 단부 사이의 상기 제1 액티브 내에 배치되며 비트라인에 결합되는 제4 접합영역을 더 포함하는 불휘발성 메모리소자.
  5. 제4항에 있어서,
    상기 제1 내지 제4 접합영역은 n+형의 도전형을 갖는 불휘발성 메모리소자.
  6. 제4항에 있어서,
    상기 제1 선택게이트 및 제2 선택게이트는 워드라인에 공통으로 결합되고,
    상기 워드라인 및 비트라인에 각각 포지티브 프로그램전압 및 포지티브 비트라인프로그램전압이 인가되고, 상기 소스라인에 그라운드전압을 인가하여 프로그램 동작이 수행되는 불휘발성 메모리소자.
  7. 제1항에 있어서,
    상기 기판과 상기 플로팅게이트 사이에 배치되는 제1 게이트절연층;
    상기 기판과 상기 제1 선택게이트 사이에 배치되는 제2 게이트절연층; 및
    상기 기판과 상기 제2 선택게이트 사이에 배치되는 제3 게이트절연층을 더 포함하는 불휘발성 메모리소자.
  8. 제1항에 있어서,
    상기 제1 유전체층 및 제2 유전체층은, 상기 제2 방향을 따라 실질적으로 동일한 폭을 갖는 불휘발성 메모리소자.
  9. 제1항에 있어서,
    상기 제1 액티브와 이격되도록 배치되며 상기 플로팅게이트와 중첩되는 제2 액티브를 더 포함하는 불휘발성 메모리소자.
  10. 제9항에 있어서,
    상기 제2 액티브는, 상기 제1 선택게이트 및 제2 선택게이트 중 어느 하나와 중첩되는 불휘발성 메모리소자.
  11. 제9항에 있어서,
    상기 제2 액티브는, 상기 제1 선택게이트 및 제2 선택게이트 모두와 중첩되지 않는 불휘발성 메모리소자.
  12. 제9항에 있어서,
    상기 제1 액티브를 둘러싸도록 배치되며 웰바이어스라인에 결합되는 제1 웰영역; 및
    상기 제2 방향을 따라 상기 제1 웰영역과 이격되면서 상기 제2 액티브를 둘러싸도록 배치되며 이레이즈라인에 결합되는 제2 웰영역을 더 포함하는 불휘발성 메모리소자.
  13. 제12항에 있어서,
    상기 제2 웰영역은 상기 제1 웰영역과 반대 도전형을 갖는 불휘발성 메모리소자.
  14. 제12항에 있어서,
    상기 이레이즈라인에 포지티브 이레이즈전압을 인가하여 F-N 터널링에 의한 이레이즈 동작이 수행되도록 하는 불휘발성 메모리소자.
  15. 복수의 행들 및 열들의 교차점들 각각에 배치되는 복수개의 단위셀들을 포함하되,
    상기 복수개의 단위셀들 각각은,
    소스라인에 결합되는 소스단자, 제1 접합단자에 결합되는 드레인단자, 및 워드라인에 결합되는 제1 선택게이트단자를 갖는 제1 선택트랜지스터;
    제2 접합단자에 결합되는 소스단자, 비트라인에 결합되는 드레인단자, 및 상기 워드라인에 공통으로 결합되는 제2 선택게이트단자를 갖는 제2 선택트랜지스터;
    플로팅된 단일층의 게이트로 구성되는 플로팅게이트단자, 상기 제1 선택트랜지스터의 제1 접합단자에 결합되는 소스단자, 및 상기 제2 선택트랜지스터의 제2 접합단자에 결합되는 저장트랜지스터;
    일 단자는 상기 플로팅게이트단자에 결합되고 다른 단자는 이레이즈라인에 결합되는 수직 커패시터성분;
    일 단자는 상기 제1 선택게이트단자에 결합되고 다른 단자는 상기 플로팅게이트단자에 결합되는 제1 수평 커플링 커패시터성분; 및
    일 단자는 상기 제2 선택게이트단자에 결합되고 다른 단자는 상기 플로팅게이트단자에 결합되는 제2 수평 커플링 커패시터성분을 포함하는 불휘발성 메모리소자.
  16. 제15항에 있어서,
    상기 제1 선택트랜지스터, 저장 트랜지스터, 및 제2 선택트랜지스터는 웰바이어스라인에 결합되는 벌크를 공유하는 불휘발성 메모리소자.
  17. 제16항에 있어서,
    상기 워드라인 및 비트라인에 각각 포지티브 프로그램전압 및 포지티브 비트라인프로그램전압을 인가하고,
    상기 소스라인 및 웰바이어스라인에 그라운드전압을 인가하고, 그리고
    상기 이레이즈라인은 플로팅시켜, 상기 단위셀에 대한 프로그램 동작을 수행하는 불휘발성 메모리소자.
  18. 제16항에 있어서,
    상기 이레이즈라인에 포지티브 이레이즈전압을 인가하고, 그리고
    상기 워드라인, 소스라인, 비트라인, 및 웰바이어스라인에 그라운드전압을 인가하여, 상기 단위셀에 대한 이레이즈 동작을 수행하는 불휘발성 메모리소자.
  19. 제16항에 있어서,
    상기 워드라인 및 비트라인에 각각 포지티브 리드전압 및 포지티브 비트라인리드전압을 인가하고,
    상기 소스라인 및 웰바이어스라인에 그라운드전압을 인가하고, 그리고
    상기 이레이즈라인은 플로팅시켜, 상기 단위셀에 대한 리드 동작을 수행하는 불휘발성 메모리소자.
  20. 각각이 제1 방향을 따라 길게 연장되며, 제2 방향을 따라 상호 이격되도록 배치되는 제1 액티브들;
    상기 제2 방향을 따라 상기 제1 액티브들 사이에 배치되되, 상기 제1 액티브들 사이에서 각각이 상기 제1 방향을 따라 상호 이격되도록 배치되는 제2 액티브들;
    각각이 상기 제1 방향을 따라 하나의 제1 액티브와 교차하고, 일 단부는 상기 하나의 제2 액티브에 인접한 제2 액티브와 중첩되며, 각각이 상기 제2 방향을 따라 상호 이격되도록 배치되는 플로팅게이트들;
    각각이 상기 제2 방향을 따라 상기 제1 액티브들 모두와 교차하도록 상기 플로팅게이트들 각각의 일 측면에 나란하게 배치되는 제1 선택게이트들;
    각각이 상기 제2 방향을 따라 제1 액티브들 및 제2 액티브들과 교차하도록 상기 플로팅게이트들 각각의 다른 측면에 나란하게 배치되는 제2 선택게이트들; 및
    상기 플로팅게이트들 중 어느 하나의 플로팅게이트의 양 측면에 나란하게 배치되는 제1 선택게이트 및 제2 선택게이트의 일 단부를 직접 연결하는 연결 도전라인을 포함하는 불휘발성 메모리소자.
  21. 제20항에 있어서,
    상기 제1 액티브들 중 어느 하나의 제1 액티브는 동일한 행의 단위셀들에 공유되고, 그리고
    상기 제2 액티브들은 서로 인접한 2개의 행들 각각의 행의 단위셀들에 공유되되, 상기 제2 액티브들 중 각각의 제2 액티브는 서로 인접한 2개의 열들 각각의 열의 단위셀들에 공유되는 불휘발성 메모리소자.
  22. 제21항에 있어서,
    상기 제2 방향을 따라 n번째(n은 자연수) 제2 액티브들은 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들에 공유되되,
    상기 n번째 제2 액티브들 중 상기 제1 방향을 따라 m번째(m은 자연수) 제2 액티브는 상기 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들 중 2(m-1)+1번째 열의 단위셀들 및 2(m-1)+2번째 열의 단위셀들에 공유되는 불휘발성 메모리소자.
  23. 제20항에 있어서,
    각각이 상기 제1 액티브들 중 적어도 하나의 제1 액티브를 둘러싸는 제1 웰영역들; 및
    각각이 상기 제2 액티브들을 둘러싸는 제2 웰영역들 더 포함하는 불휘발성 메모리소자.
  24. 제20항에 있어서,
    상기 제1 액티브들 각각은, 소스영역 및 드레인영역을 포함하되,
    상기 소스영역은, 상호 인접한 짝수번째 열의 단위셀 및 홀수번째 열의 단위셀에 공유되고, 그리고
    상기 드레인영역은, 상호 인접한 홀수번째 열의 단위셀 및 짝수번째 열의 단위셀에 공유되는 불휘발성 메모리소자.
  25. 제24항에 있어서,
    상기 연결 도전라인은 워드라인에 결합되고,
    상기 제1 액티브들 각각의 드레인영역들은 비트라인에 공통으로 결합되고,
    상기 제1 액티브들 모두의 소스영역들은 소스라인에 공통으로 결합되며, 그리고
    상기 제2 액티브들은 이레이즈라인에 공통으로 결합되는 불휘발성 메모리소자.
  26. 각각이 제1 방향을 따라 길게 연장되며, 제2 방향을 따라 상호 이격되도록 배치되는 제1 액티브들;
    상기 제2 방향을 따라 상기 제1 액티브들 사이에 배치되되, 상기 제1 액티브들 사이에서 각각이 상기 제1 방향을 따라 상호 이격되도록 배치되는 제2 액티브들;
    각각이 상기 제1 방향을 따라 하나의 제1 액티브와 교차하고, 일 단부는 상기 하나의 제2 액티브에 인접한 제2 액티브와 중첩되며, 각각이 상기 제2 방향을 따라 상호 이격되도록 배치되는 플로팅게이트들;
    각각이 상기 제2 방향을 따라 상기 제1 액티브들 모두와 교차하도록 상기 플로팅게이트들 각각의 일 측면에 나란하게 배치되는 제1 선택게이트들;
    각각이 상기 제2 방향을 따라 상기 제2 액티브들과 교차하지 않도록 상호 이격되면서 상기 플로팅게이트들 각각의 다른 측면에 나란하게 배치되는 제2 선택게이트들;
    상기 플로팅게이트들 중 첫번째 제1 액티브와 교차하는 플로팅게이트의 양 측면에 나란하게 배치되는 제1 선택게이트 및 제2 선택게이트의 단부를 연결하는 연결 도전라인; 및
    상기 플로팅게이트들 중 첫번째 제1 액티브를 제외한 짝수번째 제1 액티브 와 교차하는 플로팅게이트 및 인접한 홀수번째 제1 액티브와 교차하는 플로팅게이트 사이에서 제1 선택게이트 및 제2 선택게이트의 단부를 연결하는 추가 연결 도전라인을 포함하는 불휘발성 메모리소자.
  27. 제26항에 있어서,
    상기 제1 액티브들 중 어느 하나의 제1 액티브는 동일한 행의 단위셀들에 공유되고, 그리고
    상기 제2 액티브들은 서로 인접한 2개의 행들 각각의 행의 단위셀들에 공유되되, 상기 제2 액티브들 중 각각의 제2 액티브는 서로 인접한 2개의 열들 각각의 열의 단위셀들에 공유되는 불휘발성 메모리소자.
  28. 제27항에 있어서,
    상기 제2 방향을 따라 n번째(n은 자연수) 제2 액티브들은 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들에 공유되되,
    상기 n번째 제2 액티브들 중 상기 제1 방향을 따라 m번째(m은 자연수) 제2 액티브는 상기 2(n-1)+1번째 행의 단위셀들 및 2(n-1)+2번째 단위셀들 중 2(m-1)+1번째 열의 단위셀들 및 2(m-1)+2번째 열의 단위셀들에 공유되는 불휘발성 메모리소자.
  29. 제26항에 있어서,
    각각이 상기 제1 액티브들 중 적어도 하나의 제1 액티브를 둘러싸는 제1 웰영역들; 및
    각각이 상기 제2 액티브들을 둘러싸는 제2 웰영역들 더 포함하는 불휘발성 메모리소자.
  30. 제26항에 있어서,
    상기 제1 액티브들 각각은, 소스영역 및 드레인영역을 포함하되,
    상기 소스영역은, 상호 인접한 짝수번째 열의 단위셀 및 홀수번째 열의 단위셀에 공유되고, 그리고
    상기 드레인영역은, 상호 인접한 홀수번째 열의 단위셀 및 짝수번째 열의 단위셀에 공유되는 불휘발성 메모리소자.
  31. 제30항에 있어서,
    상기 연결 도전라인은 워드라인에 결합되고,
    상기 제1 액티브들 각각의 드레인영역들은 비트라인에 공통으로 결합되고,
    상기 제1 액티브들 모두의 소스영역들은 소스라인에 공통으로 결합되며, 그리고
    상기 제2 액티브들은 이레이즈라인에 공통으로 결합되는 불휘발성 메모리소자.
KR1020180022198A 2018-02-23 2018-02-23 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자 KR102422839B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180022198A KR102422839B1 (ko) 2018-02-23 2018-02-23 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
TW107142434A TWI736811B (zh) 2018-02-23 2018-11-28 具有橫向耦合結構和單層閘極的非揮發性記憶體裝置
US16/212,329 US10608001B2 (en) 2018-02-23 2018-12-06 Nonvolatile memory devices having a lateral coupling structure and a single layer gate
CN201811564732.8A CN110190057B (zh) 2018-02-23 2018-12-20 具有横向耦合结构和单层栅极的非易失性存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180022198A KR102422839B1 (ko) 2018-02-23 2018-02-23 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20190101798A true KR20190101798A (ko) 2019-09-02
KR102422839B1 KR102422839B1 (ko) 2022-07-19

Family

ID=67683926

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180022198A KR102422839B1 (ko) 2018-02-23 2018-02-23 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자

Country Status (4)

Country Link
US (1) US10608001B2 (ko)
KR (1) KR102422839B1 (ko)
CN (1) CN110190057B (ko)
TW (1) TWI736811B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11245004B2 (en) * 2019-12-11 2022-02-08 Ememory Technology Inc. Memory cell with isolated well region and associated non-volatile memory
CN111463210B (zh) * 2020-04-08 2021-07-20 长江存储科技有限责任公司 一种外围电路及三维存储器
US11211469B2 (en) * 2020-05-28 2021-12-28 Taiwan Semiconductor Manufacturing Company Limited Third generation flash memory structure with self-aligned contact and methods for forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150069486A1 (en) * 2013-09-06 2015-03-12 SK Hynix Inc. Non-volatile memory device
KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20160051175A (ko) * 2014-10-31 2016-05-11 에스케이하이닉스 주식회사 단일층 게이트를 갖는 불휘발성 메모리소자
KR20170059648A (ko) * 2015-11-23 2017-05-31 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
KR20170109704A (ko) * 2016-03-21 2017-10-10 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888755B2 (en) * 2002-10-28 2005-05-03 Sandisk Corporation Flash memory cell arrays having dual control gates per memory cell charge storage element
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
KR102075004B1 (ko) * 2013-11-11 2020-02-11 에스케이하이닉스 주식회사 비휘발성 메모리 장치
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
KR102554495B1 (ko) * 2016-01-22 2023-07-12 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9734910B1 (en) * 2016-01-22 2017-08-15 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
KR20170092770A (ko) 2016-02-04 2017-08-14 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150069486A1 (en) * 2013-09-06 2015-03-12 SK Hynix Inc. Non-volatile memory device
KR20150121449A (ko) * 2014-04-21 2015-10-29 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
KR20160051175A (ko) * 2014-10-31 2016-05-11 에스케이하이닉스 주식회사 단일층 게이트를 갖는 불휘발성 메모리소자
KR20170059648A (ko) * 2015-11-23 2017-05-31 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
KR20170109704A (ko) * 2016-03-21 2017-10-10 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11855204B2 (en) 2020-04-20 2023-12-26 Unist (Ulsan National Institute Of Science And Technology) Ultra high-density memory and multi-level memory device and method of fabricating the same

Also Published As

Publication number Publication date
US10608001B2 (en) 2020-03-31
CN110190057B (zh) 2023-09-12
TW201943058A (zh) 2019-11-01
CN110190057A (zh) 2019-08-30
US20190267388A1 (en) 2019-08-29
KR102422839B1 (ko) 2022-07-19
TWI736811B (zh) 2021-08-21

Similar Documents

Publication Publication Date Title
TWI644399B (zh) Semiconductor memory device
US9530794B2 (en) Apparatuses having a ferroelectric field-effect transistor memory array and related method
KR102300122B1 (ko) 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
US9391087B2 (en) Nonvolatile semiconductor memory device
TWI620188B (zh) Semiconductor memory device
KR102422839B1 (ko) 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
US20170263638A1 (en) Semiconductor memory device
KR20160019848A (ko) 서브 블록 이레이즈
JP6759235B2 (ja) フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置
US8760925B2 (en) Non-volatile semiconductor memory device
JP4004809B2 (ja) 半導体装置及びその動作方法
KR102345674B1 (ko) 불휘발성 메모리소자 및 그 제조방법과, 불휘발성 메모리 셀어레이
CN107112326B (zh) 反熔丝存储器及半导体存储装置
JP6475777B2 (ja) フィールドサブビットラインｎｏｒフラッシュアレイ
US20120243335A1 (en) Non-volatile semiconductor memory with bit line hierarchy
TW201513118A (zh) 非揮發性半導體記憶裝置
KR20140139874A (ko) 싱글 폴리형 이이피롬의 셀 구조 및 그 동작방법
JP6034417B2 (ja) 半導体メモリ
KR20100121129A (ko) 반도체 소자의 프로그램 방법
JP2006332229A (ja) フラッシュメモリ
JP2007257829A (ja) 半導体装置及びその動作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant