KR20170092770A - 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들 - Google Patents

싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들 Download PDF

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Abstract

싱글 폴리 불휘발성 메모리 셀은, P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역과, 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역과, 그리고 P채널형 플로팅게이트 트랜지스터와, 그리고 P채널형 리드 선택 트랜지스터를 포함한다. P채널형 플로팅게이트 트랜지스터는, 제1 액티브영역 위에 배치되되, 제2 액티브영역 위로 연장되는 플로팅게이트층과, 제1 액티브영역 내에 배치되는 P+형 드레인영역 및 P+형 접합영역을 포함한다. P채널형 리드 선택 트랜지스터는, 제1 액티브영역 위에 배치되는 리드 선택 게이트층과, 제1 액티브영역 내에 배치되는 P+형 접합영역 및 P+형 소스영역을 포함한다. 제1 N형 웰영역과 P채널형 리드 선택 트랜지스터의 P+형 소스영역은 연결라인에 의해 상호 결합된다.

Description

싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들{Single poly non-volatile memory cell, memory cell array, and method of operating the memory cell and memory cell array}
본 개시의 여러 실시예들은 일반적으로 불휘발성 메모리 소자에 관한 것으로서, 특히 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이와, 그 동작 방법들에 관한 것이다.
최근 불휘발성 메모리 소자가 시스템온칩 임베디드 메모리(SOC embedded memory)로 각광받고 있다는 점은 잘 알려져 있다. 그러나 일반적인 불휘발성 메모리 소자는 표준 시모스(CMOS; Complementary Metal Oxide Semiconductor) 공정인 아닌 더블-폴리(double-poly) 공정을 사용하여 제조되기 때문에, 아직까지 임베디드 메모리로의 적용이 제한적으로 이루어지고 있다. 또한 적층된 구조로 형성되므로, 플로팅게이트 및 컨트롤게이트를 형성하기 위하여, 폴리실리콘 증착 공정과 식각 공정이 각각 실시되어야 하므로 공정이 복잡해진다. 또한 플로팅게이트와 컨트롤게이트가 적층된 구조를 갖도록 형성되므로, 제조 과정, 특히 식각 공정에서 오정렬(misalign)이 발생될 가능성이 높기 때문에 수율이 저하되는 원인이 될 수 있다. 이에 따라 최근에는 표준적인 시모스 공정을 이용해서 제조할 수 있는 싱글 폴리 불휘발성 메모리 소자가 각광받고 있다.
본 출원이 해결하고자 하는 과제는, 네가티브 바이어스 전압을 사용하지 않고 프로그램 동작, 이레이즈 동작, 및 리드 동작을 수행할 수 있으며, 간단한 바이어스 인가 조건만으로 프로그램 동작 및 이레이즈 동작을 수행할 수 있도록 하는 싱글 폴리 불휘발성 메모리 셀을 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 위와 같은 싱글 폴리 불휘발성 메모리 셀의 동작 방법을 제공하는 것이다.
본 출원이 해결하고자 하는 또 다른 과제는, 위와 같은 싱글 폴리 불휘발성 메모리 셀로 구성되는 메모리 셀 어레이와 그 동작 방법을 제공하는 것이다.
본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀은, P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역과, 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역과, 그리고 P채널형 플로팅게이트 트랜지스터와, 그리고 P채널형 리드 선택 트랜지스터를 포함한다. P채널형 플로팅게이트 트랜지스터는, 제1 액티브영역 위에 배치되되, 제2 액티브영역 위로 연장되는 플로팅게이트층과, 제1 액티브영역 내에 배치되는 P+형 드레인영역 및 P+형 접합영역을 포함한다. P채널형 리드 선택 트랜지스터는, 제1 액티브영역 위에 배치되는 리드 선택 게이트층과, 제1 액티브영역 내에 배치되는 P+형 접합영역 및 P+형 소스영역을 포함한다. 제1 N형 웰영역과 P채널형 리드 선택 트랜지스터의 P+형 소스영역은 연결라인에 의해 상호 결합된다.
본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀은, 플로팅게이트와, 드레인단자와, 접합단자를 갖는 P채널형 플로팅게이트 트랜지스터와, 리드 선택 게이트단자와, 소스단자를 가지며 P채널형 플로팅게이트 트랜지스터와 접합단자를 공유하는 P채널형 리드 선택 트랜지스터와, 리드 선택 게이트단자에 결합되는 워드라인과, 소스단자에 결합되는 터널링/소스라인과, 드레인단자에 결합되는 비트라인과, 그리고 플로팅게이트에 제1 커패시터 성분 및 제1 다이오드 성분을 통해 결합되는 어레이컨트롤게이트라인을 포함한다. 플로팅게이트와 터널링/소스라인은 제2 커패시터 성분 및 제2 다이오드 성분을 통해 상호 결합된다.
본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 동작방법은, P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역과, 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역과, 제1 액티브영역 위에 배치되되, 제2 액티브영역 위로 연장되어 커패시터 성분을 개재하여 어레이컨트롤게이트라인에 결합되는 플로팅게이트층과, 제1 액티브영역 내에 배치되어 비트라인에 결합되는 P+형 드레인영역 및 P+형 접합영역을 포함하는 P채널형 플로팅게이트 트랜지스터와, 제1 액티브영역 위에 배치되어 워드라인에 결합되는 리드 선택 게이트층과, 제1 액티브영역 내에 배치되는 P+형 접합영역 및 P+형 소스영역을 포함하는 P채널형 리드 선택 트랜지스터와, 제1 N형 웰영역과 상기 P채널형 리드 선택 트랜지스터의 P+형 소스영역을 연결하여 터널링/소스라인에 결합되는 연결라인을 포함하는 싱글 폴리 불휘발성 메모리 셀의 동작방법에 있어서, 워드라인 및 비트라인은 플로팅시키고, 어레이컨트롤게이트라인 및 터널링/소스라인에 각각 포지티브 프로그램전압 및 그라운드전압을 인가하여 프로그램 동작을 수행한다.
본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이는, 행들 및 열들의 교차점들 각각에 각각 배치되는 단위셀들과, 행들 중 어느 한 행을 구성하는 단위셀들에 공통으로 결합되는 어레이컨트롤게이트라인들 및 워드라인들과, 열들 중 어느 한 열을 구성하는 단위셀들에 공통으로 결합되는 비트라인들 및 터널링/소스라인들을 포함한다. 단위셀들 각각은, P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역과, 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역과, 제1 액티브영역 위에 배치되되, 제2 액티브영역 위로 연장되어 커패시터 성분을 개재하여 어레이컨트롤게이트라인에 결합되는 플로팅게이트층과, 제1 액티브영역 내에 배치되어 상기 비트라인에 결합되는 P+형 드레인영역 및 플로팅 상태의 P+형 접합영역을 포함하는 P채널형 플로팅게이트 트랜지스터와, 그리고 제1 액티브영역 위에 배치되어 워드라인에 결합되는 리드 선택 게이트층과, 제1 액티브영역 내에 배치되어 터널링/소스라인에 결합되는 P+형 소스영역 및 플로팅 상태의 P+형 접합영역을 포함하는 P채널형 리드 선택 트랜지스터를 포함한다.
본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법은, 행들 및 열들의 교차점들 각각에 각각 배치되는 단위셀들과, 행들 중 어느 한 행을 구성하는 단위셀들에 공통으로 결합되는 어레이컨트롤게이트라인들 및 워드라인들과, 그리고 열들 중 어느 한 열을 구성하는 단위셀들에 공통으로 결합되는 비트라인들 및 터널링/소스라인들을 포함하되, 단위셀들 각각은, 커패시터 성분을 통해 어레이컨트롤게이트라인에 결합되는 플로팅게이트와, 비트라인에 결합되는 드레인단자와, 접합단자를 갖는 P채널형 플로팅게이트 트랜지스터와, 그리고 워드라인에 결합되는 리드 선택 게이트단자와, 터널링/소스라인에 결합되는 소스단자를 가지며 P채널형 플로팅게이트 트랜지스터와 접합단자를 공유하는 P채널형 리드 선택 트랜지스터로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법에 있어서, 워드라인들 및 비트라인들은 플로팅시키고, 어레이컨트롤게이트라인들 및 터널링/소스라인들에 대해서 포지티브 바이어스 전압 또는 그라운드 전압을 인가하여 선택된 단위셀에 대한 프로그램 동작 또는 이레이즈 동작을 수행한다.
본 개시의 여러 실시예들에 따르면, 프로그램 동작, 이레이즈 동작, 및 리드 동작 과정에서 어떠한 네가티브 바이어스 전압도 사용되지 않음에 따라 네가티브 바이어스 전압 형성을 위한 네가티브 차지 펌프(negative charge pump)가 불필요하며, 또한 프로그램 동작 및 이레이즈 동작이 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)으로의 바이어스 인가만으로 이루어짐에 따라 프로그램 동작 및 이레이즈 동작을 위한 디코더 회로의 간단화를 구현할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 3은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 등가회로도이다.
도 4는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다.
도 5는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 도면들이다.
도 6은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 도면들이다.
도 7은 본 개시의 다른 예에 따른 싱글 폴리 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다.
도 8은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다.
도 9는 본 개시의 다른 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다.
도 10은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 등가회로도이다.
도 11은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다.
도 12는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 어레이컨트롤게이트라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 13은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 터널링/소스라인을 공유하는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 14는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 어레이컨트롤게이트라인 및 터널링/소스라인을 모두 공유하지 않는 비선택 단위셀의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 15는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다.
도 16은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 어레이컨트롤게이트라인을 공유하는 비선택 단위셀의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 17은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 터널링/소스라인을 공유하는 비선택 단위셀의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 18은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀과 어레이컨트롤게이트라인 및 터널링/소스라인을 모두 공유하지 않는 비선택 단위셀의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다.
도 19는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 1 및 도 2를 참조하면, 싱글 폴리 불휘발성 메모리 셀(100)은, P형 반도체영역(102) 내에 배치되는 제1 N형 웰영역(111) 및 제2 N형 웰영역(112)을 포함한다. P형 반도체영역(102)은 P형 반도체기판일 수 있다. P형 반도체영역(102)은 반도체기판 내에 형성된 P형 접합영역, 예컨대 P형 웰영역일 수도 있다. P형 반도체영역(102)은 반도체기판 위에 형성된 P형으로 도핑된 에피택셜층일 수도 있다. 제1 N형 웰영역(111) 및 제2 N형 웰영역(112)은, 임의의 제1 방향(예컨대 도면에서 가로 방향)을 따라서 P형 반도체영역(102)에 의해 상호 이격되도록 배치된다. 일 예에서 제1 N형 웰영역(111) 및 제2 N형 웰영역(112)은 사각 형태의 평면 구조를 가질 수 있다. 이 경우 제1 N형 웰영역(111)의 평면적은 제2 N형 웰영역(112)의 평면적보다 작을 수 있다. 제1 N형 웰영역(111) 및 제2 N형 웰영역(112)은 동일한 이온 임플란트 공정을 통해 형성될 수 있다. 이 경우 제1 N형 웰영역(111)에서의 도핑농도 및 접합깊이는, 각각 제2 N형 웰영역(112)에서의 도핑농도 및 접합깊이와 실질적으로 동일할 수 있다.
제1 N형 웰영역(111) 내에는 제1 액티브영역(106)이 배치된다. 일 예에서 제1 액티브영역(106)은 제1 방향을 따라 길게 연장되도록 배치되는 스트라이프 형태의 평면 구조를 가질 수 있다. 제2 N형 웰영역(112) 내에는 제2 액티브영역(107)이 배치된다. 일 예에서 제2 액티브영역(107)은 사각 형태의 평면 구조를 가질 수 있다. 제1 액티브영역(106) 및 제2 액티브영역(107)은 트랜치 소자분리층(104)에 의해 한정될 수 있다. 제1 N형 웰영역(111) 내에는 제1 액티브영역(106)과 이격되도록 제3 액티브영역(108)이 배치될 수 있다. 제3 액티브영역(108)은 제1 방향과 교차하는 제2 방향(즉 도면에서 세로 방향)을 따라 제1 액티브영역(106)과 이격될 수 있다. 그러나 이는 하나의 예로서 제3 액티브영역(108)은, 제1 N형 웰영역(111)의 평면적을 증가시키지 않는 범위 내에서, 제1 방향을 따라서 또는 대각 방향을 따라서 제1 액티브영역(106)과 이격되도록 배치될 수도 있다.
제1 액티브영역(106) 내에는 P+형 소스영역(141), P+형 접합영역(142), 및 P+형 드레인영역(143)이 배치된다. P+형 소스영역(141), P+형 접합영역(142), 및 P+형 드레인영역(143)은 제1 방향을 따라 상호 이격되도록 배치된다. P+형 소스영역(141) 및 P+형 접합영역(142)은, 제1 방향을 따라 제1 채널영역(121)에 의해 상호 이격된다. P+형 접합영역(142) 및 P+형 드레인영역(143)은, 제1 방향을 따라 제2 채널영역(122)에 의해 상호 이격된다. 비록 도면에 나타내지는 않았지만, P+형 소스영역(141), P+형 접합영역(142), 및 P+형 드레인영역(143)은, LDD(Lightly Doped Drain) 구조를 가질 수도 있다. 제3 액티브영역(108) 내에는 제1 N+형 컨택영역(131)이 배치된다. 제1 N+형 컨택영역(131)은 제1 컨택(171)을 통해 연결라인(190)에 연결되며, P+형 소스영역(141) 또한 소스컨택(181)을 통해 연결라인(190)에 연결된다. 연결라인(190)은 터널링/소스라인(TUN/SL)에 결합된다. P+형 접합영역(142)은 플로팅 상태를 갖는다. P+형 드레인영역(143)은 드레인컨택(182)을 통해 비트라인(BL)에 결합된다. 제2 액티브영역(107) 내에는 제2 N+형 컨택영역(132)이 배치된다. 제2 N+형 컨택영역(132)은, 일부가 오픈된(opened) 사각 고리 형태의 평면 구조를 가질 수 있다. 제2 N+형 컨택영역(132)은, 제2 컨택(172)을 통해 어레이컨트롤게이트라인(ACG)에 결합된다.
제1 액티브영역(106)의 제1 채널영역(121) 위에는 제1 게이트절연층(151) 및 리드 선택 게이트층(152)이 배치된다. 일 예에서 제1 게이트절연층(151)은 옥사이드(oxide)층으로 구성될 수 있고, 리드 선택 게이트층(152)은 폴리실리콘(polysilicon)층으로 구성될 수 있다. 제1 게이트절연층(151) 및 리드 선택 게이트층(152)은, 제1 액티브영역(106)의 제1 채널영역(121)과 교차하면서 제2 방향을 따라 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 제1 게이트절연층(151) 및 리드 선택 게이트층(152)은, 평면 구조상으로, 제1 N형 웰영역(111) 위에만 배치될 뿐, 제1 N형 웰영역(111)을 벗어나지 않는다. 리드 선택 게이트층(152)은, 게이트컨택(185)을 통해 워드라인(WL)에 결합된다.
제1 액티브영역(106)의 제2 채널영역(122) 위에는 제2 게이트절연층(161) 및 플로팅게이트층(162)이 배치된다. 일 예에서 제2 게이트절연층(161)은 옥사이드층으로 구성될 수 있고, 플로팅게이트층(162)은 폴리실리콘층으로 구성될 수 있다. 제2 게이트절연층(161) 및 플로팅게이트층(162)은, 제1 액티브영역(106)의 제2 채널영역(122)과 교차하면서 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 제2 게이트절연층(161) 및 플로팅게이트층(162)은, 제1 N형 웰영역(111) 및 제2 N형 웰영역(112) 사이의 P형 반도체영역(102)을 거쳐서 제2 N형 웰영역(112) 및 제2 액티브영역(107) 위로 연장된다. 제2 액티브영역(107) 위에서 제2 게이트절연층(161) 및 플로팅게이트층(162)은, 제2 N형 웰영역(107)과 중첩되도록 배치된다. 이에 따라 제2 액티브영역(107)에서 제2 게이트절연층(161), 플로팅게이트층(162), 및 제2 N형 웰영역(112)의 수직 중첩 구조는 모스 커패시터(MOS capacitor)를 구성할 수 있다.
도 3은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 등가회로도이다. 도 3을 참조하면, 불휘발성 메모리 셀의 등가회로(200)는, P채널형 플로팅게이트 트랜지스터(210) 및 P채널형 리드 선택 트랜지스터(220)를 포함한다. P채널형 플로팅게이트 트랜지스터(210)는, 플로팅게이트(FG)와, 드레인단자(D)와, 그리고 접합단자(J)를 갖는다. 접합단자(J)는, P채널형 리드 선택 트랜지스터(220) 및 P채널형 플로팅게이트 트랜지스터(210)에 의해 공유된다. P채널형 플로팅게이트 트랜지스터(210)의 플로팅게이트(FG)는, 제1 커패시터 성분(230)을 통해 어레이컨트롤게이트라인(ACG)에 결합된다. P채널형 플로팅게이트 트랜지스터(210)의 플로팅게이트(FG)는, 제2 커패시터 성분(250)을 통해 터널링/소스라인(TUN/SL)에도 결합된다. 어레이컨트롤게이트라인(ACG)에 결합되는 라인과, 터널링/소스라인(TUN/SL)에 결합되는 라인은, P채널형 플로팅게이트 트랜지스터(210)의 플로팅게이트(FG)에 대해 병렬로 배치된다. P채널형 플로팅게이트 트랜지스터(210)의 드레인단자(D)는 비트라인(BL)에 결합된다. 리드 선택 트랜지스터(220)는, 게이트단자(G)와, 소스단자(S)와, 그리고 접합단자(J)를 갖는다. 리드 선택 트랜지스터(220)의 게이트단자(G) 및 소스단자(S)는, 각각 워드라인(WL) 및 터널링/소스라인(TUN/SL)에 결합된다. P채널형 플로팅게이트 트랜지스터(210)와 P채널형 리드 선택 트랜지스터(220)가 공유하는 P+형 접합단자(J)는 플로팅 상태로 유지된다.
P채널형 플로팅게이트 트랜지스터(210)는, 도 1 및 도 2를 참조하여 설명한 싱글 폴리 불휘발성 메모리 셀(100)의 P+형 접합영역(142), 제2 채널영역(122), P+형 드레인영역(143), 제2 게이트절연층(161), 및 플로팅게이트층(162)으로 구성될 수 있다. P채널형 리드 선택 트랜지스터(220)는, 싱글 폴리 불휘발성 메모리 셀(100)의 P+형 소스영역(141), 제1 채널영역(121), P+형 접합영역(142), 제1 게이트절연층(151), 및 리드 선택 게이트층(152)으로 구성될 수 있다. 제1 커패시터 성분(230)은, 싱글 폴리 불휘발성 메모리 셀(100)의 제2 액티브영역(107)에서 제2 게이트절연층(161), 플로팅게이트층(162), 및 제2 N형 웰영역(112)에 의해 구성되는 모스 커패시터 성분일 수 있다. 제2 커패시터 성분(250)은, 싱글 폴리 불휘발성 메모리 셀(100)의 제1 액티브영역(106)에서 제2 게이트절연층(161), 플로팅게이트층(162), 및 제1 채널영역(121)에 의해 구성되는 모스 커패시터 성분일 수 있다.
본 예에 따른 싱글 폴리 불휘발성 메모리 셀(100)은, 리드 선택 트랜지스터(220)와는 무관하게 프로그램 동작 및 이레이즈 동작을 수행한다. 리드 선택 트랜지스터(220)는, 단지 리드 동작에서만 선택 트랜지스터(220)로 기능한다. 이에 따라 본 예에 따른 싱글 폴리 불휘발성 메모리 셀(100)의 프로그램 동작 및 이레이즈 동작은, 전적으로 F-N 터널링(Fowler-Nordheim tunneling) 메커니즘에 의해 수행된다. 프로그램 동작, 이레이즈 동작, 및 리드 동작 과정에서 어떠한 네가티브 바이어스 전압도 사용되지 않으며, 따라서 네가티브 바이어스 전압 형성을 위한 네가티브 차지 펌프(negative charge pump)가 불필요하다. 더욱이 프로그램 동작 및 이레이즈 동작시 리드 선택 트랜지스터(220)의 턴 온(turn on)을 위한 워드라인 디코더의 작동이 불필요하고, 단지 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)으로의 바이어스 인가만으로 프로그램 동작 및 이레이즈 동작이 이루어지므로, 프로그램 동작 및 이레이즈 동작을 위한 디코더 회로의 간단화를 구현할 수 있다. 이와 같은 이점들은 메모리 셀의 면적 감소를 유도할 수 있다. 이하에서는 이와 같은 싱글 폴리 불휘발성 메모리 셀(100)의 프로그램 동작, 이레이즈 동작, 및 리드 동작을 상세하게 설명하기로 한다.
도 4는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 프로그램 동작을 설명하기 위해 나타내 보인 도면들이다. 도 4의 단면 구조는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면 구조와 일치한다. 도 4에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 4를 참조하면, 싱글 폴리 불휘발성 메모리 셀(100)에 대한 프로그램 동작을 수행하기 위해, 어레이컨트롤게이트라인(ACG)에 포지티브 프로그램전압(+Vpp)을 인가하고, 터널링/소스라인(TUN/SL)에 그라운드전압, 예컨대 0V를 인가한다. 그리고 워드라인(WL) 및 비트라인(BL)은 플로팅시킨다. 워드라인(WL)이 플로팅됨에 따라, P+형 소스영역(141), 제1 채널영역(121), P+형 접합영역(142), 제1 게이트절연층(151), 및 리드 선택 게이트층(152)으로 구성되는 P채널형 리드 선택 트랜지스터(220)는, 싱글 폴리 불휘발성 메모리 셀(100)의 프로그램 동작에 영향을 주지 않는다. 본 예에 따른 프로그램 동작에 있어서, 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)에는 네가티브 바이어스 전압의 인가가 요구되지 않는다. 어레이컨트롤게이트라인(ACG)에 인가되는 포지티브 프로그램전압(+Vpp)은, 제2 게이트절연층(161), 플로팅게이트층(162), 및 제2 N형 웰영역(112)에 의해 구성되는 제1 커패시터 성분(230)의 커플링 동작으로 플로팅게이트층(162)에 유도되는 커플링 전압에 의해, P채널형 플로팅게이트 트랜지스터(210)에서 F-N 터널링이 이루어질 수 있는 정도의 크기를 갖는다. 일 예에서 포지티브 프로그램전압(+Vpp)은, 제1 커패시터 성분(230)이 대략 90% 이상의 커플링 비(coupling ratio)를 갖는 경우, 대략 +20V일 수 있다.
어레이컨트롤게이트라인(ACG)에 인가된 포지티브 프로그램전압(+Vpp)은 제2 N형 웰영역(112)에 인가된다. 그리고 싱글 폴리 불휘발성 메모리 셀(100)의 플로팅게이트층(162)에는 포지티브 프로그램전압(+Vpp)에 커플링된 커플링 전압(+Vcoupling)이 인가된다. 터널링/소스라인(TUN/SL)에 인가된 0V는, 본 단면 구조에는 나타내지 않았지만, 제1 N+형 컨택영역(131)을 통해 제1 N형 웰영역(111)에 인가된다. 따라서 제1 액티브영역(106)에서 P채널형 플로팅게이트 트랜지스터(210)를 구성하는 제2 게이트절연층(161)의 수직방향으로의 양단, 즉 제1 N형 웰영역(111)과 플로팅게이트층(162) 사이에는 커플링 전압(+Vcoupling)에 해당하는 전위차가 발생된다. 이 전위차에 의해, 제2 채널영역(122)으로부터의 전자들은 제2 게이트절연층(161)을 통과하여 플로팅게이트층(162)으로 F-N 터널링된다. F-N 터널링에 의해 전자들이 플로팅게이트층(162)으로 주입됨에 따라, 제2 채널영역(122)에서의 문턱전압값은 감소된다. 이에 따라 싱글 폴리 불휘발성 메모리 셀(100)은 온 상태인 프로그램 상태가 된다.
도 5는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 이레이즈 동작을 설명하기 위해 나타내 보인 도면들이다. 도 5의 단면 구조는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면 구조와 일치한다. 도 5에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 5를 참조하면, 싱글 폴리 불휘발성 메모리 셀(100)에 대한 이레이즈 동작을 수행하기 위해, 어레이컨트롤게이트라인(ACG)에 그라운드전압, 예컨대 0V를 인가하고, 터널링/소스라인(TUN/SL)에 포지티브 이레이즈전압(+Vee)을 인가한다. 그리고 워드라인(WL) 및 비트라인(BL)은 플로팅시킨다. 워드라인(WL)이 플로팅됨에 따라, P+형 소스영역(141), 제1 채널영역(121), P+형 접합영역(142), 제1 게이트절연층(151), 및 리드 선택 게이트층(152)으로 구성되는 P채널형 리드 선택 트랜지스터(220)는, 싱글 폴리 불휘발성 메모리 셀(100)의 이레이즈 동작에 영향을 주지 않는다. 본 예에 따른 이레이즈 동작에 있어서, 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)에는 네가티브 바이어스 전압의 인가가 요구되지 않는다. 터널링/소스라인(TUN/SL)에 포지티브 이레이즈전압(+Vee)은, P채널형 플로팅게이트 트랜지스터(210)의 플로팅게이트층(162)에 주입되어 있는 전자들이 제1 N형 웰영역(111)으로 F-N 터널링이 이루어질 수 있는 정도의 크기를 갖는다. 일 예에서 포지티브 이레이즈전압(+Vee)은 대략 +20V일 수 있다.
어레이컨트롤게이트라인(ACG)에 인가된 0V는 제2 N형 웰영역(112)에 인가된다. 그리고 싱글 폴리 불휘발성 메모리 셀(100)의 플로팅게이트층(162)도 0V의 전위를 갖게 된다. 터널링/소스라인(TUN/SL)에 인가된 포지티브 이레이즈전압(+Vee)은, 본 단면 구조에는 나타내지 않았지만, 제1 N+형 컨택영역(131)을 통해 제1 N형 웰영역(111)에 인가된다. 따라서 제1 액티브영역(106)에서 P채널형 플로팅게이트 트랜지스터(210)를 구성하는 제2 게이트절연층(161)의 수직방향으로의 양단, 즉 제1 N형 웰영역(111)과 플로팅게이트층(162) 사이에는 포지티브 이레이즈전압(+Vee)에 해당하는 전위차가 발생된다. 이 전위차에 의해, 플로팅게이트층(162)으로부터의 전자들은 제2 게이트절연층(161)을 통과하여 제2 채널영역(122)으로 F-N 터널링된다. F-N 터널링에 의해 전자들이 플로팅게이트층(162)으로부터 제거됨에 따라, 제2 채널영역(122)에서의 문턱전압값은 증가된다. 이에 따라 싱글 폴리 불휘발성 메모리 셀(100)은 오프 상태인 이레이즈 상태가 된다.
도 6은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀의 리드 동작을 설명하기 위해 나타내 보인 도면들이다. 도 6의 단면 구조는 도 1의 선 I-I'를 따라 절단하여 나타내 보인 단면 구조와 일치한다. 도 6에서 도 1 및 도 2와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 6을 참조하면, 싱글 폴리 불휘발성 메모리 셀(100)에 대한 리드 동작을 수행하기 위해, 어레이컨트롤게이트라인(ACG)에 그라운드전압, 예컨대 0V를 인가하고, 터널링/소스라인(TUN/SL)에 포지티브 리드 소스전압(+Vrs)을 인가한다. 일 예에서 포지티브 리드 소스전압(+Vrs)은, 대략 +5V일 수 있다. 워드라인(WL) 및 비트라인(BL)에는 각각 그라운드전압, 예컨대 0V를 인가한다. 본 예에 따른 리드 동작에 있어서, 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)에는 네가티브 바이어스 전압의 인가가 요구되지 않는다.
어레이컨트롤게이트라인(ACG)에 인가된 0V는 제2 N형 웰영역(112)에 인가된다. 그리고 싱글 폴리 불휘발성 메모리 셀(100)의 플로팅게이트층(162)도 0V의 전위를 갖게 된다. 워드라인(WL)에 0V가 인가됨에 따라, P+형 소스영역(141), 제1 채널영역(121), P+형 접합영역(142), 제1 게이트절연층(151), 및 리드 선택 게이트층(152)으로 구성되는 P채널형 리드 선택 트랜지스터는 턴 온 되고, 제1 채널영역(121)에는 제1 P형 반전층(inversion layer)(321)이 형성된다. 따라서 터널링/소스라인(TUN/SL)에 인가되는 포지티브 리드소스전압(+Vrs)은, 제1 P형 반전층(321)을 통해 P+형 접합영역(142)에 인가된다. 싱글 폴리 불휘발성 메모리 셀(100)이 프로그램된 상태인 경우, 즉 제2 채널영역(122)이 0V보다 낮은 문턱전압값을 갖는 경우, 플로팅게이트층(162)에 0V가 인가됨에 따라, 제2 채널영역(122)에 제2 P형 반전층(322)이 형성된다. 이 경우 P+형 접합영역(142)으로부터 제2 채널영역(122)을 통해 홀들(holes)이 P+형 드레인영역(143)으로 흐르고, 이 홀들에 의한 전류는 비트라인(BL)으로 흐른다. 반면에, 싱글 폴리 불휘발성 메모리 셀(100)이 이레이즈된 상태인 경우, 즉 제2 채널영역(122)이 0V보다 높은 문턱전압값을 갖는 경우, 플로팅게이트층(162)에 0V가 인가되더라도 제2 제2 채널영역(122)에는 제2 P형 반전층(322)이 형성되지 않는다. 이 경우 P+형 접합영역(142)으로부터 제2 채널영역(122)을 통해 홀들이 P+형 드레인영역(143)으로 흐르지 못하고, 결과적으로 비트라인(BL)으로 전류가 흐르지 않는다. 이와 같이 터널링/소스라인(SL)과 비트라인(BL) 사이에 흐르는 전류를 센싱함으로써 싱글 폴리 불휘발성 메모리 셀(100)의 상태를 리드할 수 있다.
도 7은 본 개시의 다른 예에 따른 싱글 폴리 불휘발성 메모리 셀을 나타내 보인 레이아웃도이다. 도 7을 참조하면, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀(400)은, 제1 N형 웰영역(411) 내에서의 제1 액티브영역(406), 리드 선택 게이트층(452), 및 플로팅게이트층(462)의 배치 구조에서 도 1의 싱글 폴리 불휘발성 메모리(100)와 차이가 있다. 즉, 제1 액티브영역(406)이 제2 방향을 따라 길게 연장되도록 배치시킴으로써, 제1 방향으로의 셀 길이를 감소시킬 수 있다. 구체적으로 P형 반도체영역(402) 내에 배치되는 제1 N형 웰영역(411) 및 제2 N형 웰영역(412)은, 임의의 제1 방향(예컨대 도면에서 가로 방향)을 따라서 P형 반도체영역(402)에 의해 상호 이격된다. 제1 N형 웰영역(411) 내에는 제1 액티브영역(406)이 한정된다. 제1 액티브영역(406)은 제1 방향과 교차하는 제2 방향(즉 도면에서 세로 방향)을 따라 길게 연장되도록 배치되는 스트라이프 형태의 평면 구조를 갖는다. 제2 N형 웰영역(412) 내에는 제2 액티브영역(407)이 한정된다. 제1 N형 웰영역(411) 내에는 제1 액티브영역(406)과 이격되도록 제3 액티브영역(408)이 배치될 수 있다. 제3 액티브영역(408)은 제2 방향을 따라 제1 액티브영역(406)과 이격될 수 있으나, 이는 하나의 예로서 제3 액티브영역(408)은, 제1 N형 웰영역(411)의 평면적을 증가시키지 않는 범위 내에서, 제1 방향을 따라서 또는 대각 방향을 따라서 제1 액티브영역(406)과 이격되도록 배치될 수도 있다.
제1 액티브영역(406) 내에는 P+형 소스영역(441), P+형 접합영역(442), 및 P+형 드레인영역(443)이 배치된다. P+형 소스영역(441), P+형 접합영역(442), 및 P+형 드레인영역(443)은 제2 방향을 따라 상호 이격되도록 배치된다. 제2 방향을 따라 P+형 소스영역(441) 및 P+형 접합영역(442) 사이의 영역은 제1 채널영역으로 한정될 수 있다. 제2 방향을 따라 P+형 접합영역(442) 및 P+형 드레인영역(443) 사이의 영역은 제2 채널영역으로 한정될 수 있다. 제3 액티브영역(408) 내에는 제1 N+형 컨택영역(431)이 배치된다. 제1 N+형 컨택영역(431) 및 P+형 소스영역(441)은, 각각 제1 컨택(471) 및 소스컨택(481)과, 제1 컨택(471) 및 소스컨택(481)을 연결하는 연결라인(490)을 통해 터널링/소스라인(TUN/SL)에 공통으로 결합된다. P+형 접합영역(442)은 플로팅 상태를 갖는다. P+형 드레인영역(443)은 드레인컨택(483)을 통해 비트라인(BL)에 결합된다. 제2 액티브영역(407) 내에는 제2 N+형 컨택영역(432)이 배치된다. 제2 N+형 컨택영역(432)은, 일부가 오픈된 사각 고리 형태의 평면 구조를 가질 수 있다. 제2 N+형 컨택영역(432)은, 제2 컨택(472)을 통해 어레이컨트롤게이트라인(ACG)에 결합된다.
제1 액티브영역(406)의 제1 채널영역 위에는 제1 게이트절연층을 개재하여 리드 선택 게이트층(452)이 배치된다. 리드 선택 게이트층(452)은, 제1 액티브영역(406)의 제1 채널영역과 교차하면서 제1 방향을 따라 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 리드 선택 게이트층(452)은, 평면 구조상으로, 제1 N형 웰영역(411) 위에만 배치될 뿐, 제1 N형 웰영역(411)을 벗어나지 않는다. 리드 선택 게이트층(452)은, 게이트컨택(485)을 통해 워드라인(WL)에 결합된다. 제1 액티브영역(406)의 제2 채널영역 위에는 제2 게이트절연층을 개재하여 플로팅게이트층(462)이 배치된다. 플로팅게이트층(462)은, 제1 액티브영역(406)의 제2 채널영역과 교차하면서 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 가질 수 있다. 플로팅게이트층(462)은, 제1 N형 웰영역(411) 및 제2 N형 웰영역(412) 사이의 P형 반도체영역(402)을 거쳐서 제2 N형 웰영역(412) 및 제2 액티브영역(407) 위로 연장된다.
도 8은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다. 도 8을 참조하면, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이(500)는 복수개의 단위셀들(611, 612, 621, 622)을 포함한다. 단위셀들(611, 612, 621, 622) 각각은, 복수개의 행들 및 열들의 교차점들 각각에 배치된다. 예컨대 단위셀(611)은 제1 행 및 제1 열의 교차점에 배치되며, 단위셀(612)은 제1 행 및 제2 열의 교차점에 배치된다. 단위셀(621)은 제2 행 및 제1 열의 교차점에 배치되며, 단위셀(622)은 제2 행 및 제2 열의 교차점에 배치된다. 단위셀들(611, 612, 621, 622) 각각은, 도 1 및 도 2를 참조하여 설명한 싱글 폴리 불휘발성 메모리 셀(100)과 동일한 구조를 갖는다. 따라서 싱글 폴리 불휘발성 메모리 셀 어레이(500)를 구성하는 단위셀들(611, 612, 621, 622) 각각에 대한 상세한 설명은 생략하기로 한다. 본 예에서는 4개의 단위셀들(611, 612, 621, 622)로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이(500)를 제시하고 있지만, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이(500)를 반복적으로 배치시킴으로써, 보다 많은 수의 단위셀들로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이를 구현할 수 있다.
싱글 폴리 불휘발성 메모리 셀 어레이(500)는, 제1 N형 웰영역들(511A, 511B) 및 제2 N형 웰영역들(512A, 512B)을 포함한다. 제2 N형 웰영역들(512A, 512B)은, 제1 방향을 따라 제1 N형 웰영역들(511A, 511B) 사이에 배치된다. 제2 N형 웰영역들(512A, 512B)은, 제1 방향을 따라 제1 N형 웰영역들(511A, 511B) 각각과 P형 반도체영역(502)에 의해 상호 이격되도록 배치된다. 제2 N형 웰영역들(512A, 512B)은 제1 방향과 교차하는 제2 방향을 따라 P형 반도체영역(502)에 의해 상호 이격되도록 배치된다. 제1 N형 웰영역(511A)은, 홀수번째 열, 예컨대 제1 열을 구성하는 단위셀들(611, 621)에 의해 공유될 수 있다. 제1 N형 웰영역(511B)은, 짝수번째 열, 예컨대 제2 열을 구성하는 단위셀들(612, 622)에 의해 공유될 수 있다. 제2 N형 웰영역(512A)은, 홀수번째 행, 예컨대 제1 행을 구성하는 단위셀들(611, 612)에 의해 공유될 수 있다. 제2 N형 웰영역(512B)은, 짝수번째 행, 예컨대 제2 행을 구성하는 단위셀들(621, 622)에 의해 공유될 수 있다. 제1 N형 웰영역(511A) 내에는 제1 액티브영역들(506A, 506B)이 제2 방향을 따라 상호 이격되도록 배치된다. 제1 액티브영역들(506A, 506B) 각각은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는다. 제1 N형 웰영역(511B) 내에는 제1 액티브영역들(506C, 506D)이 제2 방향을 따라 상호 이격되도록 배치된다. 제1 액티브영역들(506C, 506D) 각각은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는다. 제2 N형 웰영역(512A) 내에는 제2 액티브영역(507A)이 배치된다. 제2 N형 웰영역(512B) 내에는 제2 액티브영역(507B)이 배치된다.
제1 행 및 제1 열의 단위셀(611)은, 제1 액티브영역(506A) 위에 배치되는 리드 선택 게이트층(552A) 및 플로팅게이트층(562A)을 포함한다. 플로팅게이트층(562A)은 제2 액티브영역(507A) 위로 연장되도록 배치된다. 제1 액티브영역(506A)의 양 단부영역에는 P+형 소스영역(541A) 및 P+형 드레인영역(543A)이 배치된다. 리드 선택 게이트층(552A) 및 플로팅게이트층(562A) 사이의 제1 액티브영역(506A)에는 P+형 접합영역(542A)이 배치된다. 제2 액티브영역(507A)에는 N+형 컨택영역(532A)이 배치된다.
제1 행 및 제2 열의 단위셀(612)은, 제1 방향을 따라 제1 행 및 제1 열의 단위셀(611)과 대칭적인 평면 구조를 갖는다. N+형 컨택영역(532A)은, 제1 행 및 제1 열의 단위셀(611)의 플로팅게이트층(562A)과 제1 행 및 제2 열의 단위셀(612)의 플로팅게이트층(562C)를 둘러싸는 평면 구조로 배치된다. 제2 행 및 제1 열의 단위셀(621)은, 제2 방향을 따라 제1 행 및 제1 열의 단위셀(611)과 대칭적인 평면 구조를 갖는다. 제2 행 및 제2 열의 단위셀(622)은, 제2 방향을 따라서는 제1 행 및 제2 열의 단위셀(612)과 대칭적인 평면 구조를 갖는다. 제2 행 및 제1 열의 단위셀(621)과 제2 행 및 제2 열의 단위셀(622)은 제1 방향을 따라서 서로 대칭적인 평면 구조를 갖는다. N+형 컨택영역(532B)은, 제2 행 및 제1 열의 단위셀(621)의 플로팅게이트층(562B)과 제2 행 및 제2 열의 단위셀(622)의 플로팅게이트층(562D)를 둘러싸는 평면 구조로 배치된다.
N+형 컨택영역(532A)은 제1 어레이컨트롤게이트라인(ACG1)에 결합된다. 이에 따라 제1 행을 구성하는 단위셀들(611, 612)은 제1 어레이컨트롤게이트라인(ACG1)에 공통으로 결합된다. N+형 컨택영역(532B)은 제2 어레이컨트롤게이트라인(ACG2)에 결합된다. 이에 따라 제2 행을 구성하는 단위셀들(621, 622)은 제2 어레이컨트롤게이트라인(ACG2)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(611, 612)의 리드 선택 게이트층들(552A, 552C)은 제1 워드라인(WL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(621, 622)의 리드 선택 게이트층들(552B, 552D)은 제2 워드라인(WL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(611, 621)의 P+형 소스영역들(541A, 541B)은 제1 터널링/소스라인(TUN/SL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(612, 622)의 P+형 소스영역들(541C, 541D)은 제2 터널링/소스라인(TUN/SL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(611, 621)의 P+형 드레인영역들(543A, 543B)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(612, 622)의 P+형 드레인영역들(543C, 543D)은 제2 비트라인(BL2)에 공통으로 결합된다.
도 9는 본 개시의 다른 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다. 도 9를 참조하면, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이(700)는 복수개의 단위셀들(811, 812, 821, 822)을 포함한다. 단위셀들(811, 812, 821, 822) 각각은, 복수개의 행들 및 열들의 교차점들 각각에 배치된다. 예컨대 단위셀(811)은 제1 행 및 제1 열의 교차점에 배치되며, 단위셀(812)은 제1 행 및 제2 열의 교차점에 배치된다. 단위셀(821)은 제2 행 및 제1 열의 교차점에 배치되며, 단위셀(822)은 제2 행 및 제2 열의 교차점에 배치된다. 단위셀들(811, 812, 821, 822) 각각은, 도 7을 참조하여 설명한 싱글 폴리 불휘발성 메모리 셀(400)과 동일한 구조를 갖는다. 따라서 싱글 폴리 불휘발성 메모리 셀 어레이(700)를 구성하는 단위셀들(811, 812, 821, 822) 각각에 대한 상세한 설명은 생략하기로 한다. 본 예에서는 4개의 단위셀들(811, 812, 821, 822)로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이(700)를 제시하고 있지만, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이(700)를 반복적으로 배치시킴으로써, 보다 많은 수의 단위셀들로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이를 구현할 수 있다.
싱글 폴리 불휘발성 메모리 셀 어레이(700)는, 제1 N형 웰영역들(711A, 711B) 및 제2 N형 웰영역들(712A, 712B)을 포함한다. 제2 N형 웰영역들(712A, 712B)은, 제1 방향을 따라 제1 N형 웰영역들(711A, 711B) 사이에 배치된다. 제2 N형 웰영역들(712A, 712B)은, 제1 방향을 따라 제1 N형 웰영역들(711A, 711B) 각각과 P형 반도체영역(502)에 의해 상호 이격되도록 배치된다. 제2 N형 웰영역들(712A, 712B)은 제1 방향과 교차하는 제2 방향을 따라 P형 반도체영역(702)에 의해 상호 이격되도록 배치된다. 제1 N형 웰영역(711A)은, 홀수번째 열, 예컨대 제1 열을 구성하는 단위셀들(811, 821)에 의해 공유될 수 있다. 제1 N형 웰영역(711B)은, 짝수번째 열, 예컨대 제2 열을 구성하는 단위셀들(812, 822)에 의해 공유될 수 있다. 제2 N형 웰영역(712A)은, 홀수번째 행, 예컨대 제1 행을 구성하는 단위셀들(811, 812)에 의해 공유될 수 있다. 제2 N형 웰영역(712B)은, 짝수번째 행, 예컨대 제2 행을 구성하는 단위셀들(821, 822)에 의해 공유될 수 있다. 제1 N형 웰영역(711A) 내에는 제1 액티브영역(706A)이 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조로 배치된다. 제1 N형 웰영역(711B) 내에는 제1 액티브영역(706B)이 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조로 배치된다. 제2 N형 웰영역(712A) 내에는 제2 액티브영역(707A)이 배치된다. 제2 N형 웰영역(712B) 내에는 제2 액티브영역(707B)이 배치된다. 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이(700)에 따르면, 제1 액티브영역이 어느 한 열을 구성하는 단위셀들에 모두 공유되도록 배치시킬 수 있다. 예컨대 제1 열을 구성하는 단위셀들(811, 821)은 모두 제1 액티브영역(706A)을 공유하며, 제2 열을 구성하는 단위셀들(812, 822)은 모두 제1 액티브영역(706B)을 공유한다.
제1 행 및 제1 열의 단위셀(811)은, 제1 액티브영역(706A) 위에 배치되는 리드 선택 게이트층(752A) 및 플로팅게이트층(762A)을 포함한다. 플로팅게이트층(762A)은 제2 액티브영역(707A) 위로 연장되도록 배치된다. 리드 선택 게이트층(752A) 및 플로팅게이트층(762A) 사이의 제1 액티브영역(706A)에는 P+형 접합영역(742A)이 배치된다. 리드 선택 게이트층(752A)의 양 측면들 중 P+형 접합영역(742A)이 배치되는 측면의 반대 측면에 인접하는 제1 액티브영역(706A)에는 P+형 소스영역(741A)이 배치된다. 플로팅게이트층(762A)의 양 측면들 중 P+형 접합영역(742A)이 배치되는 측면의 반대 측면에 인접하는 제1 액티브영역(706A)에는 P+형 드레인영역(743A(743B))이 배치된다. 동일한 열을 구성하는 단위셀들 중 홀수번째 행의 단위셀과 짝수번째 행의 단위셀은 P+형 드레인영역을 공유한다. 예컨대 제1 열 및 제1 행의 단위셀(811)과 제1 열 및 제2 행의 단위셀(821)은 P+형 드레인영역(743A(743B))을 공유한다. 제2 액티브영역(707A)에는 N+형 컨택영역(732A)이 배치된다. 동일한 행을 구성하는 단위셀들 중 홀수번째 열의 단위셀과 짝수번째 열의 단위셀은 N+형 컨택영역을 공유한다. 예컨대 제1 행 및 제1 열의 단위셀(811)과 제1 행 및 제2 열의 단위셀(812)은 N+형 컨택영역(732A)을 공유한다.
제1 행 및 제2 열의 단위셀(812)은, 제1 방향을 따라 제1 행 및 제1 열의 단위셀(811)과 대칭적인 평면 구조를 갖는다. N+형 컨택영역(732A)은, 제1 행 및 제1 열의 단위셀(811)의 플로팅게이트층(762A)과 제1 행 및 제2 열의 단위셀(812)의 플로팅게이트층(762C)를 둘러싸는 평면 구조로 배치된다. 제2 행 및 제1 열의 단위셀(821)은, 제2 방향을 따라 제1 행 및 제1 열의 단위셀(811)과 대칭적인 평면 구조를 갖는다. 제2 행 및 제2 열의 단위셀(822)은, 제2 방향을 따라서는 제1 행 및 제2 열의 단위셀(812)과 대칭적인 평면 구조를 갖는다. 제2 행 및 제1 열의 단위셀(821)과 제2 행 및 제2 열의 단위셀(822)은 제1 방향을 따라서 서로 대칭적인 평면 구조를 갖는다. N+형 컨택영역(732B)은, 제2 행 및 제1 열의 단위셀(821)의 플로팅게이트층(762B)과 제2 행 및 제2 열의 단위셀(822)의 플로팅게이트층(762D)를 둘러싸는 평면 구조로 배치된다.
N+형 컨택영역(732A)은 제1 어레이컨트롤게이트라인(ACG1)에 결합된다. 이에 따라 제1 행을 구성하는 단위셀들(811, 812)은 제1 어레이컨트롤게이트라인(ACG1)에 공통으로 결합된다. N+형 컨택영역(732B)은 제2 어레이컨트롤게이트라인(ACG2)에 결합된다. 이에 따라 제2 행을 구성하는 단위셀들(821, 822)은 제2 어레이컨트롤게이트라인(ACG2)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(811, 812)의 리드 선택 게이트층들(752A, 752C)은 제1 워드라인(WL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(821, 822)의 리드 선택 게이트층들(752B, 752D)은 제2 워드라인(WL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(811, 821)의 P+형 소스영역들(741A, 741B)은 제1 터널링/소스라인(TUN/SL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(812, 822)의 P+형 소스영역들(741C, 741D)은 제2 터널링/소스라인(TUN/SL2)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(811, 821)이 공유하는 P+형 드레인영역(743A(743B))은 제1 비트라인(BL1)에 결합된다. 제2 열을 구성하는 단위셀들(812, 822)이 공유하는 P+형 드레인영역(743C(743D))은 제2 비트라인(BL2)에 결합된다. 비록 도면에 나타내지는 않았지만, 어느 한 열을 구성하는 단위셀들의 개수가 2개를 초과하는 경우에도 그 단위셀들 각각의 P+형 드레인영역은 비트라인에 공통으로 결합된다.
도 10은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 등가회로도이다. 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 등가회로(900)는, 도 8을 참조하여 설명한 싱글 폴리 불휘발성 메모리 셀 어레이(500) 및 도 9를 참조하여 설명한 싱글 폴리 불휘발성 메모리 셀 어레이(700)에 공통으로 적용될 수 있다. 도 10을 참조하면, 어레이컨트롤게이트라인들(ACG1,ACG2) 및 워드라인들(WL1, WL2)이 행 방향으로 배치되는 반면, 비트라인들(BL1, BL2) 및 터널링/소스라인들(TUN/SL1, TUN/SL2)은 열 방향으로 배치된다. 그러나 이와 같은 배치 구조는 일 예로서, 행 및 열이 서로 반대로 설정될 수도 있다. 행들과 열들의 교차점들에는 단위셀들(1011, 1012, 1021, 1022)이 배치된다.
제1 행 및 제1 열의 단위셀(1011)은, P채널형 플로팅게이트 트랜지스터(910A) 및 P채널형 리드 선택 트랜지스터(920A)를 포함한다. 제2 행 및 제1 열의 단위셀(1021)은, P채널형 플로팅게이트 트랜지스터(910B) 및 P채널형 리드 선택 트랜지스터(920B)를 포함한다. 제1 행 및 제2 열의 단위셀(1012)은, P채널형 플로팅게이트 트랜지스터(910C) 및 P채널형 리드 선택 트랜지스터(920C)를 포함한다. 제2 행 및 제2 열의 단위셀(1022)은, P채널형 플로팅게이트 트랜지스터(910D) 및 P채널형 리드 선택 트랜지스터(920D)를 포함한다.
제1 행을 구성하는 단위셀들(1011, 1012)의 P채널형 리드 선택 트랜지스터들(920A, 920C)의 게이트단자들(G11, G12)은 제1 워드라인(WL1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(1021, 1022)의 P채널형 리드 선택 트랜지스터들(920B, 920D)의 게이트단자들(G21, G22)은 제2 워드라인(WL2)에 공통으로 결합된다. 제1 행을 구성하는 단위셀들(1011, 1012)의 P채널형 플로팅게이트 트랜지스터들(910A, 910C)의 플로팅게이트들(FG11, FG12)은 커패시터 성분(930A, 930C)을 통해 제1 어레이컨트롤게이트(ACG1)에 공통으로 결합된다. 제2 행을 구성하는 단위셀들(1021, 1022)의 P채널형 플로팅게이트 트랜지스터들(910B, 910D)의 플로팅게이트들(FG21, FG22)은 커패시터 성분(930B, 930D)을 통해 제2 어레이컨트롤게이트(ACG2)에 공통으로 결합된다.
제1 열을 구성하는 단위셀들(1011, 1021)의 P채널형 리드 선택 트랜지스터들(920A, 920B)의 소스단자들(S11, S21)은 제1 터널링/소스라인(TUN/SL1)에 공통으로 결합된다. 제1 열을 구성하는 단위셀들(1011, 1021)의 P채널형 플로팅게이트 트랜지스터들(910A, 910B)의 드레인단자들(D11, D21)은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(1012, 1022)의 P채널형 리드 선택 트랜지스터들(920C, 920D)의 소스단자들(S12, S22)은 제2 터널링/소스라인(TUN/SL2)에 공통으로 결합된다. 제2 열을 구성하는 단위셀들(1012, 1022)의 P채널형 플로팅게이트 트랜지스터들(910C, 910D)의 드레인단자들(D12, D22)은 제2 비트라인(BL2)에 공통으로 결합된다.
도 11은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 프로그램 동작을 설명하기 위해 나타내 보인 도면이다. 도 11에서 도 10과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 11을 참조하면, 제1 행 및 제1 열의 단위셀(이하 선택 단위셀)(1011)을 프로그램하기 위해, 모든 워드라인들(WL1, WL2) 및 비트라인들(BL1, BL2)을 플로팅시킨 상태에서, 선택 단위셀(1011)에 결합되는 제1 어레이컨트롤게이트라인(ACG1) 및 제1 터널링/소스라인(TUN/SL1)에 각각 포지티브 프로그램전압(+Vpp) 및 그라운드전압, 예컨대 0V를 인가한다. 제2 행의 비선택 단위셀들(1021, 1022)에 결합되는 제2 어레이컨트롤게이트라인(ACG2)과, 제2 열의 비선택 단위셀들(1012, 1022)에 결합되는 제2 터널링/소스라인(TUN/SL2)에는 각각 포지티브 프로그램 금지전압(+Vpinhibit)을 인가한다.
포지티브 프로그램전압(+Vpp)은, 단위셀들(1011, 1012, 1021, 1022) 각각에서 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 커플링 전압에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어질 수 있는 정도의 크기를 갖는다. 일 예에서 포지티브 프로그램전압(+Vpp)은, 커패시터 성분이 대략 90% 이상의 커플링 비를 갖는 경우, 대략 +20V일 수 있다. 포지티브 프로그램 금지전압(+Vpinhibit)은, 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 포지티브 프로그램전압(+Vpp)의 커플링 전압과의 차이에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어지지 않는 정도의 크기를 갖는다. 또한 포지티브 프로그램 금지전압(+Vpinhibit)은, 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 프로그램 금지전압(+Vpinhibit)의 커플링 전압에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어지지 않는 정도의 크기를 갖는다. 일 예에서 포지티브 프로그램 금지전압(+Vpinhibit)은, 포지티브 프로그램전압(+Vpp)의 대략 50%의 크기를 가질 수 있다. 이와 같은 바이어스 조건에서 선택 단위셀(1011)이 F-N 터널링 메커니즘에 의해 프로그램되는 과정은 도 4를 참조하여 설명한 바와 동일하다.
도 12는 선택 단위셀(도 11의 1011)과 제1 어레이컨트롤게이트라인(ACG1)을 공유하는 비선택 단위셀, 즉 제1 행 및 제2 열의 단위셀(1012)의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 12를 참조하면, 비선택 단위셀(1012)의 제1 어레이컨트롤게이트라인(ACG1)에 인가된 포지티브 프로그램전압(+Vpp)은 N+형 컨택영역(932C)을 통해 제2 N형 웰영역(912C)에 인가된다. 그리고 비선택 단위셀(1012)의 플로팅게이트층(962C)에는 커패시터 성분(930C)의 커플링 동작에 의해 포지티브 프로그램전압(+Vpp)에 커플링된 커플링 전압(+Vcoupling)이 인가된다. 제2 터널링/소스라인(TUN/SL2)에 인가된 포지티브 프로그램 금지전압(+Vpinhibit)은 제1 N형 웰영역(911C)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910C)를 구성하는 게이트절연층(961C)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911C)과 플로팅게이트층(962C) 사이에는 커플링 전압(+Vcoupling)과 포지티브 프로그램 금지전압(+Vpinhint)의 차이만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910C)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1012)은 프로그램 금지된다.
도 13은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀(도 11의 1011)과 제1 터널링/소스라인(TUN/SL1)을 공유하는 비선택 단위셀, 즉 제2 행 및 제1 열의 단위셀(1021)의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 13을 참조하면, 비선택 단위셀(1021)의 제2 어레이컨트롤게이트라인(ACG2)에 인가된 포지티브 프로그램 금지전압(+Vpinhibit)은 N+형 컨택영역(932B)을 통해 제2 N형 웰영역(912B)에 인가된다. 그리고 비선택 단위셀(1021)의 플로팅게이트층(962B)에는 커패시터 성분(930B)의 커플링 동작에 의해 포지티브 프로그램 금지전압(+Vpinhibit)에 커플링된 커플링 전압(+Vcoupling')이 인가된다. 제1 터널링/소스라인(TUN/SL1)에 인가된 그라운드전압, 예컨대 0V는, 제1 N형 웰영역(911B)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910B)를 구성하는 게이트절연층(961B)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911B)과 플로팅게이트층(962B) 사이에는 커플링 전압(+Vcoupling')만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910B)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1021)은 프로그램 금지된다.
도 14는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀(도 1의 1011)과 제1 어레이컨트롤게이트라인(ACG1) 및 제1 터널링/소스라인(TUN/SL1)을 모두 공유하지 않는 비선택 단위셀, 즉 제2 행 및 제2 열의 단위셀(1022)의 프로그램 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 14를 참조하면, 비선택 단위셀(1022)의 제2 어레이컨트롤게이트라인(ACG2)에 인가된 포지티브 프로그램 금지전압(+Vpinhibit)은 N+형 컨택영역(932D)을 통해 제2 N형 웰영역(912D)에 인가된다. 그리고 비선택 단위셀(1022)의 플로팅게이트층(962D)에는 커패시터 성분(930D)의 커플링 동작에 의해 포지티브 프로그램 금지전압(+Vpinhibit)에 커플링된 커플링 전압(+Vcoupling')이 인가된다. 제1 터널링/소스라인(TUN/SL2)에 인가된 포지티브 프로그램 금지전압(+Vpinhibit)은, 제1 N형 웰영역(911D)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910D)를 구성하는 게이트절연층(961D)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911D)과 플로팅게이트층(962D) 사이에는 커플링 전압(+Vcoupling')과 포지티브 프로그램 금지전압(+Vpinhibit)의 차이만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910D)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1022)은 프로그램 금지된다.
도 15는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 이레이즈 동작을 설명하기 위해 나타내 보인 도면이다. 도 15에서 도 10과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 15를 참조하면, 제1 행 및 제1 열의 선택 단위셀(1011)을 이레이즈하기 위해, 모든 워드라인들(WL1, WL2) 및 비트라인들(BL1, BL2)을 플로팅시킨 상태에서, 선택 단위셀(1011)에 결합되는 제1 어레이컨트롤게이트라인(ACG1) 및 제1 터널링/소스라인(TUN/SL1)에 각각 그라운드전압, 예컨대 0V 및 포지티브 이레이즈전압(+Vee)을 인가한다. 제2 행의 비선택 단위셀들(1021, 1022)에 결합되는 제2 어레이컨트롤게이트라인(ACG2)과, 제2 열의 비선택 단위셀들(1012, 1022)에 결합되는 제2 터널링/소스라인(TUN/SL2)에는 각각 포지티브 이레이즈 금지전압(+Veinhibit)을 인가한다.
포지티브 이레이즈전압(+Vee)은, 단위셀들(1011, 1012, 1021, 1022) 각각에서 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 커플링 전압에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어질 수 있는 정도의 크기를 갖는다. 일 예에서 포지티브 이레이즈전압(+Vee)은, 커패시터 성분이 대략 90% 이상의 커플링 비를 갖는 경우, 대략 +20V일 수 있다. 포지티브 이레이즈 금지전압(+Veinhibit)은, 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 포지티브 이레이즈전압(+Vee)의 커플링 전압과의 차이에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어지지 않는 정도의 크기를 갖는다. 또한 포지티브 이레이즈 금지전압(+Veinhibit)은, 커패시터 성분의 커플링 동작으로 플로팅게이트에 유도되는 포지티브 이레이즈 금지전압(+Veinhibit)의 커플링 전압에 의해, P채널형 플로팅게이트 트랜지스터에서 F-N 터널링이 이루어지지 않는 정도의 크기를 갖는다. 일 예에서 포지티브 이레이즈 금지전압(+Veinhibit)은, 포지티브 이레이즈전압(+Vee)의 대략 50%의 크기를 가질 수 있다. 이와 같은 바이어스 조건에서 선택 단위셀(1011)이 F-N 터널링 메커니즘에 의해 이레이즈되는 과정은 도 5를 참조하여 설명한 바와 동일하다.
싱글 폴리 불휘발성 메모리 셀 어레이의 이레이즈 동작은, 모든 단위셀들에 대해서 일괄적으로 수행될 수도 있다. 이 경우 모든 워드라인들(WL1, WL2) 및 비트라인들(BL1, BL2)을 플로팅시킨 상태에서, 모든 어레이컨트롤게이트라인들(ACG1, ACG2) 및 터널링/소스라인들(TUN/SL1)에 각각 그라운드전압, 예컨대 0V 및 포지티브 이레이즈전압(+Vee)을 인가한다. 이와 같은 바이어스 조건에서, 모든 단위셀들(1011, 1012, 1021, 1022)은, 도 5를 참조하여 설명한 바와 같이, F-N 터널링 메커니즘에 의해 일괄적으로 이레이즈될 수 있다.
도 16은 선택 단위셀(도 15의 1011)과 제1 어레이컨트롤게이트라인(ACG1)을 공유하는 비선택 단위셀, 즉 제1 행 및 제2 열의 단위셀(1012)의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 16을 참조하면, 비선택 단위셀(1012)의 제1 어레이컨트롤게이트라인(ACG1)에 인가된 그라운드 전압, 예컨대 0V는 N+형 컨택영역(932C)을 통해 제2 N형 웰영역(912C)에 인가된다. 그리고 비선택 단위셀(1012)의 플로팅게이트층(962C)에도 0V가 인가된다. 제2 터널링/소스라인(TUN/SL2)에 인가된 포지티브 이레이즈 금지전압(+Veinhibit)은, 제1 N형 웰영역(911C)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910C)를 구성하는 게이트절연층(961C)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911C)과 플로팅게이트층(962C) 사이에는 포지티브 이레이즈 금지전압(+Vpinhint)의 차이만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910C)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1012)은 이레이즈 금지된다.
도 17은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀(도 11의 1011)과 제1 터널링/소스라인(TUN/SL1)을 공유하는 비선택 단위셀, 즉 제2 행 및 제1 열의 단위셀(1021)의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 17을 참조하면, 비선택 단위셀(1021)의 제2 어레이컨트롤게이트라인(ACG2)에 인가된 포지티브 이레이즈 금지전압(+Veinhibit)은 N+형 컨택영역(932B)을 통해 제2 N형 웰영역(912B)에 인가된다. 그리고 비선택 단위셀(1021)의 플로팅게이트층(962B)에는 커패시터 성분(930B)의 커플링 동작에 의해 포지티브 이레이즈 금지전압(+Veinhibit)에 커플링된 커플링 전압(+Vcoupling')이 인가된다. 제1 터널링/소스라인(TUN/SL1)에 인가된 포지티브 이레이즈 전압(+Vee)은 제1 N형 웰영역(911B)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910B)를 구성하는 게이트절연층(961B)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911B)과 플로팅게이트층(962B) 사이에는 커플링 전압(+Vcoupling')과 포지티브 이레이즈 전압(+Vee)의 차이만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910B)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1021)은 이레이즈 금지된다.
도 18은 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀(도 1의 1011)과 제1 어레이컨트롤게이트라인(ACG1) 및 제1 터널링/소스라인(TUN/SL1)을 모두 공유하지 않는 비선택 단위셀, 즉 제2 행 및 제2 열의 단위셀(1022)의 이레이즈 금지 동작을 설명하기 위해 나타내 보인 단면도이다. 도 18을 참조하면, 비선택 단위셀(1022)의 제2 어레이컨트롤게이트라인(ACG2)에 인가된 포지티브 이레이즈 금지전압(+Veinhibit)은 N+형 컨택영역(932D)을 통해 제2 N형 웰영역(912D)에 인가된다. 그리고 비선택 단위셀(1022)의 플로팅게이트층(962D)에는 커패시터 성분(930D)의 커플링 동작에 의해 포지티브 이레이즈 금지전압(+Veinhibit)에 커플링된 커플링 전압(+Vcoupling')이 인가된다. 제1 터널링/소스라인(TUN/SL2)에 인가된 포지티브 이레이즈 금지전압(+Veinhibit)은 제1 N형 웰영역(911D)에 인가된다. 따라서 P채널형 플로팅게이트 트랜지스터(910D)를 구성하는 게이트절연층(961D)의 수직방향으로의 양단, 즉 제1 N형 웰영역(911D)과 플로팅게이트층(962D) 사이에는 커플링 전압(+Vcoupling')과 포지티브 이레이즈 금지전압(+Veinhibit)의 차이만큼의 전위차가 발생된다. 이 전위차는, 플로팅게이트 트랜지스터(910D)에서 F-N 터널링을 발생시킬 정도의 크기가 아니므로, 비선택 단위셀(1022)은 이레이즈 금지된다.
도 19는 본 개시의 일 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이의 선택 단위셀에 대한 리드 동작을 설명하기 위해 나타내 보인 도면이다. 도 19에서 도 10과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 19를 참조하면, 제1 행 및 제1 열의 선택 단위셀(1011)을 리드하기 위해, 선택 단위셀(1011)에 결합되는 제1 워드라인(WL1), 제1 비트라인(BL1), 및 제1 어레이컨트롤게이트라인(ACG1)에 모두 그라운드전압, 예컨대 0V를 인가한다. 모든 터널링/소스라인들(TUN/SL1, TUN/SL2)에는 각각 포지티브 리드 소스전압(+Vrs)을 인가한다. 선택 단위셀(1011)에 결합되지 않는 제2 워드라인(WL2)에는 포지티브 리드 게이트전압(+Vrg)을 인가한다. 선택 단위셀(1011)에 결합되지 않는 제2 비트라인(BL2)에는 포지티브 리드 드레인전압(+Vrd)을 인가한다. 선택 단위셀(1011)에 결합되지 않는 제2 어레이컨트롤게이트라인(ACG2)에는 그라운드전압, 예컨대 0V를 인가한다.
포지티브 리드 게이트전압(+Vrg)은, 단위셀들(1011, 1012, 1021, 1022) 각각에서 리드 선택 트랜지스터가 턴 오프되도록 하는 크기를 갖는다. 일 예에서 포지티브 리드 게이트전압(+Vrg)은 대략 +5V일 수 있다. 포지티브 리드 소스전압(+Vrs)과 포지티브 리드 드레인전압(+Vrd)은 실질적으로 같은 크기를 갖는다. 일 예에서 포지티브 리드 소스전압(+Vrs)과 포지티브 리드 드레인전압(+Vrd)은, 포지티브 리드 게이트전압(+Vrg)과 실질적으로 같은 크기를 가질 수 있다. 이와 같은 바이어스 조건에서 선택 단위셀(1011)이 리드되는 과정은 도 6을 참조하여 설명한 바와 동일하다. 선택 단위셀(1011)과 제1 비트라인(BL1) 및 제1 터널링/소스라인(SL1)을 공유하는 제2 행 및 제1 열의 비선택 단위셀(1021)의 경우, 리드 선택 트랜지스터(920B)가 턴 오프되므로, 비선택 단위셀(1021)의 상태(status)와 관계없이 제1 비트라인(BL1)과 제1 터널링/소스라인(SL1) 사이의 전류 흐름 여부에 영향을 주지 않는다.
지금까지 설명한 바와 같이, 본 예에 따른 싱글 폴리 불휘발성 메모리 셀 어레이는, 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)으로의 바이어스 인가 조건만으로 특정 단위셀에 대한 선택적 프로그램 및 이레이즈가 수행될 수 있다. 이에 따라 프로그램 동작 및 이레이즈 동작시에는 어레이컨트롤게이트라인(ACG) 디코더와, 터널링/소스라인 디코더만을 구동시킬 뿐, 워드라인 디코더는 구동시킬 필요가 없다. 워드라인 디코더는, 단지 리드 동작 수행시에만 구동된다. 또한 어레이컨트롤게이트라인(ACG) 및 터널링/소스라인(TUN/SL)과, 비트라인(BL) 및 워드라인(WL)에 그라운드 전압 또는 포지티브 전압이 인가시킴으로써 프로그램 동작 및 이레이즈 동작과, 리드 동작을 수행할 수 있으며, 이에 따라 네가티브 바이어스 전압 생성을 위한 네가티브 차지 펌프가 요구되지 않는다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...싱글 폴리 불휘발성 메모리 셀
102...P형 반도체영역 106...제1 액티브영역
108...제2 액티브영역 111...제1 N형 웰영역
112...제2 N형 웰영역 121...제1 채널영역
122...제2 채널영역 131...제1 P+형 컨택영역
132...제2 P+형 컨택영역 141...N+형 소스영역
142...N+형 접합영역 143...N+형 드레인영역
151...제1 게이트절연층 152...리드 선택 게이트층
161...제2 게이트절연층 162...플로팅게이트층
171...제1 컨택 172...제2 컨택
181...소스컨택 183...드레인컨택
185...게이트컨택 190...연결라인

Claims (33)

  1. P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역;
    상기 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역;
    상기 제1 액티브영역 위에 배치되되, 상기 제2 액티브영역 위로 연장되는 플로팅게이트층과, 상기 제1 액티브영역 내에 배치되는 P+형 드레인영역 및 P+형 접합영역을 포함하는 P채널형 플로팅게이트 트랜지스터;
    상기 제1 액티브영역 위에 배치되는 리드 선택 게이트층과, 상기 제1 액티브영역 내에 배치되는 상기 P+형 접합영역 및 P+형 소스영역을 포함하는 P채널형 리드 선택 트랜지스터; 및
    상기 제1 N형 웰영역과 상기 P채널형 리드 선택 트랜지스터의 P+형 소스영역을 결합하는 연결라인을 포함하는 싱글 폴리 불휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 P채널형 플로팅게이트 트랜지스터 및 상기 P채널형 리드 선택 트랜지스터는 상기 P+형 접합영역을 공유하는 싱글 폴리 불휘발성 메모리 셀.
  3. 제1항에 있어서,
    상기 제1 N형 웰영역 내에서 상기 제1 액티브영역과 상호 이격되도록 배치되는 제3 액티브영역과,
    상기 제3 액티브영역 내에 배치되는 제1 N+형 컨택영역을 더 포함하고,
    상기 연결라인은 상기 제1 N+형 컨택영역과 상기 P+형 소스라인을 결합하는 싱글 폴리 불휘발성 메모리 셀.
  4. 제3항에 있어서,
    상기 제2 액티브영역 내에 배치되는 제2 N+형 컨택영역을 더 포함하는 싱글 폴리 불휘발성 메모리 셀.
  5. 제4항에 있어서,
    상기 제2 N+형 컨택영역은, 상기 제2 액티브영역 위의 플로팅게이트층을 둘러싸는 사각 고리 형태의 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀.
  6. 제4항에 있어서,
    상기 리드 선택 게이트층에 결합되는 워드라인;
    상기 제2 N+형 컨택영역에 결합되는 어레이컨트롤게이트라인;
    상기 연결라인을 통해 상기 제1 N+형 컨택영역 및 리드 선택 트랜지스터의 P+형 소스영역에 공통으로 결합되는 터널링/소스라인; 및
    상기 플로팅게이트 트랜지스터의 P+형 드레인영역에 결합되는 비트라인을 더 포함하는 싱글 폴리 불휘발성 메모리 셀.
  7. 제1항에 있어서,
    상기 리드 선택 게이트층은, 상기 제1 N형 웰영역 위에만 배치되는 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀.
  8. 제1항에 있어서,
    상기 제1 N형 웰영역 및 제2 N형 웰영역은 제1 방향을 따라 상호 이격되도록 배치되고,
    상기 제1 액티브영역은, 상기 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀.
  9. 제1항에 있어서,
    상기 제1 N형 웰영역 및 제2 N형 웰영역은 제1 방향을 따라 상호 이격되도록 배치되고,
    상기 제1 액티브영역은, 상기 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀.
  10. 플로팅게이트와, 드레인단자와, 접합단자를 갖는 P채널형 플로팅게이트 트랜지스터;
    리드 선택 게이트단자와, 소스단자를 가지며 상기 P채널형 플로팅게이트 트랜지스터와 상기 접합단자를 공유하는 P채널형 리드 선택 트랜지스터;
    상기 리드 선택 게이트단자에 결합되는 워드라인;
    상기 소스단자에 결합되는 터널링/소스라인;
    상기 드레인단자에 결합되는 비트라인; 및
    상기 플로팅게이트에 제1 커패시터 성분을 통해 결합되는 어레이컨트롤게이트라인을 포함하되,
    상기 플로팅게이트와 상기 터널링/소스라인은 제2 커패시터 성분을 통해 상호 결합되는 싱글 폴리 불휘발성 메모리 셀.
  11. 제10항에 있어서,
    상기 플로팅게이트와 상기 어레이컨트롤게이트라인을 결합하는 라인과, 상기 플로팅게이트와 상기 터널링/소스라인을 결합하는 라인은, 상기 플로팅게이트에 대해 병렬로 배치되는 싱글 폴리 불휘발성 메모리 셀.
  12. 제10항에 있어서,
    상기 어레이컨트롤게이트라인 및 터널링/소스라인으로의 바이어스 인가만으로 프로그램 동작 및 이레이즈 동작이 수행되는 싱글 폴리 불휘발성 메모리 셀.
  13. 제12항에 있어서,
    상기 워드라인 및 비트라인은, 상기 프로그램 동작 및 이레이즈 동작시 플로팅 상태로 유지되는 싱글 폴리 불휘발성 메모리 셀.
  14. P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역과, 상기 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역과, 상기 제1 액티브영역 위에 배치되되, 상기 제2 액티브영역 위로 연장되어 커패시터 성분을 개재하여 어레이컨트롤게이트라인에 결합되는 플로팅게이트층과, 상기 제1 액티브영역 내에 배치되어 비트라인에 결합되는 P+형 드레인영역 및 P+형 접합영역을 포함하는 P채널형 플로팅게이트 트랜지스터와, 상기 제1 액티브영역 위에 배치되어 워드라인에 결합되는 리드 선택 게이트층과, 상기 제1 액티브영역 내에 배치되는 상기 P+형 접합영역 및 P+형 소스영역을 포함하는 P채널형 리드 선택 트랜지스터와, 상기 제1 N형 웰영역과 상기 P채널형 리드 선택 트랜지스터의 P+형 소스영역을 연결하여 터널링/소스라인에 결합되는 연결라인을 포함하는 싱글 폴리 불휘발성 메모리 셀의 동작방법에 있어서,
    상기 워드라인 및 비트라인은 플로팅시키고, 상기 어레이컨트롤게이트라인 및 터널링/소스라인에 각각 포지티브 프로그램전압 및 그라운드전압을 인가하여 프로그램 동작을 수행하는 싱글 폴리 불휘발성 메모리 셀의 동작방법.
  15. 제14항에 있어서,
    상기 워드라인 및 비트라인은 플로팅시키고, 상기 어레이컨트롤게이트라인 및 터널링/소스라인에 각각 그라운드전압 및 포지티브 이레이즈전압을 인가하여 이레이즈 동작을 수행하는 싱글 폴리 불휘발성 메모리 셀의 동작방법.
  16. 제14항에 있어서,
    상기 어레이컨트롤게이트라인, 워드라인, 및 비트라인에 각각 그라운드전압을 인가하고, 상기 터널링/소스라인에 포지티브 리드 소스전압을 인가하여 리드 동작을 수행하는 싱글 폴리 불휘발성 메모리 셀의 동작방법.
  17. 행들 및 열들의 교차점들 각각에 각각 배치되는 단위셀들과, 상기 행들 중 어느 한 행을 구성하는 단위셀들에 공통으로 결합되는 어레이컨트롤게이트라인들 및 워드라인들과, 상기 열들 중 어느 한 열을 구성하는 단위셀들에 공통으로 결합되는 비트라인들 및 터널링/소스라인들을 포함하는 싱글 폴리 불휘발성 메모리 셀 어레이에 있어서,
    상기 단위셀들 각각은,
    P형 영역에 의해 상호 이격되도록 배치되는 제1 N형 웰영역 및 제2 N형 웰영역;
    상기 제1 N형 웰영역 및 제2 N형 웰영역에 각각 배치되는 제1 및 제2 액티브영역;
    상기 제1 액티브영역 위에 배치되되, 상기 제2 액티브영역 위로 연장되어 커패시터 성분을 개재하여 상기 어레이컨트롤게이트라인에 결합되는 플로팅게이트층과, 상기 제1 액티브영역 내에 배치되어 상기 비트라인에 결합되는 P+형 드레인영역 및 플로팅 상태의 P+형 접합영역을 포함하는 P채널형 플로팅게이트 트랜지스터; 및
    상기 제1 액티브영역 위에 배치되어 상기 워드라인에 결합되는 리드 선택 게이트층과, 상기 제1 액티브영역 내에 배치되어 상기 터널링/소스라인에 결합되는 P+형 소스영역 및 플로팅 상태의 상기 P+형 접합영역을 포함하는 P채널형 리드 선택 트랜지스터를 포함하는 싱글 폴리 불휘발성 메모리 셀 어레이.
  18. 제17항에 있어서,
    상기 제1 N형 웰영역은, 상기 열들 중 어느 한 열을 구성하는 단위셀들에 의해 공유되는 싱글 폴리 불휘발성 메모리 셀 어레이.
  19. 제18항에 있어서,
    상기 제2 N형 웰영역은, 상기 행들 중 어느 한 행을 구성하는 단위셀들 중 홀수번째 열의 단위셀 및 짝수번째 열의 단위셀에 의해 공유되는 싱글 폴리 불휘발성 메모리 셀 어레이.
  20. 제19항에 있어서,
    상기 제1 N형 웰영역 및 제2 N형 웰영역은 제1 방향을 따라 상호 이격되도록 배치되며,
    상기 제1 액티브영역은, 상기 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이.
  21. 제19항에 있어서,
    상기 제1 N형 웰영역 및 제2 N형 웰영역은 제1 방향을 따라 상호 이격되도록 배치되며,
    상기 제1 액티브영역은, 상기 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 구조를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이.
  22. 제21항에 있어서,
    상기 제1 액티브영역은, 상기 열들 중 어느 한 열을 구성하는 단위셀들에 의해 공유되는 싱글 폴리 불휘발성 메모리 셀 어레이.
  23. 제17항에 있어서,
    상기 제2 액티브영역에 배치되는 N+형 컨택영역을 더 포함하며,
    상기 어레이컨트롤게이트라인은 상기 N+형 컨택영역에 결합되는 싱글 폴리 불휘발성 메모리 셀 어레이.
  24. 제17항에 있어서,
    상기 행들 중 어느 한 행의 홀수번째 열 및 짝수번째 열을 구성하는 단위셀들은 제1 방향을 따라 상호 대칭이 되도록 배치되며,
    상기 열들 중 어느 한 열의 홀수번째 행 및 짝수번째 행을 구성하는 단위셀들은 제1 방향과 교차하는 제2 방향을 따라 상호 대칭이 되도록 배치되는 싱글 폴리 불휘발성 메모리 셀 어레이.
  25. 행들 및 열들의 교차점들 각각에 각각 배치되는 단위셀들;
    상기 행들 중 어느 한 행을 구성하는 단위셀들에 공통으로 결합되는 어레이컨트롤게이트라인들 및 워드라인들; 및
    상기 열들 중 어느 한 열을 구성하는 단위셀들에 공통으로 결합되는 비트라인들 및 터널링/소스라인들을 포함하되,
    상기 단위셀들 각각은,
    커패시터 성분을 통해 어레이컨트롤게이트라인에 결합되는 플로팅게이트와, 비트라인에 결합되는 드레인단자와, 접합단자를 갖는 P채널형 플로팅게이트 트랜지스터; 및
    워드라인에 결합되는 리드 선택 게이트단자와, 터널링/소스라인에 결합되는 소스단자를 가지며 상기 P채널형 플로팅게이트 트랜지스터와 상기 접합단자를 공유하는 P채널형 리드 선택 트랜지스터로 구성되는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법에 있어서,
    상기 워드라인들 및 비트라인들은 플로팅시키고, 상기 어레이컨트롤게이트라인들 및 터널링/소스라인들에 대해서 포지티브 바이어스 전압 또는 그라운드 전압을 인가하여 선택된 단위셀에 대한 프로그램 동작 또는 이레이즈 동작을 수행하는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  26. 제25항에 있어서,
    선택 단위셀에 결합되는 어레이컨트롤게이트라인 및 터널링/소스라인에 각각 포지티브 프로그램전압 및 그라운드전압을 인가하고,
    상기 선택 단위셀과 결합되지 않는 나머지 어레이컨트롤게이트라인들 및 터널링/소스라인들 각각에 포지티브 프로그램 금지전압을 인가하여 상기 선택 단위셀을 프로그램하는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  27. 제26항에 있어서,
    상기 포지티브 프로그램 금지전압은 상기 포지티브 프로그램전압의 50%의 크기를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  28. 제25항에 있어서,
    선택 단위셀에 결합되는 어레이컨트롤게이트라인 및 터널링/소스라인에 각각 그라운드전압 및 포지티브 이레이즈전압을 인가하고,
    상기 선택 단위셀과 결합되지 않는 나머지 어레이컨트롤게이트라인들 및 터널링/소스라인들 각각에 포지티브 이레이즈 금지전압을 인가하여 상기 선택 단위셀을 이레이즈하는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  29. 제28항에 있어서,
    상기 포지티브 이레이즈 금지전압은 상기 포지티브 이레이즈전압의 50%의 크기를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  30. 제25항에 있어서,
    선택 단위셀에 결합되는 워드라인, 비트라인, 및 어레이컨트롤게이트라인에 그라운드전압을 인가하고,
    상기 선택 단위셀과 결합되지 않는 나머지 워드라인들, 비트라인들, 및 어레이컨트롤게이트라인들 각각에, 각각 포지티브 리드 게이트전압, 포지티브 리드 드레인전압, 및 그라운드전압을 인가하며, 그리고
    모든 터널링/소스라인들에 각각 포지티브 리드 소스전압(+Vrs)을 인가하여 상기 선택 단위셀을 리드하는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  31. 제30항에 있어서,
    상기 포지티브 리드 게이트전압은, 상기 P채널형 리드 선택 트랜지스터가 턴 오프되도록 하는 크기를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  32. 제31항에 있어서,
    상기 포지티브 리드 소스전압 및 포지티브 리드 드레인전압은 실질적으로 같은 크기를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
  33. 제31항에 있어서,
    상기 포지티브 리드 소스전압 및 포지티브 리드 드레인전압은, 상기 포지티브 리드 게이트전압과 실질적으로 같은 크기를 갖는 싱글 폴리 불휘발성 메모리 셀 어레이의 동작방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11367731B2 (en) * 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
JP2021193698A (ja) * 2020-06-08 2021-12-23 セイコーエプソン株式会社 半導体記憶装置及び電子機器
WO2023012893A1 (ja) * 2021-08-03 2023-02-09 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体素子を用いたメモリ装置
CN117320452B (zh) * 2023-11-29 2024-04-05 合肥晶合集成电路股份有限公司 多次可编程器件及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6965142B2 (en) * 1995-03-07 2005-11-15 Impinj, Inc. Floating-gate semiconductor structures
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
GB201111916D0 (en) * 2011-07-12 2011-08-24 Cambridge Silicon Radio Ltd Single poly non-volatile memory cells
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10608001B2 (en) 2018-02-23 2020-03-31 Sk Hynix System Ic Inc. Nonvolatile memory devices having a lateral coupling structure and a single layer gate

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