CN117320452B - 多次可编程器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种多次可编程器件及其制备方法。一种多次可编程器件包括：衬底，衬底包括第一阱区和第二阱区，第一阱区为第一导电类型，第二阱区为第二导电类型，第一阱区具有源极和漏极，第二阱区具有控制栅极，其中，源极、漏极和控制栅极均为第二导电类型；栅介质层，同时覆盖部分第一阱区的表面和部分第二阱区的表面，形成环形结构；以及浮栅结构，覆盖于栅介质层上，浮栅结构与栅介质层形状匹配，也为环形结构。本申请提供的多次可编程器件能够适应于各制程的工艺，具有广泛的应用场景。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及多次可编程器件及其制备方法。
背景技术
MTP(Multi Time Programming，多次可编程)器件是一种存储器件，它相对OTP（OneTime Programming，一次可编程）存储器件而言，其编程过程是可逆的，可以进行多次编译，适合用于多变的场合，因此得到了广泛的应用。
传统技术中采用Flash结构实现，Flash结构是在电子存储层上设置控制栅，通过给控制栅施加电压，电子存储层上存储电子，施加反向电压时擦除电子，从而实现0和1的二进制转换。
然而Flash结构导致存储器件具有较高厚度，限制其应用场景。
发明内容
基于此，有必要针对Flash结构厚度较大的问题，提供一种多次可编程器件及其制备方法。
第一方面，本申请提供一种多次可编程器件。包括：衬底，衬底包括第一阱区和第二阱区，第一阱区为第一导电类型，第二阱区为第二导电类型，第一阱区具有源极和漏极，第二阱区具有控制栅极，其中，源极、漏极和控制栅极均为第二导电类型；栅介质层，同时覆盖部分第一阱区的表面和部分第二阱区的表面，形成环形结构；以及浮栅结构，覆盖于栅介质层上，浮栅结构与栅介质层形状匹配，也为环形结构。
在其中一个实施例中，多次可编程器件还包括浅沟槽隔离结构，浅沟槽隔离结构设置在第一阱区和第二阱区之间，将第一阱区和第二阱区隔离。
在其中一个实施例中，第二阱区具有两个控制栅极，两个控制栅极分布于位于第二阱区上的浮栅结构相对的两侧。
在其中一个实施例中，第一导电类型为P型，第二导电类型为N型。
在其中一个实施例中，多次可编程器件还包括第一导电插塞、第二导电插塞及第三导电插塞，第一导电插塞与源极电连接，第二导电插塞与漏极电连接，第三导电插塞与控制栅极电连接。
第二方面，本申请还提供一种多次可编程器件的制备方法。该方法包括以下步骤：
提供衬底；
在衬底上形成第一阱区和第二阱区；第一阱区为第一导电类型，第二阱区为第二导电类型；
在第一阱区的表面和第二阱区的表面形成栅介质层；栅介质层为环形结构，同时覆盖部分第一阱区和部分第二阱区；
在栅介质层上形成浮栅结构；浮栅结构与栅介质层形状匹配，也为环形结构；
在第一阱区形成源极和漏极，并在第二阱区形成控制栅极；源极、漏极和控制栅极均为第二导电类型。
在其中一个实施例中，在衬底上形成第一阱区和第二阱区，第一阱区为第一导电类型，第二阱区为第二导电类型，包括：
刻蚀衬底形成沟槽，填充沟槽得到浅沟槽隔离结构；
分别向浅沟槽隔离结构的两侧执行离子注入工艺，以分别形成第一阱区和第二阱区；第一阱区为第一导电类型，第二阱区为第二导电类型。
在其中一个实施例中，在栅介质层上形成浮栅结构之后，多次可编程器件的制备方法还包括：
在浮栅结构侧面形成侧墙。
在其中一个实施例中，在栅介质层上形成浮栅结构之后，在浮栅结构侧面形成侧墙之前，多次可编程器件的制备方法还包括：
在第一阱区和第二阱区执行离子注入，以形成轻掺杂漏区；
在轻掺杂漏区执行口袋注入，以形成口袋掺杂区。
在其中一个实施例中，其特征在于，多次可编程器件的制备方法还包括：
形成第一导电插塞、第二导电插塞及第三导电插塞，第一导电插塞与源极电连接，第二导电插塞与漏极电连接，第三导电插塞与控制栅极电连接。
上述多次可编程器件及其制备方法，多次可编程器件包括衬底、栅介质层和浮栅结构。衬底中具有第一阱区和第二阱区，第一阱区具有源极和漏极，第二阱区具有控制栅极，且源极、漏极和控制栅极的导电类型与第二阱区相同，整体构成类似于CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）的结构，但本质上第一阱区部分为MOS（MOSFET，Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管），第二阱区部分仅作为导体。通过调节源极、漏极和控制栅极施加的电压，能够实现对多次可编程器件的写入、读取和擦除。本申请提供的器件能够兼容于各制程的半导体器件工艺，具有广泛的应用场景。
附图说明
图1为一个实施例中多次可编程器件的结构示意图；
图2为一个实施例中多次可编程器件的俯视图；
图3为一个实施例中多次可编程器件的制备方法流程图；
图4为一个实施例中在衬底上沉积垫氧层、第一介质层和第二介质层后，涂覆光刻胶并刻蚀至衬底所得结构的截面示意图；
图5为一个实施例中刻蚀衬底形成沟槽所得结构的截面示意图；
图6为一个实施例中形成沟槽后沉积第一氧化层和第三介质层所得结构的截面示意图；
图7为一个实施例中沉积隔离材料所得结构的截面示意图；
图8为一个实施例中通过平坦化工艺去除部分隔离材料所得结构的截面示意图；
图9为一个实施例中去除垫氧层、第一介质层和第一氧化物层所得结构的截面示意图；
图10为一个实施例中沉积第二氧化物层所得结构的截面示意图；
图11为一个实施例中通过离子注入工艺形成第一阱区所得结构的截面示意图；
图12为一个实施例中通过离子注入工艺形成第二阱区所得结构的截面示意图；
图13为一个实施例中形成栅介质层并在栅介质层上沉积浮栅层所得结构的截面示意图；
图14为一个实施例中在浮栅结构的目标位置涂覆光刻胶所得结构的截面示意图；
图15为一个实施例中刻蚀得到浮栅结构所得结构的截面示意图；
图16为一个实施例中形成轻掺杂漏区和口袋掺杂区所得结构的截面示意图；
图17为一个实施例中在浮栅结构侧边形成侧墙所得结构的截面示意图；
图18为一个实施例中形成源极、漏极和控制栅极所得结构的截面示意图；
图19为一个实施例中沉积自对准障碍层所得结构的截面示意图；
图20为一个实施例中沉积刻蚀停止层和层间介电层后，刻蚀形成与源极、漏极和控制栅极的连通空间所得结构的截面示意图；
图21为一个实施例中沉积第一连接层所得结构的截面示意图；
图22为一个实施例中在连通空间沉积用于形成金属插塞的金属导电层所得结构的截面示意图；
图23为一个实施例中去除部分金属导电层并沉积金属铝层和第二连接层所得结构的截面示意图；
图24为一个实施例中形成M1金属层的截面示意图。
附图标记说明：100、衬底；101、沟槽；102、垫氧层；103、第一介质层；104、第二介质层；105、光刻胶；106、第一氧化物层；107、第三介质层；108、第二氧化物层；110、第一阱区；111、源极；112、漏极；113、轻掺杂漏区；114、口袋掺杂区；120、第二阱区；121、控制栅极；200、栅介质层；300、浮栅结构；301、第一侧墙；302、第二侧墙；400、浅沟槽隔离结构；501、自对准金属硅化物层；502、刻蚀停止层；503、层间介电层；504、第一连接层；505、金属导电层；506、铝层；507、第二连接层；508、第一导电插塞；509、第二导电插塞；510、第三导电插塞；511、抗反射层。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明。但是本发明能够以很多不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施例的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
参阅图1，图1示出了本发明一实施例中的多次可编程器件的截面示意图，本发明一实施例提供了的多次可编程器件，包括：衬底100、栅介质层200和浮栅结构300。
衬底100包括第一阱区110和第二阱区120，第一阱区110为第一导电类型，第二阱区120为第二导电类型，从而第一阱区110和第二阱区120的导电类型不同。可选地，衬底100为硅衬底。第一阱区110中形成有源极111和漏极112，第二阱区120中形成有控制栅极121，且源极111、漏极112和控制栅极121均为第二导电类型。示意性地，控制栅极121可以具有一个或两个以上。
栅介质层200，同时覆盖部分第一阱区110的表面和部分第二阱区120的表面，形成环形结构。环形结构可以是方形环或圆形环。第一阱区110中具有源极111和漏极112，栅介质层200覆盖于源极111和漏极112之间区域的上方，栅介质层200覆盖于第二阱区120相邻于控制栅极121的区域上方。由于栅介质层200的覆盖区域具有一定间隔，此时栅介质层200设置为环形结构，可以同时覆盖第一阱区110和第二阱区120。
浮栅结构300，覆盖于栅介质层200上，浮栅结构300可以是与栅介质层200形状相同的环形结构。进一步地，浮栅结构300还可以是和栅介质层200尺寸也相同的环形结构，从而覆盖于栅介质层200的正上方。如图2所示为一个实施例中多次可编程器件的俯视图，浮栅结构300为环形结构，特别地，浮栅结构300为方形环，形成“口”字形。图2表示出第一阱区110和第二阱区120的位置。示意性地，在形成的第一阱区110和第二阱区120上方沉积浅沟槽隔离结构400，并通过导电插塞连接源极111、漏极112和控制栅极121，即可通过导电插塞施加电压，此时浮栅结构300同时位于部分第一阱区110和部分第二阱区120的上方。
源极111、漏极112和控制栅极121均为第二导电类型，从而在第一阱区110形成晶体管结构，作为被控制端。而在第二阱区120中，由于控制栅极121和第二阱区120均为第二导电类型，此时第二阱区120并非是晶体管结构，等效于导电结构，作为控制端。示意性地，在第一导电类型为P型，第二导电类型为N型的情况下，第一阱区为P阱，源极111和漏极112为N型掺杂区，从而形成N型场效应管。而第二阱区120为N阱，结构与P型场效应管相似，但控制栅极121为N型掺杂区，并非是P型场效应管，此时的第二阱区120仅作为导体。
正是由于这样类似于CMOS设计，使得本申请提供的多次可编程器件能够适应于CMOS管的设计，从而适应于各种不同规格制程工艺。并且相较于传统的FLASH结构，本申请提供的技术方案不需要额外的控制栅，一方面可以减小器件厚度，另一方面控制栅的制备需要额外设计掩膜，本申请则不需要额外增加光刻掩膜版，大大缩减了工艺成本。
在一种可行的实现方式中，多次可编程器件还包括第一导电插塞508、第二导电插塞509和第三导电插塞510，第一导电插塞508与源极111电连接，第二导电插塞509与漏极112电连接，第三导电插塞510与控制栅极121电连接（如图23所示）。这样能够通过第一导电插塞508、第二导电插塞509和第三导电插塞510分别对源极111、漏极112和控制栅极121施加电压。
在采用本实施例提供的器件进行写入和读取时，如图1所示，控制栅极121施加的电压为Vg(CG)，源极111施加的电压为Vs(S/L)，漏极112施加的电压为Vd(B/L)，衬底100施加的电压为Vb。
具体地，作为PGM（Programmable Gain Memory，可编程序增益存储器）进行编程写入时，当Vg(CG)端和漏极Vd(B/L)端加上较强电压，浮栅结构300会形成很强的电场，基于热载流子注入效应吸入大量的电子。而由于栅介质层200的存在，电子被束缚在浮栅结构300中，无法自由地流出，这样使得第一阱区110形成的MOSFET的VT（Threshold Voltage，阈值电压）发生偏移，使得初始的开启电压无法开启第一阱区形成的MOS，因此不会有电流通过，在初始开启电压下为二进制0。在浮栅结构300不存在存储的电子时，施加初始开启电压MOS导通，有电流通过，此时为二进制的1，从而由实现二进制1和二进制0的转换。
表1示出了一种示意性的多次可编程器件的读写方式。其中，PGM是使浮栅结构300存储电子时的电压施加方式，READ(PGM Cell)是在浮栅结构300存储有电子时进行读取的电压施加方式，ERS是在浮栅结构300存储有电子时进行擦除的电压施加方式，READ(ERSCell)是在浮栅结构300未存储电子时进行读取的电压施加方式。
示意性地，Vg(CG)=9.45V，Vd(B/L)=3.7v，Vs(S/L)=0V，Vb＝0V，浮栅结构300中就会形成很强的电场，吸入大量的电子，导致第一阱区110形成的MOS器件的VT发生偏移。假如MOS的初始开启电压为2.5V，此时Vg(CG)=3.3V（写入的开启电压）时MOS导通，记为二进制的1。浮栅结构300吸入电子后VT偏移到4.5V，此时再给Vg(CG)=3.3VMOS不会开启，不会有电流通过，从而记为二进制中的0。
示意性地，在Read PGM（读取 PGM）时，可以将Vg(CG)在 0~15V扫描，以确定VT偏移后的开启电压，此时令Vd(B/L)=0.9V，Vs(S/L)=0V，Vb=0V，看Vg(CG)的电压加到多少时器件会工作，此时的电压则为VT偏移后的开启电压。
示意性地，在ERS（Erase，擦除）时，令Vg(CG)= -8.1V，Vd(B/L)=0，Vs(S/L)=7.7，Vb=7.7V。形成与写入时反向的电场，电子从浮栅结构300中脱离出，实现擦除。
示意性地，在Read ERS（读取擦除）时，令Vg(CG)在0~6V之间扫描，Vd(B/L)=0.9V，Vs(S/L)=0V，Vb=0V，在较小的电压下若MOS导通，则表面浮栅结构300中不存在富集电子，MOS的VT电压恢复。
表1 多次可编程器件的读写方式
如图1和图2所示，在一个实施例中，多次可编程器件还包括用于隔离第一阱区110和第二阱区120的浅沟槽隔离结构400。浅沟槽隔离结构400设置在第一阱区110和第二阱区120之间，将第一阱区110和第二阱区120隔离。一方面，浅沟槽隔离结构400能够在第一阱区110和第二阱区120之间建立电气隔离，以避免互相干扰或发生漏电现象；另一方面，浅沟槽隔离结构400可以在相同的衬底100上隔离出第一阱区110和第二阱区120，从而实现更高的集成度。
在一种可行的实现方式中，第二阱区120具有两个控制栅极121，两个控制栅极121分布于位于第二阱区120上的浮栅结构300相对的两侧。这是基于CMOS器件的工艺制程考虑的，在传统的CMOS器件中，包括衬底、P阱和N阱，其中P阱中具有N型掺杂区从而构成N型MOS，在N阱中具有P型掺杂区从而构成P型MOS。然而本实施例中，N型阱中也是N型掺杂区，并非PMOS，这样的结构与CMOS工艺相比区别仅在于离子注入的类型，制程及其他工艺步骤可以完全挪用，从而本实施例提供的技术方案具有较高的应用前景。
如图3所示，图3示出了一个实施例中多次可编程器件的制备方法的流程图，多次可编程器件的制备方法包括以下步骤：
S302，提供衬底100。
S304，在衬底100上形成第一阱区110和第二阱区120；第一阱区110为第一导电类型，第二阱区120为第二导电类型。
第一阱区110和第二阱区120的形成，可以通过向衬底100的不同区域注入不同导电类型的离子实现，如注入第一导电类型离子形成第一阱区110后，在不同区域注入第二导电类型离子形成第二阱区120。
在一种可行的实现方式中，在衬底100形成浅沟槽隔离结构400后，分别在浅沟槽隔离结构400的两侧注入不同导电类型的离子。具体地，步骤包括S1和S2：
S1，刻蚀衬底100形成沟槽101，填充沟槽101得到浅沟槽隔离结构400。
在衬底100上热氧化形成垫氧层102，在垫氧层102上依次沉积第一介质层103和第二介质层104。示意性地，第一介质层103可以是氮化硅层，第二介质层104可以是氮氧化硅层。
如图4所示，在第二介质层104上涂覆光刻胶105后，形成图案化掩膜层，在浅沟槽隔离结构400的目标区域刻蚀去除第二介质层104、第一介质层103和垫氧层102。并进一步刻蚀衬底100形成沟槽101，去除光刻胶105后，得到具有沟槽101的衬底100，如图5所示。
请参见图6，得到具有沟槽101的衬底100后，去除第二介质层104，在第一介质层103和沟槽101内沉积第一氧化物层106，并在第一氧化物层106上沉积第三介质层107。示意性地，第三介质层107是氮化硅层。如图7所示，之后在沟槽101和第三介质层107上沉积隔离材料，形成浅沟槽隔离结构400。示意性地，隔离材料可以是高密度等离子体氧化硅。
请参见图8，通过平坦化工艺去除覆盖在第二介质层106上的第三介质层107和隔离材料。之后如图9所示，去除覆盖在衬底100上的垫氧层102、第一介质层103和第一氧化物层106，此时位于浅沟槽隔离结构400和衬底100之间的氧化物层和介质层被保留。
S2，分别向浅沟槽隔离结构400的两侧执行离子注入工艺，以分别形成第一阱区110和第二阱区120；第一阱区110为第一导电类型，第二阱区120为第二导电类型。
在进行离子注入之前，先在衬底100上沉积第二氧化物层108起到防护作用，如图10所示。沉积第二氧化物层108后，如图11所示，通过光刻胶105遮挡浅沟槽隔离结构400和一侧的衬底100，通过离子注入工艺在浅沟槽隔离结构400的另一侧注入第一导电类型离子，形成第一阱区110。相似地，如图12所示，在浅沟槽隔离结构400不同于第一阱区110的另一侧通过离子注入工艺注入第二导电类型离子，形成第二阱区120。从而得到第一导电类型的第一阱区110和第二导电类型的第二阱区120。示意性地，第一导电类型可以是N型，第二导电类型可以是P型。在其他实施例中，第一导电类型还可以是P型，第二导电类型是N型。
S306，在第一阱区110的表面和第二阱区120的表面形成栅介质层200。
为防止前段注入工艺对第二氧化物层108造成损伤，影响电子隔离效果。如图13所示，形成第一阱区110和第二阱区120后，去除覆盖在衬底100上的光刻胶105第二氧化物层108，并在第一阱区110和第二阱区120上重新生长氧化物层作为栅介质层200。
S308，在栅介质层200上形成浮栅结构300；浮栅结构300为环形结构，同时覆盖部分第一阱区110和部分第二阱区120。
同时参阅图13和图14，在栅介质层200上沉积浮栅结构300材料，用于形成浮栅结构300，在栅极层上目标浮栅结构300位置涂覆光刻胶105，经过显影和刻蚀，去除目标位置以外的栅极材料，形成如图15所示的浮栅结构300。
在一些实施例中，形成浮栅结构300后，多次可编程器件的制备方法还包括：在第一阱区110和第二阱区120执行离子注入，以形成轻掺杂漏区113；在轻掺杂漏区113执行口袋注入，以形成口袋掺杂区114。
为了改善器件性能和可靠性，可以插入LDD（Lightly Doped Drain，轻掺杂漏区133）实现。LDD结构通过在晶体管的源极和漏极区域之间插入一个轻度掺杂的区域来实现。这个区域相对于源漏极区域，掺杂浓度较低。具体地，如图16所示，通过离子注入方式在第一阱区110和第二阱区120位于浮栅结构300两侧的区域注入低掺杂浓度的LDD区域。
进一步地，形成LDD区域后，在LDD靠近于浮栅结构300的一侧执行口袋注入工艺，形成Pocket区（口袋掺杂区114），口袋掺杂区114的形成，能够保护主沟道区域免受热电子效应的影响。
请参见图17，在一些实施例中，还可以在浮栅结构300形成侧墙。具体地，先在浮栅结构300侧面形成第一侧墙301，再在第一侧墙301外形成第二侧墙302。示意性地，第一侧墙301可以是氧化物，如二氧化硅等，第二侧墙302的材质可以是氮化物，如氮化硅等。
S310，在第一阱区110形成源极111和漏极112，在第二阱区120形成控制栅极121；源极111、漏极112和控制栅极121均为第二导电类型。
请参见图18，通过离子注入工艺在第一阱区110中浮栅结构300的两侧注入第二导电类型离子形成源极111和漏极112，在第二阱区120注入第二导电类型离子形成控制栅极121。从而源极111、漏极112和控制栅极121均为第二导电类型，在浅沟槽隔离结构400一侧为NMOS，另一侧为类似于MOS结构的导体。通过给源极111、漏极112和控制栅极121施加电压即可完成编程写入、读取和擦除，实现多次可编程器件的功能。
在一些实施例中，多次可编程器件的制备方法还包括：形成多个金属接触结构；多个金属接触结构分别与源极111、漏极112和控制栅极121电连接。
请参见图19，为了防止金属接触结构与下方材料发生反应或扩散，先在源极111、漏极112和控制栅极121上沉积SAB（Self-Aligned Barrier，自对准障碍）层。以自对准金属硅化物为CoSi2为例，具体地，可以先在源极111、漏极112和控制栅极121上沉积氧化层，涂覆光刻胶后显影，刻蚀去除目标自对准金属硅化物区域的氧化层。然后沉积一层Co，经过第一道RTP（Rapid Thermal Processing，快速热处理）形成Co2Si，再经过第二道RTP形成CoSi2，将未形成CoSi2的区域的Co拔掉即可得到自对准金属硅化物层501结构。
在金属连接层的制备过程中，请参见图20，先沉积一层刻蚀停止层502，然后沉积层间介电层503，起到隔离、绝缘和支撑金属线的目的。示意性地，刻蚀停止层502可以是氮化硅，层间介电层503可以是氧化硅。之后在层间介电层503上涂覆光刻胶105，经过显影刻蚀后形成与自对准金属硅化物层连通的空间，用于填充与源极111、漏极112和控制栅极121电连接的导体。
去掉光刻胶后，在层间介电层503上以及形成的填充空间的内壁上沉积第一连接层504，如图21所示。第一连接层504的作用一方面是为防止后续的金属往层间介电层503和下层器件中扩散，另一方面增加粘附性。示意性地，第一连接层504可以通过先沉积Ti薄膜，再沉积TiN薄膜得到。之后，如图22所示，在第一连接层504上以及形成的空间内沉积金属导电层505。示意性地，金属导电层505可以是金属钨。
之后，请参见图23，通过平坦化工艺去除位于第一连接层504上方的金属导电层505，并沉积填充完整第一连接层504。之后在第一连接层504上沉积铝层506，并在铝层506上沉积第二连接层507，第二连接层507的材质可以与第一连接层504相同。保留的金属导电层505分别连接源极111、漏极112和控制栅极121，分别形成第一导电插塞508、第二导电插塞509和第三导电插塞510，使得第一导电插塞508与源极111电连接，第二导电插塞509与漏极112电连接，第三导电插塞510与控制栅极121电连接。
之后在第二连接层507上沉积氮氧化硅层作为抗反射层（ARC，Anti-reflectiveCoating）511。并在抗反射层511上涂覆光刻胶105，通过显影保留位于源极111、漏极112和控制栅极121上方的光刻胶。
之后，参见图24，刻蚀去除未被光刻胶遮挡区域的第一连接层504、铝层506和第二连接层507，使第一导电插塞508、第二导电插塞509和第三导电插塞510彼此隔离，之后去除光刻胶105和抗反射层511，即得M1金属层，之后可在M1金属层上形成多金属层。这样能够通过第一导电插塞508、第二导电插塞509和第三导电插塞510分别对源极111、漏极112和控制栅极121施加电压。示意性地，在控制栅极121具有两个时，还可以设置额外的导电插塞与增加的控制栅极121电连接。
可选地，进一步形成多层金属层，包括层间介电层（Interlayer Dielectric，ILD）和多层互联结构（Multilayer Interconnect，MLI），MLI结构包含多个接点、通路与金属线，分别与第一导电插塞508、第二导电插塞509和第三导电插塞510电连接，ILD填充位于MLI之间，使各连接电路独立，从而能够独立对源极111、漏极112和控制栅极121施加不同电压。
通过本申请提供的制备方法制备得到的多次可编程器件可以实现多次编译，实现不同的工作电压，写入后的工作电压还可以根据需求擦除。并且相较于传统的Flash存储结构，本申请提供的结构适用于传统的半导体器件制备工艺，可以随着工艺平台的缩小进一步缩小存储单元的结构。另一方面，本申请提供的MTP结构是通过在衬底上直接加电压，将电子耦合到浮栅结构上进行编译，不需要通过另外一个MOS电容进行电压耦合，从而无需增加光刻掩模版，降低了工艺成本。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种多次可编程器件，其特征在于，包括：
衬底，所述衬底包括第一阱区和第二阱区，所述第一阱区和所述第二阱区横向相邻；所述第一阱区为第一导电类型，所述第二阱区为第二导电类型，所述第一阱区具有源极和漏极，所述第二阱区具有两个控制栅极，其中，所述源极、所述漏极和所述控制栅极均为第二导电类型；
栅介质层，同时覆盖部分所述第一阱区的表面和部分所述第二阱区的表面，形成环形结构；
浮栅结构，覆盖于所述栅介质层上，所述浮栅结构与所述栅介质层形状匹配，也为环形结构，两个所述控制栅极分布于所述第二阱区上的所述浮栅结构相对的两侧；以及
浅沟槽隔离结构，所述浅沟槽隔离结构设置在所述第一阱区和所述第二阱区之间，将所述第一阱区和所述第二阱区隔离。
2.根据权利要求1所述的多次可编程器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
3.根据权利要求1所述的多次可编程器件，其特征在于，所述多次可编程器件还包括第一导电插塞、第二导电插塞及第三导电插塞，所述第一导电插塞与所述源极电连接，所述第二导电插塞与所述漏极电连接，所述第三导电插塞与所述控制栅极电连接。
4.一种多次可编程器件的制备方法，其特征在于，所述方法包括以下步骤：
提供衬底；
在所述衬底上形成第一阱区和第二阱区，所述第一阱区和所述第二阱区横向相邻；所述第一阱区为第一导电类型，所述第二阱区为第二导电类型；
在所述第一阱区的表面和所述第二阱区的表面形成栅介质层；所述栅介质层为环形结构，同时覆盖部分所述第一阱区和部分所述第二阱区；
在所述栅介质层上形成浮栅结构；所述浮栅结构与所述栅介质层形状匹配，也为环形结构；
在所述第一阱区形成源极和漏极，并在所述第二阱区形成两个控制栅极，两个所述控制栅极分布于所述第二阱区上的所述浮栅结构相对的两侧；所述源极、所述漏极和所述控制栅极均为第二导电类型。
5.根据权利要求4所述的多次可编程器件的制备方法，其特征在于，所述在所述衬底上形成第一阱区和第二阱区，所述第一阱区为第一导电类型，所述第二阱区为第二导电类型，包括：
刻蚀所述衬底形成沟槽，填充所述沟槽得到浅沟槽隔离结构；
分别向所述浅沟槽隔离结构的两侧执行离子注入工艺，以分别形成第一阱区和第二阱区；所述第一阱区为第一导电类型，所述第二阱区为第二导电类型。
6.根据权利要求4所述的多次可编程器件的制备方法，其特征在于，所述在所述栅介质层上形成浮栅结构之后，所述方法还包括：
在所述浮栅结构侧面形成侧墙。
7.根据权利要求6所述的多次可编程器件的制备方法，其特征在于，所述在所述栅介质层上形成浮栅结构之后，所述在所述浮栅结构侧面形成侧墙之前，所述方法还包括：
在所述第一阱区和所述第二阱区执行离子注入，以形成轻掺杂漏区；
在所述轻掺杂漏区执行口袋注入，以形成口袋掺杂区。
8.根据权利要求4-7任一项所述的多次可编程器件的制备方法，其特征在于，所述方法还包括：
形成第一导电插塞、第二导电插塞及第三导电插塞，所述第一导电插塞与所述源极电连接，所述第二导电插塞与所述漏极电连接，所述第三导电插塞与所述控制栅极电连接。
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| Date | Code | Title | Description |
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |