CN115768111A

CN115768111A - 一种单层多晶硅存储器及其操作方法

Info

Publication number: CN115768111A
Application number: CN202310023285.XA
Authority: CN
Inventors: 高瑞彬; 许军; 李�真
Original assignee: Tsinghua University; Suzhou Baker Microelectronics Co Ltd
Current assignee: Tsinghua University; Suzhou Baker Microelectronics Co Ltd
Priority date: 2023-01-09
Filing date: 2023-01-09
Publication date: 2023-03-07
Anticipated expiration: 2043-01-09
Also published as: CN115768111B

Abstract

本发明提供一种单层多晶硅存储器及其操作方法，存储器包括：第一晶体管和控制管。第一晶体管包括：第一阱区，接出第一连接端；第一栅极层，位于第一阱区上；第一漏区，位于第一栅极层的一侧且延伸至部分第一栅极层底部的第一阱区中；第一掺杂区，位于第一漏区内且被第一漏区包裹，第一掺杂区与第一栅极层横向间隔设置；第一掺杂区的导电类型和第一阱区的导电类型相同且和第一漏区的导电类型相反，第一掺杂区、第一漏区和第一阱区构成第一双极型晶体管。控制管包括：第二阱区和位于第二阱区上的第二栅极层，第二阱区接出控制端，第二栅极层和第一栅极层电连接构成浮栅节点。本发明的存储器的擦写速度快、数据保持能力好、可擦写次数增加。

Description

一种单层多晶硅存储器及其操作方法

技术领域

本发明涉及半导体存储领域，具体涉及一种单层多晶硅存储器及其操作方法。

背景技术

由于物联网的快速发展，以及智能手机、可穿戴设备、医疗电子等移动产品的不断更新，智能功率集成电路（Smart Power Integrated Circuit，SPIC）成为了热门的研究方向。而对于SPIC的重要组成部分的非挥发存储器（Non-Volatile Memory，NVM），人们也提出了不同的解决方案。NVM是一种可以在不通电的情况下长时间保存所需要的数据的存储器，通常被用来存储一些指令代码、账号密码，以及实现电路修调的控制等。

目前几种常用的非挥发存储器包括可擦除编程只读存储器（ErasableProgrammable Read-Only Memory，EPROM）、电可擦除编程只读存储器（ElectricallyErasable Programmable Read-Only Memory，EEPROM）、浮栅型闪存存储器以及阻变存储器（Resistive Random Access Memory，ReRAM）、铁电存储器（Ferroelectric Random AccessMemory，FeRAM）、相变存储器（Phase Change Memory，PCM）等新型存储器，但这些存储器都需要增加额外的掩模版和工艺步骤，才能与标准互补金属氧化物半导体（ComplementaryMetal Oxide Semiconductor，CMOS）工艺以及功率集成电路常用的单片集成工艺技术（Bipolar CMOS DMOS，BCD）工艺兼容，增加了成本。

单层多晶硅嵌入式非挥发存储器（Single Poly Embedded Non-volatileMemory，Single POLY eNVM），简称单层多晶硅存储器，其不需要增加额外的掩模版层数，就能实现基本的存储功能，节省了开发成本和开发时间。常用的单层多晶硅存储器有2-3个金属氧化物半导体（Metal-Oxide-Semiconductor，MOS）晶体管或MOS电容组成，分别构成2T结构（参见图1）和3T结构（参见图2）。但是一般的单层多晶硅存储器主要通过Fowler-Nordheim（FN）隧穿来进行多晶硅栅的写入和擦除，需较高的擦写电压；而且在BCD（Bipolar-CMOS-DMOS）工艺中，MOS晶体管或MOS电容的栅氧层通常要比标准工艺要厚，则所需的擦写电压更大，速度就更慢，也更容易损坏氧化层，导致数据的保持能力也变弱，可擦写的次数少。

因此，亟需一种能够提高擦写速度、减小擦写所需电压、提高数据的保持能力、增加可擦写的次数，同时依然要保证能与现有工艺直接兼容的单层多晶硅嵌入式非挥发存储器。

发明内容

因此，本发明要解决的技术问题在于克服现有技术中单层多晶硅嵌入式非挥发存储器擦写速度慢、数据保持能力差和可擦写次数少的缺陷，从而提供一种单层多晶硅存储器及其操作方法。

本发明的第一方面提供一种存储器，包括：第一晶体管和控制管。第一晶体管包括：第一阱区，第一阱区接出第一连接端；第一栅极层，位于第一阱区上；第一漏区，位于第一栅极层的一侧且延伸至部分第一栅极层底部的第一阱区中；第一掺杂区，位于第一漏区内且被第一漏区包裹，第一掺杂区与第一栅极层横向间隔设置；第一掺杂区的导电类型和第一阱区的导电类型相同且和第一漏区的导电类型相反，第一掺杂区、第一漏区和第一阱区构成第一双极型晶体管。控制管包括：第二阱区和位于第二阱区上的第二栅极层，第二阱区接出控制端，第二栅极层和第一栅极层电连接构成浮栅节点。

可选的，存储器为3T结构；还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管。第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。

可选的，存储器为2T结构，第一晶体管为隧穿管。

可选的，第一晶体管为PMOS，第一漏区的导电类型为P型，第一掺杂区的导电类型为N型。

可选的，第一晶体管为NMOS，第一漏区的导电类型为N型，第一掺杂区的导电类型为P型。

可选的，控制管包括场效应晶体管或MOS电容。

可选的，第二掺杂区与第三栅极层之间的横向间隔距离为100nm~10μm。

可选的，第二掺杂区的掺杂浓度为第三阱区的掺杂浓度的10倍~10⁵倍。

可选的，第一掺杂区与第一栅极层的横向间隔距离为100nm~10μm。

可选的，第一掺杂区的掺杂浓度为第一阱区的掺杂浓度的10倍~10⁵倍。

可选的，控制管的电容值与第一晶体管的电容值的耦合比大于或者等于80%且小于1。

可选的，第一晶体管的电容值和控制管的电容值之和与第一晶体管的电容值、控制管的电容值、第二晶体管的电容值之和的比值大于或等于80%且小于1；控制管的电容值和第二晶体管的电容值之和与第一晶体管的电容值、控制管的电容值、第二晶体管的电容值之和的比值大于或等于80%且小于1。

可选的，第二栅极层底部的沟道区的面积为第一栅极层底部的沟道区的面积的10倍至30倍。

可选的，第二栅极层底部的沟道区的面积为第三栅极层底部的沟道区的面积的10倍至30倍。

本发明的第二方面提供一种存储阵列，包括多个前述存储器。

本发明的第三方面提供一种前述存储阵列的操作方法，包括：在被选中的存储器的浮栅节点写入“1”或“0”时，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

可选的，第一晶体管为PMOS。在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，第一连接端接第一中间电位，第一掺杂区接第一电位，第一晶体管的源区浮空，第一中间电位小于第一编程电位且大于第一电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。在读取被选中的存储器的浮栅节点存储的数据时，控制端接第一读取电位，第一连接端和第一晶体管的源区接电源电位，第一掺杂区接地电位，第一读取电位小于或等于电源电位且大于地电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

可选的，存储器为2T结构，第一晶体管为隧穿管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，第一连接端、第一晶体管的源区和第一掺杂区接第一擦除电位，控制端接地电位。

可选的，存储器为3T结构，还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管；第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，第二连接端、第二晶体管的源区和第二掺杂区接第一编程电位；在读取被选中的存储器的浮栅节点存储的数据时，第二连接端、第二晶体管的源区和第二掺杂区接第一读取电位。

可选的，存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，控制端、第一连接端、第一晶体管的源区和第一掺杂区接第二电位，第二连接端接地电位，第二掺杂区接第二擦除电位，第二晶体管的源区浮空，地电位大于第二电位且小于第二擦除电位，第二掺杂区作为第二双极型晶体管的发射极正偏，第三阱区作为第二双极型晶体管的集电极反偏。

可选的，第一晶体管为NMOS。在被选中的存储器的浮栅节点写入“0”时，控制端接第三电位，第一掺杂区接第三擦除电位，第一连接端接地电位，第一晶体管的源区浮空；第三电位大于地电位且小于第三擦除电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。在读取被选中的存储器的浮栅节点存储的数据时，控制端接第二读取电位，第一掺杂区接电源电位，第一连接端和第一晶体管的源区接地电位，第二读取电位小于或等于电源电位且大于地电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

可选的，存储器为2T结构，第一晶体管为隧穿管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，控制端接第二编程电位，第一连接端、第一掺杂区和第一晶体管的源区接地电位，第二编程电位大于地电位。

可选的，存储器为3T结构，还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管；第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，第二连接端、第二晶体管的源区和第二连接端接第三电位；在读取被选中的存储器的浮栅节点存储的数据时，第二连接端、第二晶体管的源区和第二连接端接第二读取电位。

可选的，在被选中的存储器的浮栅节点写入“1”时，控制端、第一连接端、第一晶体管的源区和第一掺杂区接第三编程电位，第二连接端接地电位，第二掺杂区接第四电位，第二晶体管的源区浮空，地电位大于第四电位且小于第三编程电位。

本发明可以实现以下有益效果：

本发明的存储器包括第一晶体管和控制管，第一晶体管的第一栅极层和控制管的第二栅极层电连接构成浮栅节点，第一晶体管的第一掺杂区、第一漏区和第一阱区构成第一双极型晶体管，在对存储器进行擦写操作时，第一双极型晶体管可以充当放大器的作用，能够对第一栅极层与第一漏区之间交叠部分的产生的隧穿电流起到放大作用。第一双极型晶体管对隧穿电流的放大作用，能够使得隧穿到第一栅极层的电荷数量增大，擦写速度更快且擦写电压更低。另外，在读取过程中，第一双极型晶体管也可以对电流起到放大作用，从而提高了读取的灵敏度。此外，由于擦写电压均变低，因而可以避免过高的电压对存储器造成损坏，从而提高擦写次数；进一步的，由于写“1”操作时，存储在第一栅极层中的电荷数目增多，因而存储器的数据保持能力也能够增强。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1为2T结构的存储器的结构示意图；

图2为3T结构的存储器的结构示意图；

图3为本发明实施例的2T结构的存储器的结构示意图；

图4为本发明实施例的第一晶体管的工作原理的示意图；

图5为本发明实施例的3T结构的存储器的结构示意图；

图6为本发明实施例的第二晶体管的工作原理的示意图。

附图标记说明：

100-衬底层；210-第一阱区；220-第二阱区；230-第三阱区；310-隔离结构；321-第一接出区；322-第二接出区；323-第三接出区；331-第一源区；332-第二源区；333-第三源区；341-第一漏区；342-第二漏区；343-第三漏区；351-第一掺杂区；353-第二掺杂区；411-第一栅介质层；412-第二栅介质层；413-第三栅介质层；421-第一栅极；422-第二栅极；423-第三栅极；M2-控制管；M1-第一晶体管；M1-第二晶体管。

具体实施方式

下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

此外，下面所描述的本发明不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。

参见图3，本发明的实施例提供一种存储器，包括：第一晶体管M1和控制管M2。第一晶体管M1包括：第一阱区210，第一阱区210接出第一连接端；第一栅极层421，位于第一阱区210上；第一漏区341，位于第一栅极层421的一侧且延伸至部分第一栅极层421底部的第一阱区210中；第一掺杂区351，位于第一漏区341内且被第一漏区341包裹，第一掺杂区351与第一栅极层421横向间隔设置；第一掺杂区351的导电类型和第一阱区210的导电类型相同且和第一漏区341的导电类型相反，第一掺杂区351、第一漏区341和第一阱区210构成第一双极型晶体管。控制管M2包括：第二阱区220和位于第二阱区220上的第二栅极层422，第二阱区220接出控制端，第二栅极层422和第一栅极层421电连接构成浮栅节点。

本发明的存储器包括第一晶体管M1和控制管M2，第一晶体管M1的第一栅极层421和控制管M2的第二栅极层422电连接构成浮栅节点，第一晶体管M1的第一掺杂区351、第一漏区341和第一阱区210构成第一双极型晶体管，在对存储器进行擦写操作时，第一双极型晶体管可以充当放大器的作用，能够对第一栅极层421与第一漏区341之间交叠部分的产生的隧穿电流起到放大作用。第一双极型晶体管对隧穿电流的放大作用，能够使得隧穿到第一栅极层421的电荷数量增大，擦写速度更快且擦写电压更低。另外，在读取过程中，第一双极型晶体管也可以对电流起到放大作用，从而提高了读取的灵敏度。此外，由于擦写电压均变低，因而可以避免过高的电压对存储器造成损坏，从而提高擦写次数；进一步的，由于写“1”操作时，存储在第一栅极层421中的电荷数目增多，因而存储器的数据保持能力也能够增强。

此外，本发明实施例的存储器是在现有的单层多晶硅存储器的基础上进行了改进，保留了直接与现有工艺兼容的特点，工艺成本低、适用范围广，在所有包含场效应晶体管的工艺中都可以直接适用，例如，BCD工艺，标准CMOS工艺，硅技术（Silicon-On-Insulator，SOI）工艺等。

具体的，第一晶体管M1可以为场效应晶体管。

在本发明的一个实施例中，第一晶体管M1为PMOS，第一漏区341的导电类型为P型，第一掺杂区351的导电类型为N型，第一源区331的导电类型为P型，第一阱区210的导电类型为N型。第一晶体管M1中的第一双极型晶体管可以在进行写入“1”操作时，对由电子产生的电流起到放大器的作用，使得存储在第一栅极层421中的电子数量增加，写入速度提高。

在本发明的一个实施例中，第一晶体管M1为NMOS，第一漏区341的导电类型为N型，第一掺杂区351的导电类型为P型，第一源区331的导电类型为N型，第一阱区210的导电类型为P型。第一晶体管M1中的第一双极型晶体管可以在进行写入“0”操作时，对由空穴产生的电流起到放大器的作用，使得产生足够多的空穴与存储在第一栅极层421中的电子进行中和，擦除速度提高。

具体的，控制管M2可以为场效应晶体管或者MOS电容。在控制管M2为场效应晶体管时，既可以是PMOS，也可以是NMOS，本发明的实施例对此不做具体限制，且控制管M2的类型和第一晶体管M1的类型是独立的。

参见图3，在控制管M2为场效应晶体管时，控制管M2和第一晶体管M1可以共用衬底层100，衬底层100的导电类型可以是P型也可以是N型，本发明的实施例对此不做具体限制。存储器还包括：隔离结构310，隔离结构310位于控制管M2和第一晶体管M1之间。隔离结构310为绝缘材料，隔离结构310的材料包括但不限于二氧化硅等。

具体的，控制管M2还可以是金属-绝缘体-金属（Metal-Insulator-Metal，MIM）电容、金属-氧化物-金属（Metal-Oxide-Metal，MOM）电容或其他可集成进所在工艺的电容。可以理解的是，当控制管M2为MIM电容，MIM电容的金属板与第一晶体管M1的第一栅极层421电连接形成浮栅节点；当控制管M2为MOM电容时，MOM电容的金属板与第一晶体管M1的第一栅极层421电连接形成浮栅节点。

在本发明的一个实施例中，控制管M2的电容值C2与第一晶体管M1的电容值C1的耦合比η大于或者等于80%且小于1，

。示例性的，控制管M2的电容值C2与第一晶体管M1的电容值C1的耦合比η为80%、85%、90%、95%、1或者上述任意两个数值组成的范围。

可以理解的是，控制管M2的电容值C2与第一晶体管M1的电容值C1的耦合比η越大，则在存储器工作时，越容易将控制管M2的控制端电压耦合到浮栅节点。

在本发明的一个实施例中，第一掺杂区351与第一栅极层421的横向间隔距离为100nm~10μm。示例性的，第一掺杂区351与第一栅极层421的横向间隔距离为100nm、200nm、300nm、400nm、500nm、1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm、4.5μm、5μm、5.5μm、6μm、6.5μm、7μm、7.5μm、8μm、8.5μm、9μm、9.5μm、10μm或上述任意两个数值组成的范围。第一掺杂区351与第一栅极层421的横向间隔距离在上述范围内，能够对隧穿电流具有更好的放大作用。可以理解的是，第一掺杂区351与第一栅极层421的横向间隔距离与具体的应用工艺相关。例如，以0.18μm的BCD工艺为样品，则第一掺杂区351与第一栅极层421的横向间隔距离为500nm~5μm。

在本发明的一个实施例中，第一掺杂区351的掺杂浓度为第一阱区210的掺杂浓度的10倍~10⁵倍。示例性的，第一掺杂区351的掺杂浓度为第一阱区210的掺杂浓度的10倍、50倍、10²倍、5*10²倍、10³倍、2*10³倍、5*10³倍、10⁴倍、5*10⁴倍、10⁵倍或上述任意两个数值组成的范围。可以理解的是，第一掺杂区351、第一漏区341和第一阱区210形成的第一双极型二极管的发射极（即，第一掺杂区351）的浓度高，集电极（即，第一阱区210）的浓度低，能够实现第一双极型二极管作为放大器进而对隧穿电流起到放大作用。第一掺杂区351的掺杂浓度和第一阱区210的掺杂浓度满足上述比值关系，能够保证第一双极型二极管能够起到较好的放大作用，又不会造成原料的浪费。

在本发明的一个实施例中，第二栅极层422底部的沟道区的面积为所述第一栅极层421底部的沟道区的面积的10倍至30倍。示例性的，第二栅极层422底部的沟道区的面积为所述第一栅极层421底部的沟道区的面积的10倍、15倍、20倍、25倍、30倍或上述任意两个数值组成的范围。可以理解的是，第二栅极层422底部的沟道区的面积与控制管M2的电容值C2正相关，第一栅极层421底部的沟道区的面积与第一晶体管M1的电容值C1正相关，第二栅极层422底部的沟道区的面积与第一栅极层421底部的沟道区的面积满足上述倍数关系，能够保证控制管M2与第一晶体管M1产生较大的耦合比。

在本发明的一个实施例中，存储器为2T结构，第一晶体管M1用作隧穿管。

具体的，参见图3，在本发明的一具体示例中，第一晶体管M1和控制管M2均为场效应晶体管，隔离结构310位于第一晶体管M1和控制管M2之间。

第一晶体管M1包括：第一阱区210，位于衬底层100中；第一栅极层421，位于所述第一阱区210上；第一栅介质层411，位于第一栅极层421和第一阱区210之间；第一漏区341；第一掺杂区；第一源区331，位于第一栅极层421另一侧的第一阱区210中且和第一漏区341间隔设置；第一接出区321，位于第一阱区210中，第一接出区321与第一源区331和所述第一漏区341均间隔设置，第一接出区321的导电类型与第一阱区210的导电类型相同，第一阱区210通过第一接出区321接出第一连接端，第一接出区321的掺杂浓度大于第一阱区210的掺杂浓度；隔离结构310，位于第一阱区中，隔离结构310将第一接出区321与第一源区331、第一漏区341隔离。

控制管M2包括：第二阱区220，位于衬底层100中；第二栅极层422，位于第二阱区220上；第二栅介质层412，位于第二栅极层422和第二阱区220之间；第二源区332，位于第二栅极层422一侧的第二阱区220中；第二漏区342，位于第二栅极层422另一侧的第二阱区220中，第二漏区342与第二源区332横向间隔设置；第二阱区220、第二源区332和第二漏区342接出控制端；第二接出区322，位于第二阱区220中，第二接出区322与第二源区332和第二漏区342均间隔设置，第二阱区220通过第二接出区322接出控制端，第二接出区322的导电类型与第二阱区220的导电类型相同，且第二接出区322的掺杂浓度大于第二阱区220的掺杂浓度；隔离结构310，位于第二阱区中，隔离结构310将第二接出区322与第二源区332、第二漏区342隔离。

参见图5，在本发明的一个实施例中，存储器为3T结构；存储器还包括：第二晶体管M3；第二晶体管M3的导电类型和第一晶体管M1的导电类型相反；第一晶体管M1为读出管，第二晶体管M3为隧穿管。第一晶体管M1和控制管M2的结构参照图3对应的描述，不再详述。控制管M2位于第一晶体管M1与第二晶体管M3之间，控制管M2、第一晶体管M1和第二晶体管M3两两之间通过主隔离结构310彼此绝缘。

第二晶体管M3包括：第三阱区230，与第一阱区210和第二阱区220均间隔设置，第三阱区230接第二连接端；第三栅极层423，位于第三阱区230上，第三栅极层423与第二栅极层422和第一栅极层421电连接；第三漏区343，位于第三栅极层423的一侧且延伸至部分第三栅极层423底部的第三阱区230中；第二掺杂区353，位于第三漏区343内被第三漏区343包裹，第二掺杂区353与第三栅极层423横向间隔设置；第二掺杂区353的导电类型和第三阱区230的导电类型相同且和第三漏区343的导电类型相反，第二掺杂区353、第三漏区343和第三阱区230构成第二双极型晶体管。

具体的，第二晶体管M3可以为场效应晶体管。

在本发明的一个实施例中，第二晶体管M3为PMOS，第三漏区343的导电类型为P型，第二掺杂区353的导电类型为N型，第三源区333的导电类型为P型，第三阱区230的导电类型为N型。

在本发明的一个实施例中，第二晶体管M3为NMOS，第三漏区343的导电类型为N型，第二掺杂区353的导电类型为P型，第三源区333的导电类型为N型，第三阱区230的导电类型为P型。

在本发明的一个实施例中，第一晶体管M1的电容值C1和控制管M2的电容值C2之和与第一晶体管M1的电容值C1、控制管M2的电容值C2、第二晶体管M3的电容值C3之和的比值大于或等于80%且小于1，示例性的，所述比值为80%、85%、90%、95%、1或上述任意两个数值组成的范围；控制管M2的电容值C2和第二晶体管M3的电容值C3之和与第一晶体管M1的电容值C1、控制管M2的电容值C2、第二晶体管M3的电容值C3之和的比值大于或等于80%且小于1，示例性的，所述比值为80%、85%、90%、95%、1或上述任意两个数值组成的范围。

参见图5，在本发明的一具体示例中，第二晶体管M3包括：第三阱区230，位于衬底层100中；第三栅极层423；第三栅介质层413，位于第三栅极层423与第三阱区230之间；第三漏区343；第二掺杂区353；第三源区333，位于第三栅极层423另一侧的第三阱区230中，第三源区333和第三漏区343间隔设置；第三接出区323，位于第三阱区230中，第三接出区323与第三漏区343和第三源区333均间隔，第三接出区323的导电类型与第三阱区230的导电类型相同，第三接出区323的掺杂浓度大于第三阱区230的掺杂浓度；第三阱区230通过第三接出区323接出第二连接端；隔离结构310，位于第三阱区230中，隔离结构310将第三接出区323与第三源区333、第三漏区343隔离。

在本发明的一具体示例中，第一晶体管M1为PMOS，第二晶体管M3为NMOS。在本发明的其他具体示例中，第一晶体管M1为NMOS，第二晶体管M3为PMOS。

在本发明的一个实施例中，第二掺杂区353与第三栅极层423之间的横向间隔距离为100nm~10μm。示例性的，第二掺杂区353与第三栅极层423之间的横向间隔距离为100nm、200nm、300nm、400nm、500nm、1μm、1.5μm、2μm、2.5μm、3μm、3.5μm、4μm、4.5μm、5μm、5.5μm、6μm、6.5μm、7μm、7.5μm、8μm、8.5μm、9μm、9.5μm、10μm或上述任意两个数值组成的范围。第二掺杂区353与第三栅极层423的横向间隔距离在上述范围内，能够对隧穿电流具有更好的放大作用。可以理解的是，第二掺杂区353与第三栅极层423的横向间隔距离与具体的应用工艺相关。例如，以0.18μm的BCD工艺为样品，则第二掺杂区353与第三栅极层423的横向间隔距离为500nm~5μm。

在本发明的一个实施例中，第二掺杂区353的掺杂浓度为第三阱区230的掺杂浓度的10倍~10⁵倍。示例性的，第二掺杂区353的掺杂浓度为第三阱区230的掺杂浓度的10倍、50倍、10²倍、5*10²倍、10³倍、2*10³倍、5*10³倍、10⁴倍、5*10⁴倍、10⁵倍或上述任意两个数值组成的范围。可以理解的是，第二掺杂区353、第三漏区343和第三阱区230形成的第二双极型二极管的发射极（即，第二掺杂区353）的浓度高，集电极（即，第三阱区230）的浓度低，能够实现第二双极型二极管作为放大器进而对隧穿电流起到放大作用。第二掺杂区353的掺杂浓度和第三阱区230的掺杂浓度满足上述比值关系，能够保证第一双极型二极管能够起到较好的放大作用，又不会造成原料的浪费。

在本发明的一个实施例中，所述第二栅极层422底部的沟道区的面积为第三栅极层423底部的沟道区的面积的10倍至30倍。示例性的，所述第二栅极层422底部的沟道区的面积为第三栅极层423底部的沟道区的面积的10倍、15倍、20倍、25倍、30倍或上述任意两个数值组成的范围。

本发明的实施例还提供一种存储阵列，包括多个前述存储器。

本发明的实施例还提供一种前述存储阵列的操作方法，包括：在被选中的存储器的浮栅节点写入“1”或“0”时，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

在本发明的一个实施例中，第一晶体管为PMOS。在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，第一连接端接第一中间电位，第一掺杂区接第一电位，第一源区浮空，第一中间电位小于第一编程电位且大于第一电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。在读取被选中的存储器的浮栅节点存储的数据时，控制端接第一读取电位，第一连接端和第一源区接电源电位，第一掺杂区接地电位，第一读取电位小于或等于电源电位且大于地电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

在本发明的一个实施例中，存储器为2T结构，第一晶体管为隧穿管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，第一连接端、第一源区和第一掺杂区接第一擦除电位，控制端接地电位。

在本发明的一个实施例中，存储器为3T结构，还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管；第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，第二连接端、第三源区和第二掺杂区接第一编程电位；在读取被选中的存储器的浮栅节点存储的数据时，第二连接端、第三源区和第二掺杂区接第一读取电位。

在本发明的一个实施例中，存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，控制端、第一连接端、第一源区和第一掺杂区接第二电位，第二连接端接地电位，第二掺杂区接第二擦除电位，第三源区浮空，地电位大于第二电位且小于第二擦除电位，第二掺杂区作为第二双极型晶体管的发射极正偏，第三阱区作为第二双极型晶体管的集电极反偏。

在本发明的一个实施例中，第一晶体管为NMOS。在被选中的存储器的浮栅节点写入“0”时，控制端接第三电位，第一掺杂区接第三擦除电位，第一连接端接地电位，第一源区浮空；第三电位大于地电位且小于第三擦除电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。在读取被选中的存储器的浮栅节点存储的数据时，控制端接第二读取电位，第一掺杂区接电源电位，第一连接端和第一源区接地电位，第二读取电位小于或等于电源电位且大于地电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

在本发明的一个实施例中，存储器为2T结构，第一晶体管为隧穿管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，控制端接第二编程电位，第一连接端、第一掺杂区和第一源区接地电位，第二编程电位大于地电位。

在本发明的一个实施例中，存储器为3T结构，还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管；第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，第二连接端、第三源区和第二连接端接第三电位；在读取被选中的存储器的浮栅节点存储的数据时，第二连接端、第三源区和第二连接端接第二读取电位。

在本发明的一个实施例中，在被选中的存储器的浮栅节点写入“1”时，控制端、第一连接端、第一源区和第一掺杂区接第三编程电位，第二连接端接地电位，第二掺杂区接第四电位，第三源区浮空，地电位大于第四电位且小于第三编程电位。

下面将结合具体实施例，进一步对本发明的存储阵列的操作方法进行详细描述。

实施例1

参见图3，并结合表1，存储器为2T结构，第一晶体管M1为隧穿管，并且第一晶体管M1的导电类型为P型。

在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，第一连接端接第一中间电位，第一掺杂区351接第一电位，第一源区331浮空，第一中间电位小于第一编程电位且大于第一电位，第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏；在读取被选中的存储器的浮栅节点存储的数据时，控制端接第一读取电位，第一连接端和第一源区331接电源电位，第一掺杂区351接地电位，第一读取电位小于或等于电源电位且大于地电位，第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏。

在本发明的一实施例中，存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，第一连接端、第一源区331和第一掺杂区351接第一擦除电位，控制端接地电位，第一擦除电位大于地电位。

表1

	CG（V）	Vw（V）	Vd（V）	Vs（V）	FG
						写1（写入）	VP	Vmid	Vlow	浮空	变为“1”
写0（擦除）	0	VE	VE	VE	变为“0”
						读取	Vr	VDD	0	VDD	所存储的值

CG：控制端电压；V_w：第一连接端电压；V_d：第一掺杂区电压；V_s：第一源区电压；FG：浮栅节点数据；V_p＞V_mid＞V_low；V_E＞0；VDD≥V_r＞0。

在本发明的一具体示例中，V_p=5V，V_mid=0V，V_low=-5V，V_E=10V。需要说明的是，可以根据需要合理的设置上述数据，本发明的实施例对此不做限定。

具体的，参见图4，并结合图3，在进行写入“1”时，V_p=5V，V_mid=0V，V_low=-5V，由于第一晶体管M1的电容值C1和控制管M2的电容值C2的耦合比η较大，因此可以认为第一栅极层421的耦合电压V_g与控制端CG所加电压大小接近，也等于5V。此时，第一栅极层421与第一漏区341的交叠处具有较大的电压差，存在一个较大的纵向电场，而第一漏区341与第一阱区210形成的PN节在反偏电压作用下也形成了一个较大横向电场，在两个电场的同时作用下，第一漏区341与第一栅极层421的交叠部分的能带将向下弯曲，当能带的弯曲程度足够大，价带中的电子将能够穿过禁带势垒，隧穿到导带中，形成了新的电子空穴对。隧穿之后，产生的电子将会在第一漏区341与第一阱区210形成的PN结的横向电场的作用下向第一阱区210漂移，一部分将穿过第一漏区341被第一阱区210收集，形成第一阱区210的漏电流，另一部分将在漂移的过程中获得足够大的能量，成为热电子，并在第一栅极层421与第一漏区341的纵向电场的作用下隧穿通过第一栅介质层411的势垒，最终存储在第一栅极层421中。而产生的空穴将会被注入到第一掺杂区351中，由于本申请中的第一掺杂区351、第一漏区341和第一阱区210构成了一个寄生的NPN双极型晶体管，第一掺杂区351为发射极，第一漏区341为基极，第一阱区210为集电极，空穴注入产生的电流类似基区注入电流，写操作时发射极正偏，集电极反偏，此时第一掺杂区351将会产生一个发射区电子注入电流，注入的电子将由第一掺杂区351扩散进第一漏区341，这些电子一部分将在穿过空间电荷区后被第一阱区210收集，另一部分将在空间电荷区中获得足够的能量隧穿到第一栅极层421中。因此，由于寄生的NPN双极型晶体管结构对于隧穿时产生的电流的放大作用，隧穿到第一栅极层421中的电子比现有技术中更多，栅极电流更大，写入速度更快，需要的写入电压大小更低。在电子存储在第一栅极层421中后，第一晶体管M1的阈值电压将会增大（原本阈值电压为负时表现为绝对值减小），浮栅节点FG存储为“1”。

在进行写“0”操作时，CG=0V，V_d=V_s=V_w=V_E=10V，此时第一晶体管M1的第一栅介质层411上将会有很大电压差，电子将会沿着电场的反方向，从第一栅极层421中发生隧穿进入到第一阱区210中完成擦除，第一晶体管M1的阈值电压减小，浮栅节点FG存储为“0”。

在读取操作时，控制端接第一读取电压，第一源区331和第一阱区210接电源电位，第一掺杂区351接0V，第一读取电位小于或等于电源电位。此时，在第一源区331与第一漏区341之间会形成反型层沟道，进而在第一源区331与第一漏区341之间的电位差的作用下形成读取的电流。由于不同存储状态下，第一晶体管M1的阈值电压不同，故在相同读取电压下，两种状态输出的电流大小不同，根据电流的差值我们可以读出“0”和“1”。此外，由于第一晶体管M1中的NPN寄生双极型晶体管对于读取的电流也有放大作用，所以该结构也提高了读取的灵敏度。

实施例2

参见图3，并结合表2，本实施例与实施例1的区别在在于，第一晶体管M1为NMOS。

在被选中的存储器的浮栅节点写入“1”时，控制端接第二编程电位，第一连接端、第一掺杂区351和第一源区331接地电位，第二编程电位大于地电位。

在被选中的存储器的浮栅节点写入“0”时，控制端接第三电位，第一掺杂区351接第三擦除电位，第一连接端接地电位，第一源区331浮空，第三电位大于地电位且小于第三擦除电位，第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏。

在读取被选中的存储器的浮栅节点存储的数据时，控制端接第二读取电位，第一掺杂区接电源电位，第一连接端和第一源区接地电位，第二读取电位小于或等于电源电位且大于地电位，第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏。

表2

	CG（V）	Vw（V）	Vd（V）	Vs（V）	FG
						写1（写入）	VP1	0	0	0	变为“1”
写0（擦除）	V1-	0	V1+	浮空	变为“0”
						读取	Vr1	0	VDD1	0	所存储的值

CG：控制端电压；V_w：第一连接端电压；V_d：第一掺杂区电压；V_s：第一源区电压；FG：浮栅节点数据；V_P1＞0；V1₊＞0＞V1_-；VDD1≥V_r1＞0。

在本发明的一具体示例中，V_P1=5V，V1_-=-5V，V1₊=5V。需要说明的是，可以根据需要合理的设置上述数据，本发明的实施例对此不做限定。

具体的，在进行写入“1”时，与上述实施例类似，第一栅极层421的耦合电压与控制端电压接近，也等于5V。此时，第一晶体管M1的第一栅介质层411上将会有很大电压差，第一阱区210中的电子，在纵向电场的作用下，隧穿通过第一栅介质层411的势垒，最终存储在第一栅极层421中。在电子存储在第一栅极层421中后，第一晶体管M1的阈值电压将会增大（原本阈值电压为负时表现为绝对值减小），浮栅节点FG存储为“1”。

在进行写入“0”时，CG=V1_-，V_w=0V，V_d=V1₊，第一源区331浮空。在这种电压偏置条件下，第一漏区341的表面电子发生耗尽，在较大的纵向和横向电场作用下第一漏区341与第一栅极层421的交叠部分的能带会发生剧烈的弯曲，从而形成新的电子空穴对。电子将会注入到第一掺杂区351中，而一部分空穴将会穿过第一漏区341被第一阱区210收集，另一部分空穴将会获得足够的能量成为热空穴，从而在高的纵向电场作用下穿过第一栅介质层411存储到第一栅极层421中，并与第一栅极层421中的电子中和，从而完成擦除。此外，第一掺杂区351、第一漏区341和第一阱区210构成了一个寄生的PNP双极型晶体管，第一掺杂区351为发射极，第一漏区341为基极，第一阱区210为集电极，电子注入产生的电流类似于基区注入电流，写“0”操作时，此时第一掺杂区351将会产生一个发射区空穴注入电流，注入的空穴将由第一掺杂区351扩散进第一漏区341，这些空穴一部分将在穿过空间电荷区后被第一阱区210收集，另一部分将在空间电荷区中获得足够的能量隧穿到第一栅极层421中。因此，第一晶体管M1中寄生的PNP型双极型晶体管也会对基极注入电流有一个放大作用，因此能够发生擦除的热空穴数量也会增加，从而增大了擦除时的空穴的电流，提高了擦除的速度，也降低了擦除时所需要的负的低电压的绝对值。

在进行读取被选中的存储器的浮栅节点存储的数据时，控制端接第二读取电位，第一掺杂区351接电源电位，第一连接端和第一源区331接地，第二读取电位小于或等于电源电位且大于地电位。此时，在第一源区331与第一漏区341之间会形成反型层沟道，进而在第一源区331与第一漏区341之间的电位差的作用下形成读取的电流。由于不同存储状态下，第一晶体管M1的阈值电压不同，故在相同读取电压V_r1下，两种状态输出的电流大小不同，根据电流的差值我们可以读出“0”和“1”。此外，第一晶体管M1中的PNP寄生双极型晶体管对于读取的电流也有放大作用，从而提高了读取的灵敏度。

实施例3

参见图5，并结合表3，本实施例与实施例1的区别在于：本实施例的存储器为3T结构。存储器还包括：第二晶体管M3；第二晶体管M3的导电类型和第一晶体管M1的导电类型相反；第一晶体管M1为读出管，第二晶体管M3为隧穿管；第二晶体管M3包括：第三阱区230，与第一阱区210和第二阱区220均间隔设置，第三阱区230接第二连接端；第三栅极层423，位于第三阱区230上，第三栅极层423与第二栅极层422和第一栅极层421电连接；第三漏区343，位于第三栅极层423的一侧且延伸至部分第三栅极层423底部的第三阱区230中；第二掺杂区353，位于第三漏区343内被第三漏区343包裹，第二掺杂区353与第三栅极层423横向间隔设置；第二掺杂区353的导电类型和第三阱区230的导电类型相同且和第三漏区343的导电类型相反，第二掺杂区353、第三漏区343和第三阱区230构成第二双极型晶体管。

存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，控制端、第二连接端、第三源区333和第二掺杂区353接第一编程电位，第一连接端接第一中间电位，第一掺杂区351接第一电位，第一源区331浮空，第一中间电位小于第一编程电位且大于第一电位。第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏。

在读取被选中的存储器的浮栅节点存储的数据时，控制端、第二连接端、第三源区333和第二掺杂区353接第一读取电位，第一连接端和第一源区331接电源电位，第一掺杂区351接地电位，第一读取电位小于或等于电源电位且大于地电位。第一掺杂区351作为第一双极型晶体管的发射极正偏，第一阱区210作为第一双极型晶体管的集电极反偏。

在本发明的一个实施例中，存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，控制端、第一连接端、第一源区331和第一掺杂区351接第二电位，第二连接端接地电位，第二掺杂区353接第二擦除电位，第三源区333浮空，地电位大于第二电位且小于第二擦除电位。第二掺杂区作为第二双极型晶体管的发射极正偏，第三阱区作为第二双极型晶体管的集电极反偏。

表3

操作端口	写1（写入）	写0（擦除）	读取
				CG(V)	Vp2	V2-	Vr2
Vwp(V)	Vmid2	V2-	VDD2
				Vsp(V)	浮空	V2-	VDD2
Vdp(V)	Vlow2	V2-	0
				Vwn(V)	Vp2	0	Vr2
Vsn(V)	Vp2	浮空	Vr2
				Vdn(V)	Vp2	V2+	Vr2
FG	变为“1”	变为“0”	所存储的值

CG：控制端电压；V_wp：第一连接端电压；V_dp：第一掺杂区电压；V_sp：第一源区电压；V_wn：第二连接端电压；V_dn：第二掺杂区电压；V_sn：第三源区电压；FG：浮栅节点数据。V_P2＞V_mid2＞V_low2；V2₊＞0＞V2_-；VDD2≥V_r2＞0。

在本发明的一具体示例中，V_p2=5V，V_mid2=0V，V_low2=-5V，V2₊=5V，V2_-=-5V。需要说明的是，可以根据需要合理的设置上述数据，本发明的实施例对此不做限定。

具体的，在写“1”操作时，由于CG=V_wn=V_sn=V_dn=V_p2=5V，因此相当于第二晶体管M3与控制管M2并联连接。由于第二晶体管M3的电容值C3和控制管M2的电容值C2之和与第二晶体管M3的电容值C3、控制管M2的电容值C2和第一晶体管M1的电容值C1之和的比值较大，因此第一栅极层421的耦合电压为5V。也就是说，控制管M2和第二晶体管M3等效的电容并联在一起接上高电压，提高了第一晶体管M1的分压比，使浮栅节点FG上能分到更多的电压，从而降低该3T结构中所需的正的高电压，提高了写入效率。此外，第一晶体管M1的状态与在实施例1中2T结构的第一晶体管M1为PMOS时的写入“1”操作的状态相同，因而与在实施例1中2T结构的第一晶体管M1为PMOS时的写入“1”的物理过程一样，在写入“1”操作时，3T结构中的第一晶体管M1的寄生的NPN双极型晶体管结构对于隧穿时产生的电流具有放大作用，使得隧穿到第一栅极层421中的电子比现有技术中更多，栅极电流更大，写入速度更快，需要的写入电压大小更低。在电子存储在第一栅极层421中后，第一晶体管M1的阈值电压将会增大（原本阈值电压为负时表现为绝对值减小），浮栅节点FG存储为“1”。

在进行写入“0”操作时，CG=V_wp=V_sp=V_dp=V2_-=-5V，因此相当于第一晶体管M1与控制管M2并联连接。由于第一晶体管M1的电容值C1和控制管M2的电容值C2之和与第二晶体管M3的电容值C3、控制管M2的电容值C2和第一晶体管M1的电容值C1之和的比值较大，因此第三栅极层423的耦合电压为-5V。也就是说，控制管M2和第一晶体管M1等效的电容并联在一起接上低电压，提高了与第二晶体管M3的分压比，使浮栅节点FG上能分到更多的电压，从而降低该3T结构中所需的负的低电压，提高了擦除效率。此外，V_wn=0V，为中间电压，V_dn=V2₊=5V，为正的高电压，第三源区333浮空。参见图6，在这种电压偏置条件下，第三漏区343的表面电子发生耗尽，与写入“1”操作的情况类似，在较大的纵向和横向电场作用下第三漏区343与第三栅极层423的交叠部分的能带也会发生剧烈的弯曲，从而形成新的电子空穴对。电子将会注入到第二掺杂区353中，而一部分空穴将会穿过第三漏区343被第三阱区230收集，另一部分空穴将会获得足够的能量成为热空穴，从而在高的纵向电场作用下穿过第三栅介质层413存储到第三栅极层423中，并与第三栅极层423中的电子中和，从而完成擦除。此外，第二掺杂区353、第三漏区343和第三阱区230构成了一个寄生的PNP双极型晶体管，第二掺杂区353为发射极，第三漏区343为基极，第三阱区230为集电极，电子注入产生的电流类似于基区注入电流，写“0”操作时，此时第二掺杂区353将会产生一个发射区空穴注入电流，注入的空穴将由第二掺杂区353扩散进第三漏区343，这些空穴一部分将在穿过空间电荷区后被第三阱区230收集，另一部分将在空间电荷区中获得足够的能量隧穿到第三栅极层423中。因此，第二晶体管M3中寄生的PNP型双极型晶体管也会对基极注入电流有一个放大作用，因此能够发生擦除的热空穴数量也会增加，从而增大了擦除时的空穴的电流，提高了擦除的速度，也降低了擦除时所需要的负的低电压的绝对值。

在进行读取操作时，第一晶体管M1被用作读出管，V_sp=V_wp=VDD2，CG=V_wn=V_sn=V_dn=V_r2，V_dp=0V，使得读出时，控制管M2和第二晶体管M3等效的电容并联在一起接上高电压，提高了第一晶体管M1的分压比，使浮栅节点FG上能分到更多的电压，从而降低该3T结构中所需的读取电压，提高了读取效率。此外，第一晶体管M1的状态与在实施例1中2T结构的第一晶体管M1在读取操作时的状态相同，因而与2T结构的读取操作的物理过程一样，由于不同存储状态下，第一晶体管M1的阈值电压不同，故在相同读取电压V_r2下，两种状态输出的电流大小不同，根据电流的差值我们可以读出“0”和“1”。另外，在读取过程中，第一晶体管M1中的NPN寄生双极型晶体管对于读取的电流也有放大作用，与在写入“1”操作中第一晶体管M1中的NPN寄生双极型晶体管对电流的放大作用的原理相同，在此不再赘述。

实施例4

本实施例与实施例3的区别在于，第一晶体管M1为NMOS，第二晶体管M3为PMOS。

具体的，参见表4，在进行写“1”操作时，控制端、第一连接端、第一源区331和第一掺杂区351接第三编程电位，第二连接端接地电位，第二掺杂区353接第四电位，第三源区333浮空；地电位大于第四电位且小于第三编程电位。也就是说，第一晶体管M1与控制管M2并联，第二晶体管M3执行写“1”操作。此时，第二晶体管M3的结构和状态与实施例3中第一晶体管M1在进行写“1”操作时的结构和状态相同，因而，本实施例的写“1”操作能够基于相同的原理取得与实施例3的写“1”操作相同的有益效果，在此不再赘述。

在进行写“0”操作时，控制端、第二连接端、第三源区333和第二掺杂区353接第三电位，第一掺杂区351接第三擦除电位，第一连接端接地电位，第一源区331浮空。也就是说，第二晶体管M3与控制管M2并联，第一晶体管M1执行写“0”操作。此时，第一晶体管M1的结构和状态与实施例3中第二晶体管M3在进行写“0”操作时的结构和状态相同，因而，本实施例的写“0”操作能够基于相同的原理取得与实施例3的写“0”操作相同的有益效果，在此不再赘述。

在进行读取操作时，控制端、第二连接端、第三源区333和第二掺杂区353接第二读取电位，第一连接端和第一源区331接地电位，第一掺杂区351接电源电位，第二读取电位小于或等于电源电位且大于地电位。也就是说，第二晶体管M3与控制管M2并联，第一晶体管M1执行读取操作。此时，第一晶体管M1的结构与状态与实施例2中的2T结构的第一晶体管M1在进行读取操作时的结构和状态相同，因而，能够基于相同的原理取得与实施例2的读取操作相同的有益效果，在此不再赘述。

表4

操作端口	写1（写入）	写0（擦除）	读取
				CG(V)	Vp3	V3-	Vr3
Vwp(V)	Vp3	0	0
				Vsp(V)	Vp3	浮空	0
Vdp(V)	Vp3	V3+	VDD3
				Vwn(V)	Vmid3	V3-	Vr3
Vsn(V)	浮空	V3-	Vr3
				Vdn(V)	Vlow3	V3-	Vr3
FG	变为“1”	变为“0”	所存储的值

CG：控制端电压；V_wp：第一连接端电压；V_dp：第一掺杂区电压；V_sp：第一源区电压；V_wn：第二连接端电压；V_dn：第二掺杂区电压；V_sn：第三源区电压；FG：浮栅节点数据；V_P3＞V_mid3＞V_low3；V3₊＞0＞V3_-；VDD3≥V_r3＞0。

在本说明书的描述中，参考术语“本实施例”、“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明实质内容上所作的任何修改、等同替换和简单改进等，均应包含在本发明的保护范围之内。

显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims

1.一种存储器，其特征在于，包括：第一晶体管和控制管；

所述第一晶体管包括：第一阱区，所述第一阱区接出第一连接端；第一栅极层，位于所述第一阱区上；第一漏区，位于所述第一栅极层的一侧且延伸至部分所述第一栅极层底部的所述第一阱区中；第一掺杂区，位于所述第一漏区内且被所述第一漏区包裹，所述第一掺杂区与所述第一栅极层横向间隔设置；所述第一掺杂区的导电类型和第一阱区的导电类型相同且和所述第一漏区的导电类型相反，所述第一掺杂区、所述第一漏区和所述第一阱区构成第一双极型晶体管；

所述控制管包括：第二阱区和位于所述第二阱区上的第二栅极层，所述第二阱区接出控制端，所述第二栅极层和所述第一栅极层电连接构成浮栅节点。

2.根据权利要求1所述的存储器，其特征在于，所述存储器为3T结构；还包括：第二晶体管；所述第二晶体管的导电类型和所述第一晶体管的导电类型相反；所述第一晶体管为读出管，第二晶体管为隧穿管；

所述第二晶体管包括：第三阱区，与所述第一阱区和所述第二阱区均间隔设置，所述第三阱区接第二连接端；第三栅极层，位于所述第三阱区上，所述第三栅极层与所述第二栅极层和所述第一栅极层电连接；第三漏区，位于所述第三栅极层的一侧且延伸至部分所述第三栅极层底部的所述第三阱区中；第二掺杂区，位于所述第三漏区内被所述第三漏区包裹，所述第二掺杂区与所述第三栅极层横向间隔设置；所述第二掺杂区的导电类型和所述第三阱区的导电类型相同且和所述第三漏区的导电类型相反，所述第二掺杂区、所述第三漏区和所述第三阱区构成第二双极型晶体管。

3.根据权利要求1所述的存储器，其特征在于，所述存储器为2T结构，所述第一晶体管为隧穿管。

4.根据权利要求1所述的存储器，其特征在于，所述第一晶体管为PMOS，第一漏区的导电类型为P型，所述第一掺杂区的导电类型为N型。

5.根据权利要求1所述的存储器，其特征在于，所述第一晶体管为NMOS，第一漏区的导电类型为N型，所述第一掺杂区的导电类型为P型。

6.根据权利要求1所述的存储器，其特征在于，所述控制管包括场效应晶体管或MOS电容。

7.根据权利要求2所述的存储器，其特征在于，所述第二掺杂区与所述第三栅极层之间的横向间隔距离为100nm~10μm。

8.根据权利要求2所述的存储器，其特征在于，所述第二掺杂区的掺杂浓度为所述第三阱区的掺杂浓度的10倍~10⁵倍。

9.根据权利要求1所述的存储器，其特征在于，所述第一掺杂区与所述第一栅极层的横向间隔距离为100nm~10μm。

10.根据权利要求1所述的存储器，其特征在于，所述第一掺杂区的掺杂浓度为所述第一阱区的掺杂浓度的10倍~10⁵倍。

11.根据权利要求1所述的存储器，所述控制管的电容值与所述第一晶体管的电容值的耦合比大于或者等于80%且小于1。

12.根据权利要求2所述的存储器，所述第一晶体管的电容值和所述控制管的电容值之和与所述第一晶体管的电容值、所述控制管的电容值、所述第二晶体管的电容值之和的比值大于或等于80%且小于1；所述控制管的电容值和所述第二晶体管的电容值之和与所述第一晶体管的电容值、所述控制管的电容值、所述第二晶体管的电容值之和的比值大于或等于80%且小于1。

13.根据权利要求1所述的存储器，所述第二栅极层底部的沟道区的面积为所述第一栅极层底部的沟道区的面积的10倍至30倍。

14.根据权利要求2所述的存储器，所述第二栅极层底部的沟道区的面积为所述第三栅极层底部的沟道区的面积的10倍至30倍。

15.一种存储阵列，其特征在于，包括多个如权利要求1至14任意一项所述的存储器。

16.一种如权利要求15所述的存储阵列的操作方法，其特征在于，包括：

在被选中的存储器的浮栅节点写入“1”或“0”时，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

17.根据权利要求16所述的存储阵列的操作方法，其特征在于，第一晶体管为PMOS；在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，所述第一连接端接第一中间电位，所述第一掺杂区接第一电位，所述第一晶体管的源区浮空，所述第一中间电位小于所述第一编程电位且大于所述第一电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏；

在读取被选中的存储器的浮栅节点存储的数据时，所述控制端接第一读取电位，所述第一连接端和所述第一晶体管的源区接电源电位，所述第一掺杂区接地电位，所述第一读取电位小于或等于所述电源电位且大于所述地电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

18.根据权利要求17所述的存储阵列的操作方法，其特征在于，所述存储器为2T结构，所述第一晶体管为隧穿管；所述存储阵列的操作方法还包括：

在被选中的存储器的浮栅节点写入“0”时，所述第一连接端、所述第一晶体管的源区和所述第一掺杂区接第一擦除电位，所述控制端接地电位。

19.根据权利要求17所述的存储阵列的操作方法，其特征在于，所述存储器为3T结构，还包括：第二晶体管；所述第二晶体管的导电类型和所述第一晶体管的导电类型相反；所述第一晶体管为读出管，第二晶体管为隧穿管；所述第二晶体管包括：第三阱区，与所述第一阱区和所述第二阱区均间隔设置，所述第三阱区接第二连接端；第三栅极层，位于所述第三阱区上，所述第三栅极层与所述第二栅极层和所述第一栅极层电连接；第三漏区，位于所述第三栅极层的一侧且延伸至部分所述第三栅极层底部的所述第三阱区中；第二掺杂区，位于所述第三漏区内被所述第三漏区包裹，所述第二掺杂区与所述第三栅极层横向间隔设置；所述第二掺杂区的导电类型和所述第三阱区的导电类型相同且和所述第三漏区的导电类型相反，所述第二掺杂区、所述第三漏区和所述第三阱区构成第二双极型晶体管；

所述的存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“1”时，所述第二连接端、所述第二晶体管的源区和所述第二掺杂区接第一编程电位；

在读取被选中的存储器的浮栅节点存储的数据时，所述第二连接端、所述第二晶体管的源区和所述第二掺杂区接第一读取电位。

20.根据权利要求19所述的存储阵列的操作方法，其特征在于，还包括：

在被选中的存储器的浮栅节点写入“0”时，所述控制端、所述第一连接端、所述第一晶体管的源区和所述第一掺杂区接第二电位，所述第二连接端接地电位，所述第二掺杂区接第二擦除电位，所述第二晶体管的源区浮空，所述地电位大于所述第二电位且小于所述第二擦除电位，所述第二掺杂区作为第二双极型晶体管的发射极正偏，第三阱区作为第二双极型晶体管的集电极反偏。

21.根据权利要求16所述的存储阵列的操作方法，其特征在于，第一晶体管为NMOS；在被选中的存储器的浮栅节点写入“0”时，所述控制端接第三电位，所述第一掺杂区接第三擦除电位，所述第一连接端接地电位，所述第一晶体管的源区浮空；所述第三电位大于所述地电位且小于所述第三擦除电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏；

在读取被选中的存储器的浮栅节点存储的数据时，所述控制端接第二读取电位，所述第一掺杂区接电源电位，所述第一连接端和所述第一晶体管的源区接地电位，所述第二读取电位小于或等于所述电源电位且大于所述地电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。

22.根据权利要求21所述的存储阵列的操作方法，其特征在于，所述存储器为2T结构，所述第一晶体管为隧穿管；所述存储阵列的操作方法还包括：

在被选中的存储器的浮栅节点写入“1”时，所述控制端接第二编程电位，所述第一连接端、所述第一掺杂区和所述第一晶体管的源区接地电位，所述第二编程电位大于所述地电位。

23.根据权利要求21所述的存储阵列的操作方法，其特征在于，所述存储器为3T结构，还包括：第二晶体管；所述第二晶体管的导电类型和所述第一晶体管的导电类型相反；所述第一晶体管为读出管，第二晶体管为隧穿管；所述第二晶体管包括：第三阱区，与所述第一阱区和所述第二阱区均间隔设置，所述第三阱区接第二连接端；第三栅极层，位于所述第三阱区上，所述第三栅极层与所述第二栅极层和所述第一栅极层电连接；第三漏区，位于所述第三栅极层的一侧且延伸至部分所述第三栅极层底部的所述第三阱区中；第二掺杂区，位于所述第三漏区内被所述第三漏区包裹，所述第二掺杂区与所述第三栅极层横向间隔设置；所述第二掺杂区的导电类型和所述第三阱区的导电类型相同且和所述第三漏区的导电类型相反，所述第二掺杂区、所述第三漏区和所述第三阱区构成第二双极型晶体管；

所述的存储阵列的操作方法还包括：在被选中的存储器的浮栅节点写入“0”时，所述第二连接端、所述第二晶体管的源区和所述第二连接端接所述第三电位；

在读取被选中的存储器的浮栅节点存储的数据时，所述第二连接端、所述第二晶体管的源区和所述第二连接端接所述第二读取电位。

24.根据权利要求23所述的存储阵列的操作方法，其特征在于，在被选中的存储器的浮栅节点写入“1”时，所述控制端、所述第一连接端、所述第一晶体管的源区和所述第一掺杂区接第三编程电位，所述第二连接端接地电位，所述第二掺杂区接第四电位，所述第二晶体管的源区浮空，所述地电位大于所述第四电位且小于所述第三编程电位。