JP2002511189A - 微細寸法化可能なフラッシュｅｅｐｒｏｍセル及びアレイ - Google Patents

微細寸法化可能なフラッシュｅｅｐｒｏｍセル及びアレイ

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Abstract

(57)【要約】 ドレイン（１６）と、ソース（１４）と、ドレイン・ソース間のチャネル（１８）とを持つ半導体基板（１２）を有する微細寸法化可能なフラッシュＥＥＰＲＯＭセルである。選択ゲート（２０）がこのチャネルの一部の上に位置し、チャネルから絶縁されている。浮遊ゲート（２４）が、選択ゲート上で選択ゲートから絶縁した第１領域（２６）と、選択ゲートとソース間に位置し、チャネルの第２領域とソースの上方にある第２領域とを有している。制御ゲート（３０）が浮遊ゲートの上方にあって浮遊ゲートと絶縁している。このメモリセルを用いたメモリアレイについても開示する。

Description

【発明の詳細な説明】 発明の名称 微細寸法化可能なフラッシュＥＥＰＲＯＭセル及びアレイ技術分野 本発明は電気消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）の メモリセルに係り、特にフラッシュＥＥＰＲＯＭに関する。又、本発明は行（ロ ウ）と列（コラム）とからなるマトリクス状に配置された複数のこのようなＥＥ ＰＲＯＭセルを含むメモリアレイに関する。背景技術 従来技術に係る１つのフラッシュメモリ装置として、１つの積層ゲート型トラ ンジスタがメモリセルを構成する積層ゲート型フラッシュＥＥＰＲＯＭが知られ ている。このメモリは、フローティングゲート（浮遊ゲート）に対するホットエ レクトロン注入機構を用いて従来の紫外線消去ＥＰＲＯＭをプログラムし、ソー ス領域からのファウラー・ノルドハイム・トンネル機構によって消去するもので ある。このような装置は、 （１）セルのゲートが非選択状態で、接地電位にバイアスされている状態であ っても、メモリセルが負のしきい値電圧にまで過剰に消去され、セルが導電状態 になってしまう、 （２）プログラム電流が高いので、メモリセルからを分離した専用電源でプロ グラムする必要がある という欠点がある。例えば、米国特許第4,698,787号を参照のこと。 第２のタイプのフラッシュメモリ装置は分割ゲート構成を用いるものである。 この装置は上記の過剰に消去されてしまう問題を解消するものであるが、その理 由は、たとえ浮遊ゲートが過剰消去されても、チャネルを導通させるには、チャ ネルの別の領域の上方にある制御ゲートをバイアスする必要があるからである。 しかしながら、プログラムと消去の動作機構は積層ゲート構成と同じである。こ の構成の欠点は、セルサイズが増大し、分割ゲート配置するための位置合わせ精 度の要求が厳しいことである。例えば米国特許第5,029,130号を参照のこと。 さらに別のタイプのフラッシュメモリでは、オンチップ電圧増倍器を用いて単 一の５Ｖ又は３．３Ｖの電源から十分なプログラム用電流を提供することができ る程度にホットエレクトロンプログラム電流を最小化するいわゆるソース側注入 法が利用される。しかしながら、このようなセルの構造は、 （１）位置合わせ精度に敏感である、 （２）微細加工性が低い、 （３）セルサイズと結合比間の妥協が必要である という問題を持っている。米国特許第5,194,925号を参照のこと。 最後に、選択ゲート、制御ゲート、ソース、ドレインとの４端子を持つ１つの トランジスタメモリセルを、開示する米国特許第4,462,090号、第5,280,446号と について述べる。これらの特許に記載のメモリセルは、選択ゲートのための分割 ゲート構成を用いている。選択ゲートのためのこのような分割ゲート構成によっ て、位置合わせずれによるパンチスルーを起こしやすくなることがある。発明の開示 本発明においては、ＥＥＰＲＯＭセルは、ドレインとソースと、ドレイン・ソ ース間のチャネルとを持つ半導体基板とからなる。選択ゲートは基板の上に位置 しこれから絶縁され、チャネルの第１領域の上を走行（伸延）している。浮遊ゲ ートはその第１領域が選択ゲートの上方にあってこれと絶縁され、第２領域は基 板上でこれと絶縁され、選択ゲートとソース間のチャネルの第２領域の上方を走 行している。制御ゲートは浮遊ゲート上でこれと絶縁されている。 メモリアレイは複数の行及び複数の列によって画定されるマトリクス状に配置 されている複数のＥＥＰＲＯＭセルを有しており、複数本の列線が同じ列内の各 メモリセルの同じ端子の１部を接続しており、複数本の行線が同じ行内にある各 メモリの同じ端子の１部を接続している。列デコード手段は列アドレス信号を受 け、これに応じて複数本の列線の内から１本を選択する。行デコード手段は行ア ドレス信号を受け、これに応じて複数本の行線の内から１本を選択する。図面の簡単な説明 図１（ａ）は、本発明の第１の実施形態に係るメモリセルの概略断面図である 。 図１（ｂ）は、図１（ａ）に示す本発明の第１の実施形態に係るメモリセルの の１μｍＣＭＯＳ設計ルールによる上面レイアウト図である。 図２は、容量結合の原理を示す図で、図１（ａ）に示す第１の実施形態に係る メモリセルの概略断面図である。 図３は、本発明の第２の実施形態に係るメモリセルの概略断面図である。 図４は、本発明の第３の実施形態に係るメモリセルの概略断面図である。 図５（ａ）は、本発明の第４の実施形態に係るメモリセルの概略断面図である 。 図５（ｂ）は、図５（ａ）に示す本発明の第４の実施形態に係るメモリセルの １μｍＣＭＯＳ設計ルールによる上面レイアウト図である。 図６は、本発明の第５の実施形態に係るメモリセルの概略断面図である。 図７は、図１（ａ）、３又は４に示すメモリセルを用いた、本発明のメモリア レイの第１の実施形態に係るブロック図である。 図８は、図５（ａ）又は６に示すメモリセルを用いた、本発明のメモリアレイ の第２の実施形態に係るブロック図である。 図９は、図５（ａ）又は６に示すメモリセルを用いた、本発明のメモリアレイ の第３の実施形態に係るブロック図である。発明の詳細な説明 本発明のメモリセル１０の好ましい実施形態を図１（ａ）に示す。メモリセル １０は、ソース１４とドレイン１６とその間を分離しているチャネル１８とを持 った半導体基板１２を備えている。選択ゲート２０はチャネル１８の第１領域の 上方に位置し、この第１領域から第１絶縁層２２によって分離されている。選択 ゲート２０は図１（ａ）ではドレイン１６の一部と重なり合っているところが示 されているが、選択ゲート２０は必ずしもドレイン１６に重なり合う必要はない 。選択ゲート２０は、基板１２の上方に堆積される第１の多結晶シリコン層であ る。米国特許第4,462,090号に示されているアドレス指定ゲートとは異なって、 本発明のメモリセル１０に用いられている選択ゲート２０は平坦形状であり、こ のため位置合わせずれが生じることはない。第１絶縁層２２は酸化シリコンなど の従来の絶縁材料から形成されたものでもよい。 第２の多結晶シリコン層からなる浮遊ゲート２４は２つの領域、即ち、選択ゲ ート２０の上方に位置しそれから第２絶縁層２６で絶縁されている第１領域と、 基板１２の上方にあってそれから第３絶縁層２８で絶縁されている第２領域とを 有している。浮遊ゲート２４の第２領域は、選択ゲート２０とソース１４の間で チャネル１８の一部の上方を走行（伸延）している。加えて、浮遊ゲート２４の 第２領域はソース１４の上方を走行している。 制御ゲート３０は選択ゲート２０の上方に位置し、それから第４絶縁層３２で 絶縁されている。メモリセル１０は４端子、即ち、ソース１４と、ドレイン１６ と、選択ゲート２０と、制御ゲート２４とに供給される電圧によって制御される 。 メモリセル１０のレイアウト図を図１（ｂ）に示すが、この図は１μｍＣＭＯ Ｓ設計ルールに基づいて作図されている。後述するようにこのセルは微細加工が 容易なので、セルの寸法は微細寸法化による線幅にほぼ正比例して縮小すること が可能である。例えば１μｍＣＭＯＳ設計ルールを用いると、ｎ＋ドレイン領域 １６は深さを０．３μｍとすることが可能であり；n+ソース領域１４は深さを０ ．５〜０．６μｍとすることが可能であり；第１の絶縁膜領域２２は１８０Åの 熱成長ＳｉＯ2膜とすることが可能であり；第３の絶縁膜領域２８は１００Åの 熱成長ＳｉＯ2膜とすることが可能であり；第２の絶縁膜領域２６はＳｉＯ2と等 価な２５０Åという厚さを持つＯＮＯ膜とすることが可能であり；第４の絶縁膜 ３２はＳｉＯ2と等価な２５０Åという厚さを持つ別のＯＮＯ膜とすることが可 能である。選択ゲート２０のゲート長は１μｍとすることが可能であり；浮遊ゲ ート２４の全長は１．１μｍとして、選択ゲートに０．５μｍだけ重なり合い、 基板上に直接に０．６μｍだけ重なり合うことが可能であり；制御ゲート３０の ゲート長は１．１μｍとして、選択ゲート２０に０．２５μｍだけ重なり合い、 浮遊ゲート２４には０．８５μｍだけ重なり合うことが可能である。 本発明のメモリセル１０は一般に次のステップに従って製造することが可能で ある： ａ）第１導電型の半導体基板１２上に、他から分離された能動素子領域を形成 する； ｂ）半導体基板１２の能動素子領域上に第１の絶縁膜２２を形成する； ｃ）第１のチャネル領域を画定する基板の能動素子領域上の、第１の絶縁膜２ ２の内部に選択ゲート２０を形成する； ｄ）選択ゲート２０によって覆われていない能動素子領域上に第３の絶縁膜２ ８を形成し、選択ゲート２０上に第２の絶縁膜２６を形成する； ｅ）第２のチャネル領域を画定する半導体基板１２上の、第３の絶縁膜２８の 内部に、そして選択ゲート２０上の、第２の絶縁膜２６の内部に、浮遊ゲート２ ４を形成する； ｆ）選択ゲート２０と浮遊ゲート２４の上に第４の絶縁膜３２を形成する； ｇ）選択ゲート２０と浮遊ゲート２４上の、第４の絶縁膜３２内部に制御ゲー ト３０を形成する； ｈ）第２導電型イオンを注入することによってソース領域１４とドレイン領域 １６をそれぞれドーピングすることによってソース領域１４とドレイン領域１６ を形成する。 ｉ）さらに熱拡散により、ソース領域１４にイオン注入された不純物の横方向 拡散を達成し、浮遊ゲート２４の一部と重なるソース領域１４を形成する。消去、即ち、“１”の書き込み メモリセル１０に“１”を書き込む、即ち、消去すると、メモリセル１０は導 電状態になるが、こうするには、例えば１２Ｖという高電圧をソースＳ１４に印 加する。ドレインＤ１６と、選択ゲートＳＥＬ２０と、制御ゲートＣＧ３０とは すべて接地電位にある。浮遊ゲート２４と選択ゲート２０間及び浮遊ゲート２４ と制御ゲート３０間に大きい容量性結合が存在し、さらに、ソース領域１４と浮 遊ゲート２４間の容量性結合がかなり小さく、さらに、ソース領域１６と浮遊ゲ ート２４が重なり合っているために、前記の印加電圧のかなりの割合がソース１ ４と浮遊ゲート２４間に印加される。これによって、電子が、ファウラー・ノル ドハイム・トンネル効果によって、浮遊ゲート２４からソース１４にトンネル注 入する。 容量性結合要素を図２に示す。浮遊ゲートとソース間の電位差ΔＶf-sは次式 で表される： ΔＶf-s＝Vs(C(f-cg)+C(f-sel))/(C(f-cg)+C(f-sel)+C(f-s)) =VsRe ここで、Ｒｅは消去動作中の結合比である。また、 Ｒｅ＝(C(f-cg)+C(f-sel))/(C(f-cg)+C(f-sel)+C(f-s)) ここで、Ｖｓはソース電圧で、 Ｃ（ｆ−ｃｇ）は、浮遊ゲートと制御ゲート間の全結合容量で、 Ｃ（ｆ−ｓｅｌ）は、浮遊ゲートと選択ゲート間の全結合容量で、 Ｃ（ｆ−ｓ）は、浮遊ゲートとソース間の全結合容量である。 上記の寸法の場合、消去結合比Ｒｅは８９％である。Ｖｓは１２Ｖであるので 、合計で１０．６８Ｖの電位差が１００Åのトンネル酸化膜（即ち、第３の絶縁 膜２８）の両端に印加されるが、これはかなりのトンネル電流をソース１４から 浮遊ゲート２８に誘導し、又、浮遊ゲート２８を正に帯電させるに十分な値であ る。 ソース電圧が１２Ｖであるので、バンド間トンネル効果はソース接合部で発生 し、これによってソース電流が増加する。オンチップ電圧増倍器は通常は、高電 圧を印加する目的で用いられるので、バンド間トンネル電流が流れるにはより大 容量の（丈夫な）電圧増倍器の設計が必要である。 セル１０を消去する他の方法は、負のバイアス電圧（約−８Ｖから−１０Ｖ） を制御ゲート３０に印加し、同時に、選択ゲート２０を接地電位又は制御ゲート ３０と同じ負のゲートバイアス電圧に保持しておき、次にソース１４の電圧を５ Ｖ又はＶccに近い電圧にしか上げないという方法である。この方式の利点は、こ うするとソース電圧が低いことである。ソース電圧を下げることによって、ソー ス電圧をＶcc電源から直接に供給し、又は少ない段数のポンピングステージを有 する電圧増倍器から供給し、高い電流駆動能力を有することである。 プログラム、即ち、“０”の書き込み “０”をメモリセル１０に書き込むと、メモリセル１０は非導電状態になるが 、こうするには、例えば５〜８Ｖという高電圧をソースＳ１４に印加する。１０ 〜１２Ｖの第２の高電圧を制御ゲート３０に印加する。ドレイン電圧は０Ｖ又は ０．３〜１．０Ｖ台の低いバイアス電圧に維持される。選択ゲート２０の下方に あるトランジスタのしきい値電圧Ｖｔよりすこし高い低電圧、例えばＶｔ＋ΔＶ （ここで、ΔＶは約０．１〜０．５Ｖ）が選択ゲート２０に印加される。選択ゲ ート２０にこの電圧が印加されると、トランジスタは、マイクロアンペア台の小 電流をドレイン１６からソース１４に流す。制御ゲート３０とソース領域１４に は高電圧が印加されているため、浮遊ゲート２４の電位は高電位に結合される。 浮遊ゲート電圧Ｖｆは次式で与えられる： Ｖｆ＝(Vcg*C(f-cg)+Vsel*C(f-sel)+Vs*C(f-s)/(C(f-cg)+C(f-sel)+C(f-s)) ここで、Ｖｃｇは、制御ゲート３０に印加される電圧で、 Ｖｓｅｌは、選択ゲート２０に印加される電圧で、 Ｖｓはソース１４に印加される電圧で、 Ｃ（ｆ−ｃｇ）、Ｃ（ｆ−ｓｅｌ）及びＣ（ｆ−ｓ）は既に定義したとおりであ る。 Ｖｃｇ＝１２ＶとＶｓ＝８ＶとＶｓｅｌ＝１Ｖを印加することによって、Ｖｆ ＝９．１Ｖとなる。この電位によって、領域３４近傍のチャネルは高電位に引き 上げられる。チャネル１８の上方にある浮遊ゲート２４の領域の左端部直下にあ る基板１２の表面電位は、浮遊ゲート電圧より約１Ｖ低い値、即ち、８Ｖである と推定される。選択トランジスタは実際にしきい値電圧より少し高い値にバイア スされているため、選択ゲート２０の下にあるチャネル電位はドレイン電圧の値 に近い、即ち、既述したような０Ｖ又は低バイアス電圧となる。これで、約８Ｖ という電位差が、選択ゲート２０真下のチャネル１８内の領域と浮遊ゲート２４ 真下のチャネル１８内の領域の両端に発生する。選択ゲート２０直下のチャネル 領域と浮遊ゲート２４直下のチャネル領域との間のギャップの幅は約２００〜４ ００Åである。２〜４ＭＶ／ｃｍの電界がこのようにして発生するが、この値は チャネル１８から浮遊ゲート２４にホットエレクトロンを注入させ、浮遊ゲート ２４にホットエレクトロンを帯電させ、セルを非導電状態にするのに十分高い値 である。 メモリセル１０の容量性結合要素は、選択ゲート２０と浮遊ゲート２４間、浮 遊ゲート２４と制御ゲート３０間及びソース領域１４と浮遊ゲート２４間での重 なり領域によって形成される。このような重なり領域は縦方向に積層されるか又 は側壁に沿って形成される。メモリセル１０の結合比は微細寸法化によって従来 のセルのそれほどには劣化しない。この理由は縦方向に積層された構成要素の比 は微細寸法化とは無関係であり、側壁の構成要素の容量は微細寸法化された寸法 ではなく多結晶シリコンゲートの厚さにだけ依存するからである。 選択ゲート２０と制御ゲート３０双方によって提供される高い結合比のために 、浮遊ゲート２４の幅は図１（ｂ）に示すように活性な拡散領域の幅より大きく する必要はない。この理由によって、メモリセル１０のサイズは、結合比を増大 させるために浮遊ゲートとフィールド酸化膜領域間にある程度の重なりを必要と する従来型の積層ゲート型のフラッシュセルのサイズに匹敵するかそれ以下であ る。 さらに、分割ゲート構造によって、メモリセル１０は積層ゲート型セルに固有 の過剰消去の問題がない。加えて、メモリセル１０の固有の特徴は、選択ゲート ２０の長さは最小線幅になるように定めることが可能であるという点にある。従 来型の分割ゲート構造とは異なって、メモリセル１０は位置合わせ精度の変動に 対して全く影響されない。これによって、米国特許第5,029,130号に例証されて いるような従来型の分割ゲート型のフラッシュメモリセルに共通して見受けられ るパンチスルー及びリーク電流の問題が解消される。したがって、メモリセル１ ０は従来型の積層ゲート型セル、分割ゲート型セルのいずれより優れている。 プログラム電流と消去電流が小さいという性質によって、プログラミングと消 去という双方の動作にとって必要な高電圧をオンチップ電圧増倍器から供給する ことが可能である。この電圧増倍器は５Ｖ、３．３Ｖ又はそれより低い値の単一 電源で動作可能である。したがって、このセルによってメモリアレイを５Ｖ、３ ．３Ｖ又はそれより低い電圧の単一電源で動作させることが可能である。 本発明のメモリセル１１０の第２の実施形態を図３に示す。メモリセル１１０ は図１（ａ）に示す実施形態と同じ構成要素を有している。したがって、同じ符 号は同じ部品を示すようになっている。図３に示す第２の実施形態と図１（ａ） に示す第１の実施形態との間の唯一の相違は、制御ゲート３０が浮遊ゲート２４ の周りを囲んでおり、さらに、ソース領域の上方を走行しているがこれとは絶縁 されている点である。メモリセル１１０の利点は次の２つである： （１）制御ゲート３０が浮遊ゲート２４を完全に囲んでおり、これによって、 制御ゲート３０と浮遊ゲート２４間の位置合わせずれがセル１１０の結合比に影 響することはないこと、 （２）トンネル酸化膜領域、即ち、ソース領域１４上で、浮遊ゲート２４の端 部近傍に位置する第３絶縁層２８の領域は通常は、ソース領域に対するイオン注 入によって誘起されたダメージに対して非常に脆弱である。しかし、制御ゲート ３０は、コーナーを含めて浮遊ゲート２４の周りを完全に囲んでいるので、トン ネル酸化膜の損傷（完全性）を保護するように働くことである。 しかしながら、ソース接合部がトンネル酸化膜領域の下方の位置にまで達する ようにするために、ｎ領域１４ａは制御ゲート３０の堆積に先立って形成される 。ｎ領域１４ａは、浮遊ゲート２４が形成され、第４絶縁層３２が形成された後 に、直接イオン注入することにより形成される。 本発明のメモリセル２１０の第３の実施形態を図４の概略断面図に示す。さら に、メモリセル２１０はメモリセル１１０とメモリセル１０に類似しているので 、 同様の部品は同様の符号で示される。メモリセル２１０がメモリセル１１０及び １０と相違点はただ：１）メモリセル２１０の制御ゲート３０の一方の端部がド レイン領域１６の上の選択ゲート２０の端部と位置合わせされていることと；２ ）メモリセル２１０の制御ゲート３０の他方の端部がソース領域１４上の浮遊ゲ ート２４の端部と位置合わせされていることである。 制御ゲート３０が形成される前に、選択ゲート２０と浮遊ゲート２４は、選択 ゲート２０の左側の端部と浮遊ゲート２４の右側の端部が制御ゲート３０の最終 寸法を越えて伸延するように画定される。制御ゲート３０は、自身が画定された ら、選択ゲート２０の左側端部と浮遊ゲート２４の右側端部をエッチングするた めにエッチング用マスクとして用いられる。メモリセル２１０の主要な利点は、 そのセルサイズがメモリセル１１０や１０より小さいことである。その欠点は、 選択ゲート２０の長さが制御ゲート３０と選択ゲート２０間の位置合わせずれの 関数であり、浮遊ゲート２４の長さが制御ゲート３０と浮遊ゲート２４間の位置 合わせずれの関数であることである。 メモリセル３１０の第４の実施形態を図５（ａ）の概略断面図に示す。さらに 、メモリセル３１０はメモリセル２１０や１１０や１０と類似しているので、同 様の部品は同様の符号で示されている。相違は、チャネル１８が３つの領域に分 割されている点である。前記と同様に、選択ゲート２０はチャネル１８の第１領 域３８の上に位置して、これと第１絶縁層２２によって分離されている。浮遊ゲ ート２４はその第１領域を選択ゲート２０の上方に有し、それから絶縁され、第 ２領域を基板１２の上方に有し、これから絶縁されていて、選択ゲート２０とソ ース１４の間でチャネル１８の第２領域上を走行している。制御ゲート３０はそ の一部を浮遊ゲート２４の上方に有していてこれと絶縁され、その別の一部を選 択ゲート２０の上方に有してこれと絶縁され、又、チャネル１８の第３領域の上 方にあってこれと絶縁されている。加えて、制御ゲート３０はドレイン領域１６ の上方を走行し、ドレイン領域１６に対するコンタクト（接触部）が無くなって いる。ドレイン領域１６に対する電気的接続（アクセス）は基板１２中のドレイ ン線によりなされる。この第４の実施形態に係るレイアウト図を図５（ｂ）に示 す。メモリセル３１０の場合、制御ゲート３０はメモリアレイのワード線として も働 く。メモリセル３１０は、制御ゲート３０が高電圧、即ち、Ｖccにバイアスされ ると選択され、これによって制御ゲート３０の直下にあるチャネル１８の領域３ ６がオンする。選択ゲート２０は、チャネル１８の領域３８が読み出し中は常に オンであるようにバイアスされる。メモリセル３１０はメモリセル２１０、１１ ０及び１０について説明したと同じ動作機構でプログラムされ消去される。 本発明のメモリセル４１０の第５の実施形態を図６の概略断面図に示す。メモ リセル４１０はメモリセル３１０と類似している。メモリセル４１０とメモリセ ル３１０の相違はただ、選択ゲート２０の端部が、メモリセル２１０に対して述 べた類似の自己整合法を用いて浮遊ゲート２４の端部と位置合わせされたことで ある。したがって、制御ゲート３０は浮遊ゲート２４とチャネル１８の上に直接 に存在するが、選択ゲート２０の上には直接には存在しない。メモリセル３１０ を説明した実施形態に同様に、メモリセル４１０は、３つの領域を持つチャネル ならびに、これら３つの領域の上方に、それぞれ選択ゲート２０、浮遊ゲート２ ４及び制御ゲート３０とを有している。メモリセル４１０の動作原理はメモリセ ル３１０のそれと同じである。 メモリアレイ メモリセル４１０、３１０、２１０、１１０及び１０に対して複数の別々のメ モリアレイを構築することが可能である。メモリアレイ６０の第１の実施形態を 図７に示す。メモリアレイ６０はメモリセル１０、１１０及び２１０に対して使 用するのに適している。 メモリアレイ５０は複数の行及び複数の列からなるマトリクス中に配置された 複数のメモリセル１０、１１０又は２１０から成っている。メモリアレイ５０は 複数本の列線６６1 …nと、複数本の第１行線６２1 …nと、複数本の第２行線６４1 …n と、複数本の第３行線６０1,3, …(2n-1)とを有している。各列線６６は、そ の列内に配置されているメモリセル１０、１１０又は２１０のドレイン領域１６ に接続されている。複数本の第１行線６２の内の１本が、同じ行内に配置されて いるすべてのメモリセルの選択ゲート２０を接続している。第２行線６４の内の １本 が、同じ行内に配置されているすべてのメモリセルの制御ゲート３０を接続して いる。最後に、複数本の第３行線６０の内の１本が、同じ行内に配置されている すべてのメモリセルのソース領域１４を接続している。このようにして、メモリ セルの各行に対して、３つの行線、即ち：すべての選択ゲート２０を接続する第 １行線６２と；すべての制御ゲート３０を接続する第２行線６４と；すべてのソ ース領域１４を接続する第３行線６０と；が存在する。しかしながら、図７に示 すように、メモリセルの直接に隣接する２つの行は、この双方の行のメモリセル のソース領域１４に接続している共通の第３行線６０を共有している。 アレイ５０は又、列アドレス信号を受けてデコードし、複数本の列線６６の内 から１本を選択する列デコーダ５４を備えている。アレイ５０は、行アドレス信 号を受信及びデコードし、第１、第２と第３行線を選択する行デコーダ５２を有 している。又、アレイ５０は、選択されたセルの第２行線６４と第３行線６０に 高電圧電源７２から高電圧を供給する高電圧デコーダ５６を有している。ＰＲＥ （プログラム／読み出し／消去）選択回路５６はＰＲＥ信号５８をセルアレイ５ ０内の事前に選択された列６８に供給する。一般的には、毎１６セル列につき１ つのセル列がＰＲＥ信号５８を受信するために選択される。同じ列６８内にある すべてのメモリセルは、列６６に接続されているものと同じタイプの浮遊ゲート メモリセル１０、１１０又は２１０である。さらに、列６８に接続されているメ モリセルは同じ導電状態にプログラムされていて、ユーザーによって電気的に変 更することは不可能である。これらのセルは、プログラム動作、読み出し動作及 び消去動作中に電圧をＰＲＥ回路５６から様々な行線６２、６４及び６０に供給 する機能を持っている。したがって、本発明の他の実施形態では、導電性を増大 させるために、列６８内のメモリセルは、他の列６６内のメモリセルより広くな っていてもよい。セルアレイ５０の動作条件は以下の通りである： （アレイのバイアス条件と電位変動に対する検討） 消去動作 消去動作には次の２つが可能である。 第１の消去方法の動作によって、同じソース線６０を共有する隣接する２つの 行のメモリセルだけを消去することができる。この消去動作、即ち、“１”を書 き込む動作は、選択された第３行線の内の１本、例えば６０1（ソース領域１４ に接続されている）に高電圧（約１０〜１２Ｖ）を供給することによって実行さ れる。ソースが高電圧にあるメモリセルの対応する第２行線６２1及び６２2並び に第１行線６４1及び６４2は接地電位に保持される。列線６６とＰＲＥ線６８は すべてほぼＶccにバイアスされるかフローティング（浮遊）状態にある。他の選 択されない行は、第１（選択ゲート）、第２（制御ゲート）及び第３行線（ソー ス）が０Ｖに等しい状態でバイアスされている。このように、選択された第３行 線６０1に接続する２つの行内のメモリセルはすべて同時に消去される。この第 １の消去動作によって、他の選択されない行線は電位変動が生じない。 第２の消去方法の動作によって、同じソース線６０を共有する隣接する２つの 行の内の一方の行のメモリセルだけを消去することができる。負のバイアス（約 −８Ｖから−１０Ｖ）が、選択された行のメモリセルの第２行線の内の１本、例 えば６４1だけに（即ち、制御ゲートに）印加され、同時に、選択された行のメ モリセルの対応する第１行線、例えば６２1（即ち、選択ゲート）を接地電位に 保持し、選択された第３行線（即ち、ソース線）、例えば６０1を５Ｖ又は、Ｖc c に近い電圧に保持している。同じ選択済みの第３行線６０1を共有するセルから なる行の他方の第１行線６２2及び第２行線６４2は接地される、即ち、０Ｖにバ イアスされる。列線６６とＰＲＥ線６８はすべてほぼＶccにバイアスされるかフ ローティング状態にある。他の選択されない行はすべて、ソース線、選択線及び 制御線が０Ｖに等しい状態でバイアスされる。この動作では、同じ選択済みの第 ３行線、例えば６０1を共有するセルからなる行に対して少し電位変動がある。 しかしながら、この電位変動は、選択された第２行線６４1に対する負のバイア ス電圧が対応する選択済みの第３行線６０1に対するバイアス電圧より値が高い ので通常は無視できる。この第２の消去方法の利点は、消去セクターを小さくで きるという点である。勿論、同じ選択済みの第３行線６０1を共有するセルから なる行の他の第１行線６２2及び第２行線６４２に印加される電圧は、それぞれ 選択された第１行線６２1と第２行線６４1と同じであってもよい。この場合、第 １の方法の場合のと同様に、同じ選択済みの共通の第３行線６０を共有する２つ の行のメモリセルが同時に消去される。 プログラム動作 プログラム動作は、選択された第２行線、即ち、制御線、例えば６４1を約１ ０〜１２Ｖに上げ、又、選択された対応する第１行線、即ち、選択線、例えば６ ２1を選択トランジスタのしきい値より少し上の値、例えばＶｔ＋ΔＶに上げる ことによって実行される。対応する第３行線、即ち、ソース線、例えば６０1は ５〜１０Ｖにバイアスされる。選択された列線、例えば６６2は０Ｖにバイアス される。選択されない列とＰＲＥ線はすべてほぼＶcc、又はＶcc−Ｖｔの電位に 有り、これによって、選択された行内の選択されないセルの選択トランジスタが オンしないようにする。したがって、選択された行内の選択されないセルに対し てはプログラミング動作は実行されない。選択されないすべての行の第２行線、 即ち、選択線は０Ｖにバイアスされ、これによって、セルがプログラムされない ようにしている。ＰＲＥ列６８内のメモリセルは決してプログラムされず、常に 消去状態、即ち、導電状態にとどまる。 ２つの電位変動状態が存在する。１つは選択された行内の選択されないセルに 関する。選択されないセルの浮遊ゲート電位は制御線とソース線によって高電位 に結合され、一方、選択線はほぼＶｔ＋ΔＶにある。選択線と浮遊ゲート間の電 位差によって、選択ゲートから浮遊ゲートに負の電荷が注入されることがある。 この電位変動状態は、浮遊ゲートと選択ゲートの側壁間に厚い絶縁層（２０〜４ ０ｎｍ）を形成することによって成功裏に抑止できる。選択ゲートの端部が鋭角 になるためにこの位置でのトンネル効果が強化される現象が憂慮されるが、この 現象は製造工程の工夫により端部とコーナーの輪郭形状を制御すれば防止できる 。 他方の電位変動状態は選択された行と同じソース線を共有する行内のセルに関 する。ソース線が５〜８Ｖに上げられた状態では、選択されないセルの浮遊ゲー ト電荷が、浮遊ゲートからソース線への電子のトンネル注入によって電位変動が 生じるということがあり得る。この選択されない行の制御ゲートもまた１０〜１ ２Ｖにバイアスされるので、浮遊ゲートとソース間の電圧差は、行を完全にプロ グラムする間に、選択されないセルの電位を致命的に変動させるには十分な値で はない。 読み出し動作 読み出し動作中は、以下に述べるように、アレイ５０全体もソース線、即ち、 第３行線６０は行デコーダ５２又はＰＲＥ線６８を介して接地される。アレイ５ ０全体の制御ゲート、即ち、第２行線６４はすべて０〜２Ｖにバイアスされる。 選択されない列線６６は接地されるかフローティング状態にバイアスされる。Ｐ ＲＥ線６８は接地される。選択された第１行線６２、即ち、選択線、例えば６２1 はＶcc又はＶcc−Ｖｔにバイアスされる。選択された列線６６、例えば６６2は １〜３Ｖにバイアスされる。非選択の他のすべての第１行線６２は０Ｖにバイア スされる。選択されたセルの浮遊ゲートが“０”にプログラムされると、浮遊ゲ ート上、特にチャネル領域１８の上方領域の上に存在する負の電荷によって、チ ャネルは導電せず、このため、ドレイン１６からソース１４に流れる電子はほと んど又は全くないことになる。選択されたセルの浮遊ゲートが“１”にプログラ ムされると、浮遊ゲート上、特にチャネル領域１８上の領域の上に存在する正の 電荷によって、チャネルが導電し、このため、ドレイン１６からソース１４に電 子が流れる。これら２つの状態の内のどちらかをセンスアンプ７０で検出する。 ＰＲＥ線６８に接続されている列内のセルは決してプログラムされず、常に導 電状態にとどまるので、ＰＲＥ列６８のビット線は選択されたセルに対する他の 接地線として働く。読み出し動作中は、ソース線６０はＰＲＥ線６８とＰＲＥ選 択信号ライン５８と、接地電位に接続されたＰＲＥ回路５６に接続されている。 ＰＲＥ列線６８を用いることによって、アレイ５０の実効ソース線抵抗値が大幅 に減少し、読み出し動作の性能が大幅に向上する。 バイアス電圧が低いため、読み出し時の電位変動は十分に低い。このため、一 般的なフラッシュメモリ製品に対しては１０年を遥かに越える製品寿命の仕様を 保証することが出来る。 本発明のメモリアレイ１５０の第２の実施形態の概略回路図を図８に示す。メ モリアレイ１５０はメモリセル３１０及び４１０の場合に用いるのに適している 。 メモリアレイ１５０はアレイ５０に類似しており、同じ部品は同じ符号で示さ れる。アレイ１５０は、複数の行及び複数の列からなるマトリクスに配置された 複数のメモリセル３１０と４１０を備えている。メモリアレイ１５０は複数本の 第１列線６６1 …n及び複数本の第２列線６２1 …n並びに複数本の行線６４1 …nを 有している。第１列線６６は各々が、その列内に配置されたメモリセル３１０又 は４１０のドレイン領域１６とそれにすぐ隣接した列内に配置されたメモリセル ３１０又は４１０のソース領域１４に接続されている。このように、１本の列線 、例えば６６2は、列１（この列内のセルのソース領域１４に対する接続線とし て働く）内のセルと列２(この列内のセルのドレイン領域１６に対する接続線と して働く）内のセルとの間で共有されている。第２列線６２は各々がその列内の メモリセルの選択ゲート２０に接続されている。したがって、同じ列、例えば列x 中に配置されたメモリセルの各々に対して、３つの列線、即ち、その列内のセ ルのドレイン領域１６を接続する第１の列６６xと、その列内のセルの選択ゲー ト２０を接続する第２列線６２xと、その列xのセルのソース領域１４を接続する もう１本の第１列線６６x+1とが存在する。行線６４は各々がその行内のメモリ セルの制御ゲート３０に接続されている。このように、同じ行、例えば行y内に 配置されているメモリセルの各々に対して行線６４yはその行y内のすべてのセル の制御ゲート３０のすべてを接続する。 アレイ１５０は又、列アドレス信号を受けてデコードし、複数本の第１列線６ ６から１本の第１列線を選択する列デコーダ５４を備えている。アレイ１５０は 、行アドレス信号を受けてデコードし、行線６４を選択する行デコーダ５２を有 している。アレイ１５０は又、列アドレス信号を受けて複数本の第２列線６２か ら１本の第２列線を選択する選択デコーダ７４をも有している。高電圧行デコー ダ５６は行線６４に接続されていて、高電圧を高電圧電源７２から選択された行 線６４に供給する。高電圧列デコーダ７６は第１列線６６に接続されていて、高 電 圧を高電圧電源７２から選択された第１列線６６に供給する。メモリアレイ１５ ０の動作条件は次の通りである： 消去 消去動作では、一度に１つの列を消去するか同時に複数の列を消去することが 可能である。選択されたセルＣ１２で表される列を消去するには、このセル列の 右側の第１列線６６3を約１０〜１２Ｖに上げ、同時に、他のすべての第１列線 ６６をフローティングに保持しておくようにする。行線６４のすべて、即ち、ア レイ１５０内のすべてのセルの制御ゲート３０に接続しているラインは接地され る。加えて、第２列線６２のすべて、即ち、アレイ内のセルの選択ゲート２０に 接続しているラインは接地電位にある。 すでに述べたように、バンド間トンネル電流に起因するオンチップ電圧増倍器 の負荷を最小化する第２の消去方法では、−８〜−１０Ｖ台の負の電位を選択さ れた行線、例えば６４1に供給される。さらに、選択されたビット線、例えば同 じ列内の選択されたセルのソース領域１４を接続している６６3に供給された電 圧は５Ｖ又は、Ｖccに減少する。このような場合、選択されない列は、制御ゲー ト３０に接続している行線に負電圧が印加されているために電位変動を受けるこ とがある。これで、消去ブロックサイズを増大させてすべての列を含むようにす ることが可能である。この方式は大きなブロックのメモリセルを消去する動作に 適している。メモリアレイ１５０は、このような消去ブロックを備えるように区 切ることが可能である。 プログラム セルＣ１２をプログラムするには、選択された行線、例えば６４1が約１０〜 １２Ｖに上げられる。選択されたセル、例えば６６3のソース領域１４を接続し ている第１列線６６は約５〜１０Ｖに上げられる。選択されたセル、例えば６６2 の選択ゲートを接続している第２列線６２はＶｔ＋ΔＶにバイアスされ、これ によって、セルがプログラムされる。選択されないすべての行線６４は接地され 、これによって、選択されない行内のセルがプログラムされないようにする。選 択されないすべての第２列線６２は接地され、これによって、選択されない列内 のセルがプログラムされないようにする。選択された行内では、交互に隣接する 列での複数のセルを、左側の列ビット線６６x（ドレイン領域１６に接続してい る）を接地電位にバイアスし、右側の列ビット線６６x-1（ソース領域１４に接 続している）を約５〜１０Ｖにバイアスし、第２列線６２x（選択ゲート２０に 接続している）をＶｔ＋ΔＶにバイアスすることによって同時にプログラムする ことが可能であることは注目に値する。 読み出し セルＣ１２を読み出すには、選択された行線６４1をＶccに上げる。第１列線 ６６のすべてが接地されるが、選択された左側の列ビット線６６2（ドレイン領 域１６に接続している）は１〜２Ｖに上げられる。選択された第２列線６２2は Ｖccに上げられる。選択されない第２列線６２のすべては接地される。すでに述 べたように、選択されたセルの浮遊ゲート２４上に存在する電荷によってそのセ ルの導電性が決まる。プログラミングの場合と同じように、選択された同一行内 の交互に隣接する列内にあるセルは同時に読み出すことが可能である。 本発明のメモリアレイ２５０の第３の実施形態の概略回路図を図９に示す。メ モリアレイ１５０はメモリセル３１０と４１０に対して使用するのに適している 。 メモリアレイ２５０はアレイ１５０に類似しており、同様の部品には同様の符 号を用いて指定する。アレイ１５０は、複数の行及び複数の列からなるマトリク ス状に配置された複数のメモリセル３１０と４１０とを備えている。メモリアレ イ２５０は複数本の第１列線６６1 …nと複数本の第２列線６２1 …nと複数本の行 線６４1 …nとを有している。奇数番号の第１列線６６、例えば６６1、６６3等は 各々が、２つの列に配置されているメモリセル３１０又は４１０のドレイン領域 １６に接続されている。偶数番号の第１列線６６、例えば６６2、６６4等は２つ の列内に配置されているメモリセル３１０又は４１０のソース領域１４に接続さ れている。したがって、１本のドレイン列線、例えば６６3は列２と列３のセル 間で共有されている。同様に、１本のソース列線、例えば６６2は列１と列２の セル間で共有されている。第２列線６２は各々がその列内のメモリセルの選択ゲ ート２０に接続されている。このように、同じ列、例えば列x内に配置されたメ モリセルの各々に対して、３つの列線、即ち、その列xのセルのドレイン領域１ ６を接続している第１列線６６xと、その列のセルの選択ゲート２０を接続して いる第２列線６２xと、その列xのセルのソース領域１４を接続している別の第１ 列線６６x+1とが存在し、メモリセルの隣りの列がドレイン列線とソース列線を 共有している。行線６４は各々がその行のメモリセルの制御ゲート３０に接続さ れている。このように、同じ行、例えば行y内に配置された各メモリに対して、 その行y内のすべてのセルのすべての制御ゲート３０を行線６４yが接続している 。 アレイ２５０は又、列アドレス信号を受けてデコードし、複数本の第１列線６ ６から１本を選択する列デコーダ５４を備えている。アレイ２５０は、行アドレ ス信号を受けてデコードし、１本の行線６４を選択する行デコーダ５２を備えて いる。アレイ２５０は又、列アドレス信号を受けて第２列線６２の内から１本を 選択する選択デコーダ７４を有している。高電圧行デコーダ５６は複数本の行線 ６４に接続され、高電圧を高電圧電源７２から選択された１本の行線６４に供給 する。高電圧列デコーダ７６は複数本の第１列線６６に接続され、高電圧を高電 圧電源７２から選択された１本の第１列線６６に供給する。 メモリアレイ２５０の動作条件は、メモリアレイ１５０に類似している。しか しながら、消去動作中にソース線とドレイン線とを共有するため、隣接するメモ リセルの各列対は同時に消去される。さらに、共通のソース線を共有するこの隣 接する列メモリセルの対は同時に読み出すことが可能である。加えて、アレイ１ ５０の動作と同様に、選択された同じ行内の交互に隣接する複数の列対を同時に プログラムしたり読み出したりできる。さらに、すでに述べたように、制御線、 即ち、行線６４に印加されている負のバイアスを消去動作に用いる場合は、電位 変動状態を防止するためにはブロック消去モードが望ましい。動作条件を以下に リストアップする。 前述の説明から、このフラッシュＥＥＰＲＯＭメモリセルとアレイは非常に低 いプログラム電流で動作させることができるので、単一電源によるオンチップ電 圧増倍器で動作させることが可能であることが分かる。さらに、このセルとアレ イは製造容易性と微細加工容易性が向上している。 加えて、各メモリセルが４端子、即ち、ソース、ドレイン、選択ゲート及び制 御ゲートとを有しているので、プログラミングのための特定のセルの選択は特定 の選択ゲートと特定のソースに印加される電圧にだけ依存する。したがって、こ れで可変値の電圧をプログラミング中に制御ゲートに印加することができ、これ によって、浮遊ゲートに注入される電子の量を制御する。このため、各メモリセ ルの浮遊ゲート上に１つ以上のレベルの電荷を蓄積することが可能である。浮遊 ゲート上に蓄積される電荷の量によって、セルのしきい値電圧と導電性が決まる が、これはセンスアンプ７０で検知することが可能である。プログラミング動作 後のセルのしきい値電圧は、制御ゲートの結合比Ｒｃを乗した制御ゲート電圧値 に第１次までは正比例する。ここで、結合比Ｒｃは以下の式で与えられる。 Rc=C(f-cg)/(C(f-cg)+C(f-sel)+C(f-s))、 ここで各容量性要素はすでに定義されている。このように、本発明のメモリセル とメモリアレイによって、多値ビットを表す可変量の電子を各メモリセルの浮遊 ゲートに蓄積してこれを読み出すことが可能である。回路動作では、これは、最 初にメモリアレイ中のすべてのセルを消去状態に消去して、次に、所望の多値入 力データに従って制御ゲートの電圧レベルを調整することによって選択されたセ ルをプログラムすることによって実現される。
【手続補正書】 【提出日】平成１１年９月２８日（１９９９．９．２８） 【補正内容】 請求の範囲 １． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置された全メモリトランジスタの第１端子を互いに接続し た複数本の第１列線と、 それぞれ同一行に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第１行線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の第２行線と、 それぞれ同一行に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３行線と、 一組の前記第１、第２及び第３行線から構成された同一行に配置された前記メ モリトランジスタと、 列アドレス信号を受け、これにより複数本の第１列線の内から１本の第１列線 を選択する列デコード手段と、 行アドレス信号を受け、これにより複数の第１、第２及び第３行線の内から１ 組の第１、第２及び第３行線を選択する行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 ２． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第１項記載のＥＥＰＲＯＭセルアレイ 。 ３． 前記複数の第２及び第３行線の内の１組の第２及び第３行線を選択する高 電圧デコード手段を更に備えることを特徴とする請求の範囲第１項記載のＥＥＰ ＲＯＭセルアレイ。 ４． 前記高電圧デコード手段に接続され、選択された１組の第２及び第３行線 に高電圧を供給する高電圧源を更に備えることを特徴とする請求の範囲第３項記 載のＥＥＰＲＯＭセルアレイ。 ５． 前記メモリトランジスタの前記選択ゲートが、前記ドレイン上で、前記ド レインから絶縁された一部を有することを特徴とする請求の範囲第２項記載のＥ ＥＰＲＯＭセルアレイ。 ６． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前記 選択ゲートから絶縁された一部を有することを特徴とする請求の範囲第２項記載 のＥＥＰＲＯＭセルアレイ。 ７． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲートの端部と位 置合わせされた第１の端部と前記浮遊ゲートの端部と位置合わせされた第２の端 部を有することを特徴とする請求の範囲第２項記載のＥＥＰＲＯＭセルアレイ。 ８． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を走 行し前記ソースから絶縁された一部を有することを特徴とする請求の範囲第６項 記載のＥＥＰＲＯＭセルアレイ。 ９． 同一列に配置された全メモリトランジスタの第１端子を互いに接続し、そ れぞれ空間的に分離配置された複数本の第２列線と、 前記第２列線を電圧源に接続する手段 とを更に有することを特徴とする請求の範囲第１項記載のＥＥＰＲＯＭセルア レイ。 １０． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置された全メモリトランジスタの第１端子を互いに接続し た複数本の第１列線と、 それぞれ同一列に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第２列線と、 それぞれ同一列に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３列線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の行線と、 当該列のメモリトランジスタの第３列線と、当該列の隣接列のメモリトランジ スタの第１列線とを共通線とし、一組の前記第１、第２及び第３列線から構成さ れた同一列に配置された前記メモリトランジスタと、 列アドレス信号を受け、これにより複数の第１、第２及び第３列線の内から１ 組の第１、第２及び第３列線を選択する列デコード手段と、 前記複数本の第１列線の内から１本の第１列線を選択する高電圧列デコード手 段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段と、 前記複数本の行線の内から１本の行線を選択する高電圧行デコード手段と、 前記高電圧列デコード手段に接続され、選択された前記第１列線に高電圧を供 給し、且つ前記高電圧行デコード手段に接続され、選択された前記行線に高電圧 を供給する高電圧源 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 １１． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第１０項記載のＥＥＰＲＯＭセルアレ イ。 １２． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前 記選択ゲートから絶縁された一部を有することを特徴とする請求の範囲第１１項 記載のＥＥＰＲＯＭセルアレイ。 １３． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第１２項記載 のＥＥＰＲＯＭセルアレイ。 １４． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第１１項記載 のＥＥＰＲＯＭセルアレイ。 １５． 前記メモリトランジスタの前記制御ゲートが、前記制御ゲートがその上 を走行する前記選択ゲートの端部と位置合わせされた端部を有することを特徴と する請求の範囲第１４項記載のＥＥＰＲＯＭセルアレイ。 １６． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置され た全メモリトランジスタの第１端子を互いに接続した複数本の第１列線と、 それぞれ同一列に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第２列線と、 それぞれ同一列に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３列線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の行線と、 当該列のメモリトランジスタの第３列線と当該列の第１隣接列のメモリトラン ジスタの第３列線とを共通線とし、且つ当該列のメモリトランジスタの第１列線 と当該列の第２隣接列のメモリトランジスタの第１列線とを共通線とする配列に おいて、一組の前記第１、第２及び第３列線から構成された同一列に配置された 前記メモリトランジスタと、 列アドレス信号を受け、これにより複数の第１、第２及び第３列線の内から１ 組の第１、第２及び第３列線を選択する列デコード手段と、 前記複数本の第１列線の内から１本の第１列線を選択する高電圧列デコード手 段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段と、 前記複数本の行線の内から１本の行線を選択する高電圧行デコード手段と、 前記高電圧列デコード手段に接続され、選択された前記第１列線に高電圧を供 給し、且つ前記高電圧行デコード手段に接続され、選択された前記行線に高電圧 を供給する高電圧源 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 １７． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第１６項記載のＥＥＰＲＯＭセルアレ イ。 １８． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前 記選択ゲートから絶縁された一部を有することを特徴とする請求の範囲第１７項 記載のＥＥＰＲＯＭセルアレイ。 １９． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第１８項記載 のＥＥＰＲＯＭセルアレイ。 ２０． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第１７項記載 のＥＥＰＲＯＭセルアレイ。 ２１． 前記メモリトランジスタの前記制御ゲートが、前記制御ゲートがその上 を走行する前記選択ゲートの端部と位置合わせされた端部を有することを特徴と する請求の範囲第２０項記載のＥＥＰＲＯＭセルアレイ。 ２２． 半導体基板と、 複数本の第１列線と、 それぞれ第１端子を有する複数の第１浮遊ゲートメモリセルであって、同一列 に配置された前記複数の浮遊ゲートメモリセルの第１端子を複数本の第１列線に それぞれ接続し、複数の列にそれぞれ配置された複数の第１浮遊ゲートメモリセ ルと、 前記複数本の第１列線の間に差し込まれた複数本の第２列線と、 それぞれ第１端子を有する複数の第２浮遊ゲートメモリセルであって、同一列 に配置された前記複数の浮遊ゲートメモリセルの第１端子を複数本の第２列線に それぞれ接続し、複数の列にそれぞれ配置された複数の第２浮遊ゲートメモリセ ルと、 前記同一列に配置された前記第２浮遊ゲートメモリセルが同一状態にプログラ ムされた前記浮遊ゲートメモリセルと、 前記第２列線を電圧源に接続する手段と、 それぞれ同一行に配置された全浮遊ゲートメモリセルの第２端子を互いに接続 した複数本の第１行線と、 同一の第１行線を有する前記同一行に配置された浮遊ゲートメモリセルと、 前記第１列線に接続され、列アドレス信号を受け、これにより複数本の第１列 線の内から１本の第１列線を選択する列デコード手段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 ２３． 前記複数本の第２浮遊ゲートメモリセルは、前記第１浮遊ゲートメモリ セルのそれぞれよりも幅が広いことを特徴とする請求の範囲第２２項記載のＥＥ ＰＲＯＭセルアレイ。 ２４． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタのプログラム方法において、 第１の正電圧を前記ソースに印加するステップと、 第２の正電圧を前記選択ゲートに印加し、前記ドレイン・ソース間のチャネル に電子を流すステップと、 充分大きな値の第３の正電圧を前記制御ゲートに印加してホットエレクトロン 注入を生じさせ、前記チャネル中を流れている電子を、前記浮遊ゲートに注入す るステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタのプログラム方法 。 ２５． 前記ドレインに実質的に接地電位に近い電圧を印可することを特徴とす る請求の範囲第２４項記載の浮遊ゲート型メモリトランジスタのプログラム方法 。 ２６． 前記第３の正電圧を印加するステップは、前記制御ゲートに印加する前 記第３の正電圧を調整し、ホットエレクトロン注入量を変化させて前記浮遊ゲー トに注入し、多値のビットレベルの内の一つのビットレベルに前記浮遊ゲートを プログラムするステップを更に含むことを特徴とする請求の範囲第２４項記載の 浮遊ゲート型メモリトランジスタのプログラム方法。 ２７． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタの消去方法において、 第１の正電圧を前記ソースに印加するステップと、 接地電位を前記選択ゲートに印加するステップと、 接地電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前 記ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタの消去方法。 ２８． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタの消去方法において、 第１の正電圧を前記ソースに印加するステップと、 接地電位以下の第２の電圧を前記選択ゲートに印加するステップと、 負電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前記 ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタの消去方法。 ２９． 前記第２の電圧は接地電位であることを特徴とする請求の範囲第２８項 記載の浮遊ゲート型メモリトランジスタの消去方法。 ３０． 前記第２の電圧は負電位であることを特徴とする請求の範囲第２８項記 載の浮遊ゲート型メモリトランジスタの消去方法。 ３１． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタを、多値のビットレベルの内の一つのビットレベ ルにプログラムする方法において、 前記浮遊ゲート型メモリトランジスタを消去状態にするステップと、 第１の正電圧を前記ソースに印加するステップと、 第２の正電圧を前記選択ゲートに印加し、前記ドレイン・ソース間のチャネル に電子を流すステップと、 複数の可能な電圧の内の一つの電圧である第３の正電圧を前記制御ゲートに印 加してホットエレクトロン注入を生じさせ、前記チャネル中を流れている電子か ら、複数の異なるホットエレクトロン量の内の一つのホットエレクトロン量を選 択して前記浮遊ゲートに注入し、異なる多値のビットレベルの内の一つのビット レベルに前記浮遊ゲートをプログラムするステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタのプログラム方法 。 ３２． 前記消去状態にするステップは、 第４の正電圧を前記ソースに印加するステップと、 接地電位を前記選択ゲートに印加するステップと、 接地電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前 記ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを更に含むことを特徴とする請求の範囲第３１項記載の浮遊ゲート型メモリ トランジスタのプログラム方法。 ３３． 前記消去状態にするステップは、 第４の正電圧を前記ソースに印加するステップと、 接地電位以下の第５の電圧を前記選択ゲートに印加するステップと、 負電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前記 ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを更に含むことを特徴とする請求の範囲第３１項記載の浮遊ゲート型メモリ トランジスタのプログラム方法。 ３４． 前記第５の電圧は接地電位であることを特徴とする請求の範囲第３３項 記載の浮遊ゲート型メモリトランジスタの消去方法。 ３５． 前記第５の電圧は負電位であることを特徴とする請求の範囲第３３項記 載の浮遊ゲート型メモリトランジスタの消去方法。 ３６． ４端子単一トランジスタ浮遊ゲートＥＥＰＲＯＭセルを製造する方法に おいて、 他の領域から分離されたチャネルを有する能動素子領域を第１導電型の半導体 基板上に形成する工程と、 第１絶縁層を前記能動素子領域上に形成する工程と、 前記半導体基板の前記能動素子領域上、且つ前記チャネルの第１領域上の前記 第１絶縁層の上に選択ゲートを形成する工程と、 前記選択ゲートに隣接して、前記能動素子領域上に第２絶縁層を形成する工程 と、 第３絶縁層を前記選択ゲート上に形成する工程と、 前記第３絶縁層の上方に形成された第１領域と、前記第２絶縁層の上方に形成 され、且つ前記チャネルの前記第２領域の上方に位置した第２領域とを有した浮 遊ゲートを形成する工程と、 第４絶縁層を前記選択ゲートと前記浮遊ゲート上に形成する工程と、 制御ゲートを前記第４絶縁層上で、前記選択ゲートと前記浮遊ゲートの上に形 成する工程と、 第２導電型イオン注入により、ソース領域及びドレイン領域をそれぞれドーピ ングし、前記ソース領域及び前記ドレイン領域を形成し、更に、前記ソース領域 ・前記ドレイン領域間に前記チャネルの前記第１及と第２領域を形成する工程と 、 前記ソース領域に打ち込まれた前記イオンを横方向に拡散させて、前記浮遊ゲ ートの一部と重なった前記ソース領域の一部を形成する工程 とを含むことを特徴とするＥＥＰＲＯＭの製造方法。

Claims (1)

  1. 【特許請求の範囲】 １． ドレイン及びソースと、該ドレイン及びソースの間のチャネルとを有する 半導体基板と、 前記半導体基板上で、前記半導体基板から絶縁され前記チャネルの第１領域上 を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記浮遊ゲート上で、前記浮遊ゲートから絶縁された制御ゲート とを備えることを特徴とするＥＥＰＲＯＭセル。 ２． 前記選択ゲートが、前記ドレイン上で、前記ドレインから絶縁された一部 を有することを特徴とする請求の範囲第１項記載のＥＥＰＲＯＭセル。 ３． 前記制御ゲートが、前記選択ゲート上で、前記選択ゲートから絶縁された 一部を有することを特徴とする請求の範囲第１項記載のＥＥＰＲＯＭセル。 ４． 前記制御ゲートが、前記選択ゲートの端部と位置合わせされた第１の端部 と前記浮遊ゲートの端部と位置合わせされた第２の端部を有することを特徴とす る請求の範囲第３項記載のＥＥＰＲＯＭセル。 ５． 前記制御ゲートが、前記ソースの一部の上を走行し前記ソースから絶縁さ れた一部を有することを特徴とする請求の範囲第１項記載のＥＥＰＲＯＭセル。 ６．前記制御ゲートが前記ソースの全体の上方を走行していることを特徴とする 請求の範囲第５項記載のＥＥＰＲＯＭセル。 ７． 前記制御ゲートが、前記半導体基板上で、前記半導体基板から絶縁され、 前記チャネルの第３領域上を走行している一部をさらに有し、前記チャネルの前 記第３領域が前記選択ゲートと前記ドレイン間にあることを特徴とする請求の範 囲第５項記載のＥＥＰＲＯＭセル。 ８． 前記選択ゲートが、前記浮遊ゲートの前記第１領域の端部と位置合わせさ れた端部を有することを特徴とする請求の範囲第７項記載のＥＥＰＲＯＭセル。 ９． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置された全メモリトランジスタの第１端子を互いに接続し た複数本の第１列線と、 それぞれ同一行に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第１行線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の第２行線と、 それぞれ同一行に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３行線と、 一組の前記第１、第２及び第３行線から構成された同一行に配置された前記メ モリトランジスタと、 列アドレス信号を受け、これにより複数本の第１列線の内から１本の第１列線 を選択する列デコード手段と、 行アドレス信号を受け、これにより複数の第１、第２及び第３行線の内から１ 組の第１、第２及び第３行線を選択する行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 １０． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第９項記載のＥＥＰＲＯＭセルアレイ 。 １１． 前記複数の第２及び第３行線の内の１組の第２及び第３行線を選択する 高電圧デコード手段を更に備えることを特徴とする請求の範囲第９項記載のＥＥ ＰＲＯＭセルアレイ。 １２． 前記高電圧デコード手段に接続され、選択された１組の第２及び第３行 線に高電圧を供給する高電圧源を更に備えることを特徴とする請求の範囲第９項 記載のＥＥＰＲＯＭセルアレイ。 １３． 前記メモリトランジスタの前記選択ゲートが、前記ドレイン上で、前記 ドレインから絶縁された一部を有することを特徴とする請求の範囲第１０項記載 のＥＥＰＲＯＭセルアレイ。 １４． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前 記選択ゲートから絶縁された一部を有することを特徴とする請求の範囲第１０項 記載のＥＥＰＲＯＭセルアレイ。 １５． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲートの端部と 位置合わせされた第１の端部と前記浮遊ゲートの端部と位置合わせされた第２の 端部を有することを特徴とする請求の範囲第１０項記載のＥＥＰＲＯＭセルアレ イ。 １６． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁された一部を有することを特徴とする請求の範囲第１ ４項記載のＥＥＰＲＯＭセルアレイ。 １７． 同一列に配置された全メモリトランジスタの第１端子を互いに接続し、 それぞれ空間的に分離配置された複数本の第２列線と、 前記第２列線を電圧源に接続する手段 とを更に有することを特徴とする請求の範囲第１０項記載のＥＥＰＲＯＭセル アレイ。 １８． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置された全メモリトランジスタの第１端子を互いに接続し た複数本の第１列線と、 それぞれ同一列に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第２列線と、 それぞれ同一列に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３列線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の行線と、 当該列のメモリトランジスタの第３列線と、当該列の隣接列のメモリトランジ スタの第１列線とを共通線とし、一組の前記第１、第２及び第３列線から構成さ れた同一列に配置された前記メモリトランジスタと、 列アドレス信号を受け、これにより複数の第１、第２及び第３列線の内から１ 組の第１、第２及び第３列線を選択する列デコード手段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 １９． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第１８項記載のＥＥＰＲＯＭセルアレ イ。 ２０． 前記複数の第２及び第３列線の内の１組の第２及び第３列線を選択する 高電圧デコード手段を更に備えることを特徴とする請求の範囲第１８項記載のＥ ＥＰＲＯＭセルアレイ。 ２１． 前記高電圧デコード手段に接続され、選択された第２及び第３列線に高 電圧を供給する高電圧源を更に備えることを特徴とする請求の範囲第２０項記載 のＥＥＰＲＯＭセルアレイ。 ２２． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前 記選択ゲートから絶緑された一部を有することを特徴とする請求の範囲第１９項 記載のＥＥＰＲＯＭセルアレイ。 ２３． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第２１項記載 のＥＥＰＲＯＭセルアレイ。 ２４． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第１９項記載 のＥＥＰＲＯＭセルアレイ。 ２５． 前記メモリトランジスタの前記制御ゲートが、前記制御ゲートがその上 を走行する前記選択ゲートの端部と位置合わせされた端部を有することを特徴と する請求の範囲第２４項記載のＥＥＰＲＯＭセルアレイ。 ２６． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置され、それぞれ４端子を具 備する複数の浮遊ゲート型メモリトランジスタと、 それぞれ同一列に配置された全メモリトランジスタの第１端子を互いに接続し た複数本の第１列線と、 それぞれ同一列に配置された全メモリトランジスタの第２端子を互いに接続し た複数本の第２列線と、 それぞれ同一列に配置された全メモリトランジスタの第４端子を互いに接続し た複数本の第３列線と、 それぞれ同一行に配置された全メモリトランジスタの第３端子を互いに接続し た複数本の行線と、 当該列のメモリトランジスタの第３列線と、当該列の第１隣接列のメモリトラ ンジスタの第３列線とを共通線とし、且つ当該列のメモリトランジスタの第１列 線と、当該列の第２隣接列のメモリトランジスタの第１列線とを共通線とする配 列において、一組の前記第１、第２及び第３列線から構成された同一列に配置さ れた前記メモリトランジスタと、 列アドレス信号を受け、これにより複数の第１、第２及び第３列線の内から１ 組の第１、第２及び第３列線を選択する列デコード手段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 ２７． 前記メモリトランジスタは、 前記第１端子として機能すべく前記半導体基板中に設けられたドレインと、 前記第４端子として機能すべく前記半導体基板中に設けられたソースと、 前記半導体基板中の前記ドレイン・前記ソース間のチャネルと、 前記第２端子として機能し、前記半導体基板上で、前記半導体基板から絶縁さ れ前記チャネルの第１領域上を走行する選択ゲートと、 前記選択ゲート上で、前記選択ゲートから絶縁された第１領域と、前記半導体 基板上から絶縁され、前記チャネルの第２領域上及び前記ソースの一部の上を走 行し、且つ前記選択ゲート・前記ソース間に位置している第２領域とを有した浮 遊ゲートと、 前記第３端子として機能し、前記浮遊ゲート上で、前記浮遊ゲートから絶縁さ れた制御ゲート とを備えることを特徴とする請求の範囲第２６項記載のＥＥＰＲＯＭセルアレ イ。 ２８． 前記複数の第２及び第３列線の内の１組の第２及び第３列線を選択する 高電圧デコード手段を更に備えることを特徴とする請求の範囲第２６項記載のＥ ＥＰＲＯＭセルアレイ。 ２９． 前記高電圧デコード手段に接続され、選択された第２及び第３列線に高 電圧を供給する高電圧源を更に備えることを特徴とする請求の範囲第２８項記載 のＥＥＰＲＯＭセルアレイ。 ３０． 前記メモリトランジスタの前記制御ゲートが、前記選択ゲート上で、前 記選択ゲートから絶縁された一部を有することを特徴とする請求の範囲第２７項 記載のＥＥＰＲＯＭセルアレイ。 ３１． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第３０項記載 のＥＥＰＲＯＭセルアレイ。 ３２． 前記メモリトランジスタの前記制御ゲートが、前記ソースの一部の上を 走行し前記ソースから絶縁されていることを特徴とする請求の範囲第２７項記載 のＥＥＰＲＯＭセルアレイ。 ３３． 前記メモリトランジスタの前記制御ゲートが、前記制御ゲートがその上 を走行する前記選択ゲートの端部と位置合わせされた端部を有することを特徴と する請求の範囲第３２項記載のＥＥＰＲＯＭセルアレイ。 ３４． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタのプログラム方法において、 第１の正電圧を前記ソースに印加するステップと、 第２の正電圧を前記選択ゲートに印加し、前記ドレイン・ソース間のチャネル に電子を流すステップと、 充分大きな値の第３の正電圧を前記制御ゲートに印加してホットエレクトロン 注入を生じさせ、前記チャネル中を流れている電子を、前記浮遊ゲートに注入す るステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタのプログラム方法 。 ３５． 前記ドレインに実質的に接地電位に近い電圧を印可することを特徴とす る請求の範囲第３４項記載の浮遊ゲート型メモリトランジスタのプログラム方法 。 ３６． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタの消去方法において、 第１の正電圧を前記ソースに印加するステップと、 接地電位を前記選択ゲートに印加するステップと、 接地電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前 記ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタの消去方法。 ３７． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタの消去方法において、 第１の正電圧を前記ソースに印加するステップと、 接地電位以下の第２の電圧を前記選択ゲートに印加するステップと、 負電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前記 ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタの消去方法。 ３８． 前記第２の電圧は接地電位であることを特徴とする請求の範囲第３７項 記載の浮遊ゲート型メモリトランジスタの消去方法。 ３９． 前記第２の電圧は負電位であることを特徴とする請求の範囲第３７項記 載の浮遊ゲート型メモリトランジスタの消去方法。 ４０． ４端子単一トランジスタ浮遊ゲートＥＥＰＲＯＭセルを製造する方法に おいて、 他の領域から分離されたチャネルを有する能動素子領域を第１導電型の半導体 基板上に形成する工程と、 第１絶縁層を前記能動素子領域上に形成する工程と、 前記半導体基板の前記能動素子領域上、且つ前記チャネルの第１領域上の前記 第１絶縁層の上に選択ゲートを形成する工程と、 前記選択ゲートに隣接して、前記能動素子領域上に第２絶縁層を形成する工程 と、 第３絶縁層を前記選択ゲート上に形成する工程と、 前記第３絶縁層の上方に形成された第１領域と、前記第２絶縁層の上方に形成 され、且つ前記チャネルの前記第２領域の上方に位置した第２領域とを有した浮 遊ゲートを形成する工程と、 第４絶縁層を前記選択ゲートと前記浮遊ゲート上に形成する工程と、 制御ゲートを前記第４絶縁層上で、前記選択ゲートと前記浮遊ゲートの上に形 成する工程と、 第２導電型イオン注入により、ソース領域及びドレイン領域をそれぞれドーピ ングし、前記ソース領域及び前記ドレイン領域を形成し、更に、前記ソース領域 ・前記ドレイン領域間に前記チャネルの前記第１及と第２領域を形成する工程と 、 前記ソース領域に打ち込まれた前記イオンを横方向に拡散させて、前記浮遊ゲ ートの一部と重なった前記ソース領域の一部を形成する工程 とを含むことを特徴とするＥＥＰＲＯＭの製造方法。 ４１． 半導体基板と、 複数の行及び複数の列からなるマトリクス状に配置された複数の浮遊ゲートメ モリセルと、 それぞれ同一列の全浮遊ゲートメモリセルの第１端子に接続した複数本の第１ 列線、及び該第１端子に接続し、互いに分離した複数本の第２列線と、 同一の第２列線に接続される浮遊ゲートメモリセルが同一状態にプログラムさ れる前記浮遊ゲートメモリセルと、 前記第２列線を電圧源に接続する手段と、 それぞれ同一行に配置された全浮遊ゲートメモリセルの第２端子を互いに接続 した複数本の第１行線と、 同一の第１行線を有する同一の行に配置された前記浮遊ゲートメモリセルと、 前記第１列線に接続され、列アドレス信号を受け、これにより複数本の第１列 線の内から１本の第１列線を選択する列デコード手段と、 行アドレス信号を受け、これにより複数本の行線の内から１本の行線を選択す る行デコード手段 とを備えることを特徴とするＥＥＰＲＯＭセルアレイ。 ４２． 前記複数本の第２列線に接続されたの浮遊ゲートメモリセルは、前記複 数本の第１列線に接続された浮遊ゲートメモリセルよりも幅が広いことを特徴と する請求の範囲第４１項記載のＥＥＰＲＯＭセルアレイ。 ４３． 前記第３の正電圧を印加するステップは、前記制御ゲートに印加する前 記第３の正電圧を変化し前記浮遊ゲートに注入されるホットエレクトロンの量を 制御することにより多値のビットレベルの内の一つのビットレベルに前記浮遊ゲ ート型メモリトランジスタをプログラムするステップを更に含むことを特徴とす る請求の範囲第３４項記載の浮遊ゲート型メモリトランジスタのプログラム方法 。 ４４． ドレインと、ソースと、ドレイン・ソース間のチャネルと、前記チャネ ルの第１領域上を走行し該第１領域と容量結合した選択ゲートと、前記選択ゲー トと前記ソースの間に位置し、前記選択ゲートと前記チャネルの第２領域に容量 結合した浮遊ゲートと、前記浮遊ゲートに容量結合した制御ゲートとを有する浮 遊ゲート型メモリトランジスタを、多値のビットレベルの内の一つのビットレベ ルにプログラムする方法において、 前記浮遊ゲート型メモリトランジスタを消去状態にするステップと、 第１の正電圧を前記ソースに印加するステップと、 第２の正電圧を前記選択ゲートに印加し、前記ドレイン・ソース間のチャネル に電子を流すステップと、 複数の可能な電圧の内の一つの電圧である第３の正電圧を前記制御ゲートに印 加してホットエレクトロン注入を生じさせ、前記チャネル中を流れている電子か ら、複数の異なるホットエレクトロン量の内の一つのホットエレクトロン量を選 択して前記浮遊ゲートに注入し、異なる多値のビットレベルの内の一つのビット レベルに前記浮遊ゲートをプログラムするステップ とを含むことを特徴とする浮遊ゲート型メモリトランジスタのプログラム方法 。 ４５． 前記消去状態にするステップは、 第４の正電圧を前記ソースに印加するステップと、 接地電位を前記選択ゲートに印加するステップと、 接地電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前 記ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを更に 含むことを特徴とする請求の範囲第４４項記載の浮遊ゲート型メモリトランジス タのプログラム方法。 ４６． 前記消去状態にするステップは、 第４の正電圧を前記ソースに印加するステップと、 接地電位以下の第５の電圧を前記選択ゲートに印加するステップと、 負電位を前記制御ゲートに印加して、前記浮遊ゲートに蓄積された電子を前記 ソースにファウラー・ノルドハイム・トンネル注入させるステップ とを更に含むことを特徴とする請求の範囲第４４項記載の浮遊ゲート型メモリ トランジスタのプログラム方法。 ４７． 前記第５の電圧は接地電位であることを特徴とする請求の範囲第４６項 記載の浮遊ゲート型メモリトランジスタの消去方法。 ４８． 前記第５の電圧は負電位であることを特徴とする請求の範囲第４６項記 載の浮遊ゲート型メモリトランジスタの消去方法。
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