KR20170059648A - 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이 - Google Patents

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Abstract

불휘발성 메모리소자는, 제1 방향을 따라 길게 연장되게 배치되는 액티브영역과, 액티브영역과 교차하면서 제1 방향과 교차하는 제2 방향을 따라 길게 연장되게 배치되는 선택게이트전극층과, 액티브영역과 교차하면서 제2 방향을 따라 상기 선택게이트전극층과 상호 이격되면서 길게 연장되게 배치되는 플로팅게이트전극층과, 그리고 제2 방향을 따라 선택게이트전극층 및 플로팅게이트전극층 사이에 배치되어, 선택게이트전극층 및 플로팅게이트전극층과 함께 수평 구조의 커플링 커패시터를 구성하는 유전체층을 포함한다. 플로팅게이트전극층은, 제2 방향으로의 양 가장자리 부분들인 제1 단부 및 제2 단부를 포함하며, 제1 단부는 액티브영역과 중첩된다.

Description

수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이{Nonvolatile memory cell having lateral coupling structure and memory cell array using the nonvolatile memory cell}
본 개시의 여러 실시예들은 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이에 관한 것으로서, 특히 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이에 관한 것이다.
전원공급이 중단되어도 메모리 셀에 저장된 데이터가 지워지지 않고 그대로 유지되는 불휘발성 메모리 소자 중 데이터를 전기적으로 프로그램 및 소거할 수 있는 불휘발성 메모리소자에 대한 다양한 구조가 제안되었다. 불휘발성 메모리소자의 단위 메모리 셀 구조로서 종래에는 데이터를 저장하기 위한 플로팅게이트와, 유전막을 사이에 두고 플로팅게이트 위에 형성되는 컨트롤게이트가 순차적으로 적층되는 적층게이트(stacked gate) 구조가 주로 채택되었다. 최근 전자장치의 크기가 소형화되고 반도체소자의 제조기술이 발달함에 따라, 하나의 반도체칩 내에 여러가지 기능을 수행하는 다양한 반도체소자들, 즉 로직소자들 및 메모리소자들이 함께 포함되는 시스템온칩(SOC; System On Chip)이 첨단 디지털제품의 핵심부품으로 떠오르고 있으며, 이에 따라 시스템온칩(SOC)에 내장되는 내장형 불휘발성 메모리소자(embedded non-volatile memory device)의 제조기술이 요구되고 있다.
내장형 불휘발성 메모리소자를 제조하기 위해서는 로직소자들과 불휘발성 메모리소자를 동일한 공정단계로 제조하게 된다. 로직소자들, 예컨대 모스(MOS) 소자들은 통상적으로 싱글 게이트 구조의 트랜지스터를 채용하며, 따라서 적층게이트 구조를 채용하는 불휘발성 메모리소자를 로직소자들과 함께 동일한 기판에 집적하는 경우 그 제조과정이 매우 복잡해지게 된다. 이와 같은 문제를 해결하기 이해 적층게이트 구조가 아닌 싱글 게이트 구조인 싱글 폴리 불휘발성 메모리소자가 내장형 불휘발성 메모리소자로서의 적용범위를 점점 넓히고 있는 실정이다. 싱글 폴리 불휘발성 메모리소자를 채용하면 로직소자를 제조하는데 적용되는 일반적인 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)의 제조공정을 적용하여 용이하게 시스템온칩(SOC)을 구현할 수 있다.
본 출원이 해결하고자 하는 과제는, 프로그램 및 이레이즈 동작의 효율을 증대시키고 리드 동작시의 리드 전압을 낮출 수 있는 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이를 제공하는 것이다.
일 예에 따른 불휘발성 메모리소자는, 제1 방향을 따라 길게 연장되게 배치되는 액티브영역과, 액티브영역과 교차하면서 제2 방향과 교차하는 제2 방향을 따라 길게 연장되게 배치되는 선택게이트전극층과, 액티브영역과 교차하면서 제2 방향을 따라 상기 선택게이트전극층과 상호 이격되면서 길게 연장되게 배치되는 플로팅게이트전극층과, 그리고 제2 방향을 따라 선택게이트전극층 및 플로팅게이트전극층 사이에 배치되어, 선택게이트전극층 및 플로팅게이트전극층과 함께 수평 구조의 커플링 커패시터를 구성하는 유전체층을 포함한다. 플로팅게이트전극층은, 제2 방향으로의 양 가장자리 부분들인 제1 단부 및 제2 단부를 포함하며, 제1 단부는 액티브영역과 중첩된다.
일 예에 따른 불휘발성 메모리 셀 어레이는, 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배열되어 구성된다. 단위셀들 각각은, 제1 방향을 따라 길게 연장되게 배치되는 액티브영역과, 액티브영역과 교차하면서 제2 방향과 교차하는 제2 방향을 따라 길게 연장되게 배치되는 선택게이트전극층과, 액티브영역과 교차하면서 제2 방향을 따라 상기 선택게이트전극층과 상호 이격되면서 길게 연장되게 배치되는 플로팅게이트전극층과, 그리고 제2 방향을 따라 선택게이트전극층 및 플로팅게이트전극층 사이에 배치되어, 선택게이트전극층 및 플로팅게이트전극층과 함께 수평 구조의 커플링 커패시터를 구성하는 유전체층을 포함한다. 플로팅게이트전극층은, 제2 방향으로의 양 가장자리 부분들인 제1 단부 및 제2 단부를 포함하며, 제1 단부는 액티브영역과 중첩된다.
여러 실시예들에 따르면, 저장트랜지스터의 채널영역이 전자들 및 홀들의 분포 밀도가 상대적으로 높은 플로팅게이트전극층의 일 단부에 수직방향으로 중첩됨에 따라, 프로그램 및 이레이즈 동작의 효율을 증대시키고 리드 동작시의 리드 전압을 낮출 수 있다는 이점이 제공된다.
도 1은 일 예에 따른 불휘발성 메모리 셀의 등가회로도이다.
도 2는 수평적 커플링 구조를 갖는 불휘발성 메모리 셀의 일 예를 나타내 보인 레이아웃도이다.
도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 불휘발성 메모리 셀의 단면도이다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 불휘발성 메모리 셀의 단면도이다.
도 5는 불휘발성 메모리 셀의 프로그램 동작에 의해 플로팅게이트전극층 내의 전자들의 분포를 설명하기 위해 나타내 보인 도면이다.
도 6은 불휘발성 메모리 셀의 이레이즈 동작에 의해 플로팅게이트전극층 내의 홀들의 분포를 설명하기 위해 나타내 보인 도면이다.
도 7은 일 예에 따른 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 일 예에 따른 불휘발성 메모리 셀(100)의 등가회로도이다. 도 1을 참조하면, 불휘발성 메모리 셀(100)은, 선택트랜지스터(110)와, 플로팅 게이트를 갖는 저장트랜지스터(120)로 구성된다. 선택트랜지스터(110)는, 워드라인(WL)에 결합되는 선택게이트단자(SG)와, 소스라인(SL)에 결합되는 소스단자(S1)를 갖는다. 저장트랜지스터(120)는, 플로팅게이트단자(FG)와, 비트라인(BL)에 결합되는 드레인단자(D2)를 갖는다. 선택트랜지스터(110)의 드레인단자(D1)와 저장트랜지스터(120)의 소스단자(S2)는 직렬로 결합된다. 선택게이트단자(SG)와 플로팅게이트단자(FG)는 커플링커패시터(CC)에 의해 결합된다. 워드라인(WL)을 통해 선택게이트단자(SG)에 일정 크기의 바이어스가 인가되면, 커플링커패시터(CC)의 커플링 동작에 의해 플로팅게이트단자(FG)에는 일정 크기의 커플링 바이어스가 유도될 수 있다. 커플링커패시터(CC)는, 수평 방향을 따라 순차적으로 배치되는 선택트랜지스터(110)의 선택게이트전극층, 유전체층, 및 저장트랜지스터(120)의 플로팅게이트전극층에 의해 구성된다. 즉 플로팅게이트단자(FG)로의 커플링 바이어스 유도는, 선택게이트단자(SG) 및 유전체층과의 수평적 커플링 구조를 통해 이루어진다.
도 2는 이와 같은 수평적 커플링 구조를 갖는 불휘발성 메모리 셀(100)의 일 예를 나타내 보인 레이아웃도이다. 그리고 도 3은 도 2의 선 I-I'를 따라 절단하여 나타내 보인 불휘발성 메모리 셀(100)의 단면도이다. 도 2 및 도 3을 참조하면, 기판(132)의 상부에 트랜치 소자분리층(134)가 배치된다. 트랜치 소자분리층(134)에 의해 액티브영역(136)이 한정된다. 액티브영역(136)은, 제1 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 기판(132) 상부에는 제1 도전형, 예컨대 p형 웰영역(138)이 배치된다. p형 웰영역(138)은 액티브영역(136)을 둘러싸도록 배치된다. 기판(132)이 p형 도전형을 갖는 반도체기판일 경우 웰영역(138)은 생략될 수도 있다.
액티브영역(136) 상부에는 n+형 제1 접합영역(141), n+형 제2 접합영역(142), 및 n+형 제3 접합영역(143)이 상호 이격되도록 배치된다. n+형 제1 접합영역(141) 및 n+형 제3 접합영역(143)은 액티브영역(136)의 양 가장자리 부분에 배치된다. n+형 제2 접합영역(142)은 n+형 제1 접합영역(141)과 n+형 제3 접합영역(143) 사이에 배치된다. n+형 제2 접합영역(142)은, 제1 방향을 따라 제1 채널영역(145)에 의해 n+형 제1 접합영역(141)과 이격되도록 배치된다. n+형 제2 접합영역(142)은, 제1 방향을 따라 제2 채널영역(146)에 의해 n+형 제3 접합영역(143)과 이격되도록 배치된다.
제1 게이트절연층(151) 및 선택게이트전극층(160)이 액티브영역(136)과 교차하도록 배치된다. 즉 제1 게이트절연층(151) 및 선택게이트전극층(160)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제1 게이트절연층(151) 및 선택게이트전극층(160)은 그 하부의 제1 채널영역(145)과 수직 방향으로 중첩된다. 일 예에서 제1 게이트절연층(151)은 옥사이드층으로 구성될 수 있으며, 선택게이트전극층(160)은 폴리실리콘층으로 구성될 수 있다. 제2 게이트절연층(152) 및 플로팅게이트전극층(170)은, 선택게이트전극층(160)과 일정 간격 이격되면서 액티브영역(136)과 교차하도록 배치된다. 제1 게이트절연층(151) 및 선택게이트전극층(160)과 마찬가지로, 제2 게이트절연층(152) 및 플로팅게이트전극층(170)은, 제1 방향과 교차하는 제2 방향을 따라 길게 연장되는 스트라이프 형태의 평면 형상을 갖는다. 제2 게이트절연층(152) 및 플로팅게이트전극층(170)은 그 하부의 제2 채널영역(146)과 수직 방향으로 중첩된다. 일 예에서 제1 게이트절연층(151)은 옥사이드층으로 구성될 수 있으며, 플로팅게이트전극층(170)은, 직접적인 전기적 결합 없이 고립된 상태인 플로팅 상태의 폴리실리콘층으로 구성될 수 있다. 플로팅게이트전극층(170)은 단일층으로 구성되는 싱글 폴리실리콘층이다. 상호 대향하는 선택게이트전극층(160)의 일 측면과 플로팅게이트전극층(170)의 일 측면 사이의 간격은, 제2 방향을 따라 실질적으로 동일할 수 있다.
선택게이트전극층(160) 및 플로팅게이트전극층(170) 사이에는 제2 방향을 따라 유전체층(180)이 배치된다. 유전체층(180)은 n+형 제2 접합영역(142)과 중첩될 수 있다. 선택게이트전극층(160), 유전체층(180), 및 플로팅게이트전극층(170)은, 수평적 커플링 동작을 수행하는 커플링 커패시터(CC)를 구성할 수 있다. 선택게이트전극층(160)은 제1 컨택(191)을 통해 워드라인(WL)에 결합된다. n+형 제1 접합영역(141)은 제2 컨택(192)을 통해 소스라인(SL)에 결합된다. n+형 제3 접합영역(143)은 제3 컨택(193)을 통해 비트라인(BL)에 결합된다. n+형 제2 접합영역(142)은 플로팅 상태를 갖는다.
n+형 제1 접합영역(141), n+형 제2 접합영역(142), 제1 채널영역(145), 제1 게이트절연층(151), 및 선택게이트전극층(160)은, 도 1을 참조하여 설명한 선택트랜지스터(도 1의 110)를 구성한다. n+형 제1 접합영역(141) 및 n+형 제2 접합영역(142)은, 각각 선택트랜지스터(110)의 소스단자(도 1의 S1) 및 드레인단자(도 1의 D1)에 대응된다. 선택게이트전극층(160)은 선택트랜지스터(110)의 선택게이트단자(도 1의 SG)에 대응된다. n+형 제2 접합영역(142), n+형 제3 접합영역(143), 제2 채널영역(146), 제2 게이트절연층(152), 및 플로팅게이트전극층(170)은, 도 1을 참조하여 설명한 저장트랜지스터(도 1의 120)를 구성한다. n+형 제2 접합영역(142) 및 n+형 제3 접합영역(143)은, 각각 저장트랜지스터(120)의 소스단자(도 1의 S2) 및 드레인단자(도 1의 D2)에 대응된다. 플로팅게이트전극층(170)은 저장트랜지스터(120)의 플로팅게이트단자(도 1의 FG)에 대응된다.
도 4는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 불휘발성 메모리 셀(100)의 단면도이다. 도 4에서 도 2 및 도 3과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 4를 참조하면, 플로팅게이트전극층(170)은, 제2 방향을 따라 양 가장자리 부분들에 해당하는 제1 단부(170A) 및 제2 단부(170B)를 갖는다. 일 예에서 도면에 나타낸 바와 같이, 제1 단부(170A)는 제2 방향을 따라 플로팅게이트전극층(170)의 오른쪽 가장자리 부분을 나타내고, 제2 단부(170B)는 제2 방향을 따라 플로팅게이트전극층(170)의 왼쪽 가장자리 부분을 나타낸다. 그러나 다른 예에서 플로팅게이트전극층(170)의 제1 단부(170A) 및 제2 단부(170B)는 반대로 설정될 수도 있다. 본 예에 따른 불휘발성 메모리 셀(100)에 있어서, 도 1의 저장트랜지스터(120)를 구성하는 제2 채널영역(146)은, 플로팅게이트전극층(170)의 제1 단부(170A)와 중첩된다.
도 2 내지 도 4를 참조하여 설명한 불휘발성 메모리 셀(100)의 프로그램 동작은 핫 전자 주입(hot electron injection) 방식에 의해 이루어질 수 있다. 구체적으로 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가시키고, 소스라인(SL) 및 p형 웰영역(138)에는 그라운드전압, 예컨대 0V를 인가시키고, 비트라인(BL)에는 포지티브 프로그램비트라인전압(+Vpbl)을 인가시킨다. 일 예에서 포지티브 프로그램전압(+Vpp)은 대략 6V 내지 10V, 예컨대 대략 8V일 수 있다. 포지티브 프로그램비트라인전압(+Vpbl)은 대략 3V 내지 5V, 예컨대 대략 4V일 수 있다.
워드라인(WL)에 포지티브 프로그램전압(+Vpp)이 인가됨에 따라, 제1 채널영역(145)에 반전층이 형성되어 소스라인(SL)에 인가되는 그라운드전압이 n+형 제2 접합영역(142)으로 전달된다. 또한 플로팅게이트전극층(170)에는 커플링 커패시터(CC)에 의해 포지티브 프로그램전압(+Vpp)에 수평 커플링되는 포지티브 프로그램커플링전압(+Vpc)이 유도된다. 플로팅게이트전극층(170)에 포지티브 프로그램커플링전압(+Vpc)이 유도되고, n+형 제2 접합영역(142) 및 n+형 제3 접합영역(143)에 각각 그라운드전압 및 포지티브 프로그램비트라인전압(+Vpbl)이 인가됨에 따라, n+형 제3 접합영역(143)에 인접하는 제2 채널영역(146) 내에 핫 전자들(hot electrons)이 발생된다. 이 핫 일렉트론들은 포지티브 프로그램커플링전압(+Vpc)에 의해 제2 게이트절연층(152)을 통과하여 플로팅게이트전극층(170)으로 주입된다. 플로팅게이트전극층(170)으로 전자들이 주입됨에 따라, 제2 채널영역(146)에서의 문턱전압값은 프로그램되기 전보다 높아진다.
도 5는 불휘발성 메모리 셀(100)의 프로그램 동작에 의해 플로팅게이트전극층(170) 내의 전자들의 분포를 설명하기 위해 나타내 보인 도면이다. 도 5의 단면 구조는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 도 4의 단면 구조와 동일하다. 도 5에 나타낸 바와 같이, 프로그램 동작에 의해 플로팅게이트전극층(170) 내로 주입된 전자들은 플로팅게이트전극층(170) 내에서 영역별로 서로 다른 밀도로 분포된다. 구체적으로 플로팅게이트전극층(170) 내로 주입된 전자들은, 쿨롱 법칙(Coulomb's law)에 따른 반발력(repulsive force)에 의해 주변의 전자들을 밀친다. 이와 같은 현상에 의해 플로팅게이트전극층(170) 내의 제1 단부(170A) 및 제2 단부(170B)에서 전자들이 가장 많이 분포하게 된다. 따라서 제2 채널영역(146)이 플로팅게이트전극층(170)의 제1 단부(170A) 및 제2 단부(170B) 사이에 중첩되는 경우 제2 채널영역(146)의 문턱전압값에 영향을 주는 전자들의 개수는 상대적으로 적게 된다. 그러나 본 예에서와 같이 제2 채널영역(146)이 플로팅게이트전극층(170)의 제1 단부(170A)에 중첩되는 경우 제2 채널영역(146)의 문턱전압값에 영향을 주는 전자들의 개수가 상대적으로 많으며, 이에 따라 프로그램 효율이 증대되고 리드 동작시 요구되는 전압의 크기가 줄어든다.
불휘발성 메모리 셀(100)의 이레이즈 동작은 밴드-투-밴드 터널링(BTBT; Band-To-Band Tunneling) 방식에 의해 이루어질 수 있다. 구체적으로 워드라인(WL)에 네가티브 이레이즈전압(-Vee)을 인가시키고, 소스라인(SL) 및 p형 웰영역(138)에는 그라운드전압, 예컨대 0V를 인가시키며, 그리고 비트라인(BL)에는 포지티브 이레이즈비트라인전압(+Vebl)을 인가시킨다. 일 예에서 네가티브 이레이즈전압(-Vee)은 대략 -6V 내지 -10V, 예컨대 대략 -8V일 수 있다. 포지티브 이레이즈비트라인전압(+Vebl)은 대략 5V 내지 6V, 예컨대 대략 5.5V일 수 있다. 워드라인(WL)에 네가티브 이레이즈전압(-Vee)이 인가됨에 따라, 플로팅게이트전극층(170)에는 커플링 커패시터(CC)에 의해 네가티브 이레이즈전압(-Vee)에 수평 커플링되는 네가티브 이레이즈커플링전압(-Vec)이 유도된다. 플로팅게이트전극층(170)에 네가티브 이레이즈커플링전압(-Vec)이 유도되고, n+형 제3 접합영역(143)에 포지티브 이레이즈비트라인전압(+Vebl)이 인가됨에 따라, 제2 채널영역(146)에는 반전층이 형성되지 않으며, 제2 채널영역(146)과 n+형 제3 접합영역(143) 사이의 접합으로부터 디플리션이 발생된다. 이에 따라 에너지 갭보다 큰 에너지 밴드 구부러짐(energy band bending)이 발생되어, 플로팅게이트전극층(170) 내의 전자들은 제2 게이트절연층(152)을 통과하여 n+형 제3 접합영역(143)으로 터널링된다. 플로팅게이트전극층(170) 내의 전자들이 터널링됨에 따라, 제2 채널영역(1460에서의 문턱전압값은 프로그램된 상태에서의 문턱전압값보다 낮아진다.
도 6은 불휘발성 메모리 셀(100)의 이레이즈 동작에 의해 플로팅게이트전극층(170) 내의 홀들의 분포량을 설명하기 위해 나타내 보인 도면이다. 도 6의 단면 구조는 도 2의 선 II-II'를 따라 절단하여 나타내 보인 도 4의 단면 구조와 동일하다. 도 6에 나타낸 바와 같이, 이레이즈 동작에 의해 플로팅게이트전극층(170)으로부터 전자들이 터널링되어 빠져나가는 것은, 플로팅게이트전극층(170) 내로 홀들이 주입되는 것과 동일한 효과로 생각할 수 있다. 주입된 홀들은 플로팅게이트전극층(170) 내에서 영역별로 서로 다른 밀도로 분포된다. 구체적으로 플로팅게이트전극층(170) 내로 주입된 홀들은, 쿨롱 법칙(Coulomb's law)에 따른 반발력(repulsive force)에 의해 주변의 홀들을 밀친다. 이와 같은 현상에 의해 플로팅게이트전극층(170) 내의 제1 단부(170A) 및 제2 단부(170B)에서 홀들이 가장 많이 분포하게 된다. 따라서 제2 채널영역(146)이 플로팅게이트전극층(170)의 제1 단부(170A) 및 제2 단부(170B) 사이에 중첩되는 경우 제2 채널영역(146)의 문턱전압값에 영향을 주는 홀들의 개수는 상대적으로 적게 된다. 그러나 본 예에서와 같이 제2 채널영역(146)이 플로팅게이트전극층(170)의 제1 단부(170A)에 중첩되는 경우 제2 채널영역(146)의 문턱전압값에 영향을 주는 홀들의 개수가 상대적으로 많으며, 이에 따라 이레이즈 효율이 증대되고 리드 동작시 요구되는 전압의 크기가 줄어든다.
도 7은 일 예에 따른 불휘발성 메모리 셀 어레이를 나타내 보인 레이아웃도이다. 도 7을 참조하면, 불휘발성 메모리 셀 어레이(200)는, 2개의 행들 및 2개의 열들로 구성되는 매트릭스 형태를 갖는다. 그러나 이는 단지 하나의 예일 뿐이며, 3개 이상의 행들 및 열들로 구성되는 매트릭스 형태를 가질 수도 있다. 제1 액티브영역(236-1) 및 제2 액티브영역(236-2)이 제1 방향을 따라 길게 연장되도록 배치된다. 제1 액티브영역(236-1) 및 제2 액티브영역(236-2)은, 제1 방향과 교차하는 제2 방향으로 상호 이격되도록 배치된다. 제1 액티브영역(236-1)은 제1 행을 구성하는 단위셀들에 공통으로 배치된다. 제2 액티브영역(236-2)은 제2 행을 구성하는 단위셀들에 공통으로 배치된다. 제1 선택게이트전극층(261) 및 제2 선택게이트전극층(262)이 제2 방향을 따라 길게 연장되도록 배치된다. 제1 선택게이트전극층(261) 및 제2 선택게이트전극층(262)은 제1 방향을 따라 상호 대향하면서 이격되도록 배치된다. 제1 선택게이트전극층(261) 및 제2 선택게이트전극층(262)은 제1 액티브영역(236-1) 및 제2 액티브영역(236-2)과 교차한다. 제1 선택게이트전극층(261)은 제1 열을 구성하는 단위셀들에 공통으로 배치된다. 제2 선택게이트전극층(262)은 제2 열을 구성하는 단위셀들에 공통으로 배치된다.
제1 행 및 제1 열에는 제1 플로팅게이트전극층(271)이 제2 방향을 따라 길게 연장되도록 배치된다. 제1 플로팅게이트전극층(271)은 제1 방향을 따라 제1 선택게이트전극층(261)과 일정 간격 이격된다. 제1 플로팅게이트전극층(271)의 제1 단부(271A)는 제1 액티브영역(236-1)과 중첩된다. 제1 행 및 제2 열에는 제2 플로팅게이트전극층(272)이 제2 방향을 따라 길게 연장되도록 배치된다. 제2 플로팅게이트전극층(272)은 제1 방향을 따라 제2 선택게이트전극층(262)과 일정 간격 이격된다. 제2 플로팅게이트전극층(272)의 제1 단부(272A)는 제1 액티브영역(236-1)과 중첩된다. 제2 행 및 제1 열에는 제3 플로팅게이트전극층(273)이 제2 방향을 따라 길게 연장되도록 배치된다. 제3 플로팅게이트전극층(273)은 제1 방향을 따라 제1 선택게이트전극층(261)과 일정 간격 이격된다. 제3 플로팅게이트전극층(273)의 제1 단부(273A)는 제2 액티브영역(236-2)과 중첩된다. 제2행 및 제2 열에는 제4 플로팅게이트전극층(274)이 제2 방향을 따라 길게 연장되도록 배치된다. 제4 플로팅게이트전극층(274)은 제1 방향을 따라 제2 선택게이트전극층(262)과 일정 간격 이격된다. 제4 플로팅게이트전극층(274)의 제1 단부(274A)는 제2 액티브영역(236-2)과 중첩된다.
제1 액티브영역(236-1)은, n+형 제1 접합영역(241-1), n+형 제2 접합영역들(242-1, 244-1), 및 n+형 제3 접합영역들(243-1, 245-1)을 포함한다. 제2 액티브영역(236-2)은, n+형 제1 접합영역(241-2), n+형 제2 접합영역들(242-2, 244-2), 및 n+형 제3 접합영역들(243-2, 245-2)을 포함한다. n+형 제1 접합영역(241-1)은 제1 선택게이트전극층(261) 및 제2 선택게이트전극층(262) 사이의 제1 액티브영역(236-1)에 배치된다. n+형 제1 접합영역(241-2)은 제1 선택게이트전극층(261) 및 제2 선택게이트전극층(262) 사이의 제2 액티브영역(236-2)에 배치된다.
n+형 제2 접합영역(242-1)은 제1 선택게이트전극층(261)과 제1 플로팅게이트전극층(271) 사이의 제1 액티브영역(236-1)에 배치된다. n+형 제2 접합영역(244-1)은 제2 선택게이트전극층(262)과 제2 플로팅게이트전극층(272) 사이의 제1 액티브영역(236-1)에 배치된다. n+형 제2 접합영역(242-2)은 제1 선택게이트전극층(261)과 제3 플로팅게이트전극층(273) 사이의 제2 액티브영역(236-2)에 배치된다. n+형 제2 접합영역(244-2)은 제2 선택게이트전극층(262)과 제4 플로팅게이트전극층(274) 사이의 제2 액티브영역(236-2)에 배치된다.
n+형 제3 접합영역(243-1)은 제1 플로팅게이트전극층(271)에 인접하는 제1 액티브영역(236-1)에 배치된다. n+형 제3 접합영역(245-1)은 제2 플로팅게이트전극층(272)에 인접하는 제1 액티브영역(236-1)에 배치된다. n+형 제3 접합영역(243-2)은 제3 플로팅게이트전극층(273)에 인접하는 제2 액티브영역(236-2)에 배치된다. n+형 제3 접합영역(245-2)은 제4 플로팅게이트전극층(274)에 인접하는 제2 액티브영역(236-2)에 배치된다.
제1 선택게이트전극층(261)은 제1 컨택(291-1)을 통해 제1 워드라인(WL1)에 결합된다. 제2 선택게이트전극층(262)은 제2 컨택(291-2)을 통해 제2 워드라인(WL2)에 결합된다. 제1 워드라인(WL1)은 제1 열을 구성하는 단위셀들에 공통으로 결합된다. 제2 워드라인(WL1)은 제2 열을 구성하는 단위셀들에 공통으로 결합될 수 있다. 제1 액티브영역(236-1) 내의 n+형 제1 접합영역(241-1)과, 제2 액티브영역(236-2) 내의 n+형 제1 접합영역(241-2)은, 각각 제3 컨택(292-1) 및 제4 컨택(292-2)을 통해 소스라인(SL)에 공통으로 결합된다. 소스라인(SL)은 제1 열 및 제2 열을 구성하는 단위셀들에 공통으로 결합될 수 있다. 제1 액티브영역(236-1) 내의 n+형 제3 접합영역들(243-1, 245-1)은, 각각 제5 컨택(293-1) 및 제6 컨택(294-1)을 통해 제1 비트라인(BL1)에 결합된다. 제1 비트라인(BL1)은 제1 행을 구성하는 단위셀들에 공통으로 결합될 수 있다. 제2 액티브영역(236-2) 내의 n+형 제3 접합영역들(243-2, 245-2)은, 각각 제7 컨택(293-2) 및 제8 컨택(294-2)을 통해 제2 비트라인(BL2)에 결합된다. 제2 비트라인(BL2)은 제2 행을 구성하는 단위셀들에 공통으로 결합될 수 있다.
비록 도면에 나타내지는 않았지만, 도 2를 참조하여 설명한 바와 같이, 제1 선택게이트전극층(261)과 제1 플로팅게이트전극층(271) 사이에는 제1 유전체층이 배치된다. 제1 선택게이트전극층(261), 제1 유전체층, 및 제1 플로팅게이트전극층(271)은 제1 행 및 제1 열의 단위셀의 수평 구조의 제1 커플링 커패시터를 구성한다. 제2 선택게이트전극층(262)과 제2 플로팅게이트전극층(272) 사이에는 제2 유전체층이 배치된다. 제2 선택게이트전극층(262), 제2 유전체층, 및 제2 플로팅게이트전극층(272)은 제1 행 및 제2 열의 단위셀의 수평 구조의 제2 커플링 커패시터를 구성한다. 제1 선택게이트전극층(261)과 제3 플로팅게이트전극층(273) 사이에는 제3 유전체층이 배치된다. 제1 선택게이트전극층(261), 제3 유전체층, 및 제3 플로팅게이트전극층(273)은 제2 행 및 제1 열의 단위셀의 수평 구조의 제3 커플링 커패시터를 구성한다. 제2 선택게이트전극층(262)과 제4 플로팅게이트전극층(274) 사이에는 제4 유전체층이 배치된다. 제2 선택게이트전극층(262), 제4 유전체층, 및 제4 플로팅게이트전극층(274)은 제2 행 및 제2 열의 단위셀의 수평 구조의 제4 커플링 커패시터를 구성한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100...불휘발성 메모리 셀 110...선택트랜지스터
120...저장트랜지스터 132...기판
134...트랜치 소자분리층 136...액티브영역
138...p형 웰영역 141...n+형 제1 접합영역
142...n+형 제2 접합영역 143...n+형 제3 접합영역
145...제1 채널영역 146...제2 채널영역
151...제1 게이트절연층 152...제2 게이트절연층
160...선택게이트전극층 170...플로팅게이트전극층
180...유전체층 191...제1 컨택
192...제2 컨택 193...제3 컨택

Claims (20)

  1. 제1 방향을 따라 길게 연장되게 배치되는 액티브영역;
    상기 액티브영역과 교차하면서 상기 제2 방향과 교차하는 제2 방향을 따라 길게 연장되게 배치되는 선택게이트전극층;
    상기 액티브영역과 교차하면서 상기 제2 방향을 따라 상기 선택게이트전극층과 상호 이격되면서 길게 연장되게 배치되는 플로팅게이트전극층; 및
    상기 제2 방향을 따라 상기 선택게이트전극층 및 플로팅게이트전극층 사이에 배치되어, 상기 선택게이트전극층 및 플로팅게이트전극층과 함께 수평 구조의 커플링 커패시터를 구성하는 유전체층을 포함하되,
    상기 플로팅게이트전극층은, 상기 제2 방향으로의 양 가장자리 부분들인 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부는 상기 액티브영역과 중첩되는 불휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 선택게이트전극층에 인접하는 액티브영역에 배치되는 제1 접합영역;
    상기 선택게이트전극층 및 플로팅게이트전극층 사이의 액티브영역에 배치되는 제2 접합영역; 및
    상기 플로팅게이트전극층에 인접하는 액티브영역에 배치되는 제3 접합영역을 더 포함하는 불휘발성 메모리 셀.
  3. 제2항에 있어서,
    상기 선택게이트전극층을 워드라인에 결합시키는 제1 컨택;
    상기 제1 접합영역을 소스라인에 결합시키는 제2 컨택; 및
    상기 제3 접합영역을 비트라인에 결합시키는 제3 컨택을 더 포함하는 불휘발성 메모리 셀.
  4. 제3항에 있어서,
    상기 제2 접합영역은 플로팅 상태인 불휘발성 메모리 셀.
  5. 제2항에 있어서,
    상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역은 n+형의 도전형을 갖는 불휘발성 메모리 셀.
  6. 제5항에 있어서,
    상기 액티브영역을 둘러싸는 웰영역을 더 포함하는 불휘발성 메모리 셀.
  7. 제6항에 있어서,
    상기 웰영역은 p형의 도전형을 갖는 불휘발성 메모리 셀.
  8. 제6항에 있어서,
    상기 제1 접합영역 및 제2 접합영역 사이의 웰영역 상부의 제1 채널영역; 및
    상기 제2 접합영역 및 제3 접합영역 사이의 웰영역 상부의 제2 채널영역을 더 포함하는 불휘발성 메모리 셀.
  9. 제8항에 있어서,
    상기 플로팅게이트전극층의 제1 단부와 상기 제2 채널영역은 수직방향으로 서로 중첩되는 불휘발성 메모리 셀.
  10. 제1항에 있어서,
    상호 대향하는 상기 선택게이트전극층의 일 측면과 상기 플로팅게이트전극층의 일 측면 사이의 간격은, 상기 제2 방향을 따라 실질적으로 동일한 불휘발성 메모리 셀.
  11. 단위셀들이 복수개의 행들 및 열들의 어레이 형태로 배열되어 구성되는 불휘발성 메모리 셀 어레이에 있어서,
    상기 단위셀들 각각은,
    제1 방향을 따라 길게 연장되게 배치되는 액티브영역;
    상기 액티브영역과 교차하면서 상기 제1 방향과 교차하는 제2 방향을 따라 길게 연장되게 배치되는 선택게이트전극층;
    상기 액티브영역과 교차하면서 상기 제2 방향을 따라 상기 선택게이트전극층과 상호 이격되면서 길게 연장되게 배치되는 플로팅게이트전극층; 및
    상기 제2 방향을 따라 상기 선택게이트전극층 및 플로팅게이트전극층 사이에 배치되어, 상기 선택게이트전극층 및 플로팅게이트전극층과 함께 수평 구조의 커플링 커패시터를 구성하는 유전체층을 포함하되,
    상기 플로팅게이트전극층은, 상기 제2 방향으로의 양 가장자리 부분들인 제1 단부 및 제2 단부를 포함하며, 상기 제1 단부는 상기 액티브영역과 중첩되는 불휘발성 메모리 셀 어레이.
  12. 제11항에 있어서,
    상기 액티브영역은, 상기 복수개의 행들 중 어느 한 행을 구성하는 단위셀들에 공통으로 배치되는 불휘발성 메모리 셀 어레이.
  13. 제11항에 있어서,
    상기 선택게이트전극층은, 상기 복수개의 열들 중 어느 한 열을 구성하는 단위셀들에 공통으로 배치되는 불휘발성 메모리 셀 어레이.
  14. 제11항에 있어서,
    상기 선택게이트전극층에 인접하는 액티브영역에 배치되는 제1 접합영역;
    상기 선택게이트전극층 및 플로팅게이트전극층 사이의 액티브영역에 배치되는 제2 접합영역; 및
    상기 플로팅게이트전극층에 인접하는 액티브영역에 배치되는 제3 접합영역을 더 포함하는 불휘발성 메모리 셀 어레이.
  15. 제14항에 있어서,
    상기 선택게이트전극층을 워드라인에 결합시키는 제1 컨택;
    상기 제1 접합영역을 소스라인에 결합시키는 제2 컨택; 및
    상기 제3 접합영역을 비트라인에 결합시키는 제3 컨택을 더 포함하는 불휘발성 메모리 셀 어레이.
  16. 제15항에 있어서,
    상기 제2 접합영역은 플로팅 상태인 불휘발성 메모리 셀 어레이.
  17. 제14항에 있어서,
    상기 제1 접합영역, 제2 접합영역, 및 제3 접합영역은 n+형의 도전형을 갖는 불휘발성 메모리 셀 어레이.
  18. 제14항에 있어서,
    상기 제1 접합영역 및 제2 접합영역 사이의 웰영역 상부의 제1 채널영역; 및
    상기 제2 접합영역 및 제3 접합영역 사이의 웰영역 상부의 제2 채널영역을 더 포함하는 불휘발성 메모리 셀 어레이.
  19. 제18항에 있어서,
    상기 플로팅게이트전극층의 제1 단부와 상기 제2 채널영역은 수직방향으로 서로 중첩되는 불휘발성 메모리 셀 어레이.
  20. 제11항에 있어서,
    상호 대향하는 상기 선택게이트전극층의 일 측면과 상기 플로팅게이트전극층의 일 측면 사이의 간격은, 상기 제2 방향을 따라 실질적으로 동일한 불휘발성 메모리 셀 어레이.
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