KR20040023650A - 반도체장치 - Google Patents

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KR20040023650A
KR20040023650A KR10-2004-7000591A KR20047000591A KR20040023650A KR 20040023650 A KR20040023650 A KR 20040023650A KR 20047000591 A KR20047000591 A KR 20047000591A KR 20040023650 A KR20040023650 A KR 20040023650A
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gate electrode
gate
driver
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다나카토시히로
우메모토유키코
히라키미츠루
시나가와유타카
후지토마사미치
스즈카와카즈후미
다니카와히로유키
야마키타카시
가미가키요시아키
미나미신이치
가타야마코조
마츠자키노조무
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가부시끼가이샤 르네사스 테크놀로지
가부시키가이샤 히타치초에루.에스.아이.시스테무즈
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Abstract

반도체장치는 복수개의 불휘발성 메모리셀(1)을 가지고, 불휘발성 메모리셀은, 정보기억에 이용하는 MOS형 제1 트랜지스터부(3)와 제1 트랜지스터부를 선택하는 MOS형 제2 트랜지스터부(4)로 이루어진다. 제2 트랜지스터부는 비트선에 접속하는 비트선 전극(16) 및 컨트롤 게이트 제어선에 접속하는 컨트롤 게이트 전극(18)을 가진다. 제1 트랜지스터부는 소스선에 접속하는 소스선 전극(10), 메모리 게이트 제어선에 접속하는 메모리 게이트 전극(14) 및 메모리 게이트 전극의 바로 아래에 배치된 전하축적영역(11)을 가진다. 제2 트랜지스터부의 게이트 절연내압은 제1 트랜지스터부의 게이트 절연내압보다도 낮다. 제2 트랜지스터부의 게이트 절연막의 막두께를 tc, 제1 트랜지스터부의 게이트 절연막의 막두께를 tm으로 하면, tc<tm의 관계를 가진다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
불휘발성 메모리셀로서 스플릿 게이트형 메모리셀과 스택 게이트형 메모리셀을 들 수 있다. 스플릿 게이트형 메모리셀은 기억부를 구성하는 메모리 MOS형 트랜지스터와, 그 메모리부를 선택하여 정보를 추출하기 위한 선택 MOS형 트랜지스터 2개의 트랜지스터로 구성되어 있다. 공지문헌으로서는, 아이·이·이·이, 브이엘에스아이·테크놀로지·심포지움(IEEE, VLSI Technology Symposium)의 1994년 예고집 71페이지 내지 72페이지에 기재의 기술이 있다. 그 메모리셀의 구조와 동작을 간단하게 설명한다. 이 스플릿 게이트형 메모리셀은 소스, 드레인, 부유 게이트 및 제어 게이트로 이루어진다. 부유 게이트로의 전하주입은 핫 일렉트론의 발생을 이용하는 소스 사이드·인젝션(injection)방식이다. 부유 게이트에 축적된 전하는, 부유 게이트 첨단부(尖端部)에서 제어 게이트로 방출한다. 이때, 제어 게이트에는 12볼트의 고전압을 가하는 것이 필요하게 된다. 전하방출전극으로서 기능한 제어 게이트는 판독용의 선택 MOS형 트랜지스터의 게이트 전극이기도 하다. 선택 MOS형 트랜지스터부의 게이트 산화막은 퇴적산화막이며, 부유 게이트와 선택 MOS형 트랜지스터의 게이트 전극을 전기적으로 절연하는 막으로서도 기능하고 있다. 스플릿 게이트형 메모리셀의 다른 공지기술로서는, USP4659828, USP5408115, 특개평5-136422의 각호 공보 등이 있다.
스택 게이트형 메모리셀은 소스, 드레인 및 채널형성영역 위에 스택된 부유 게이트와 제어 게이트로 이루어진다. 부유 게이트로의 전하주입은 핫 일렉트론의 발생을 이용한다. 부유 게이트에 축적된 전하는 기판으로 방출한다. 이때, 제어 게이트에는 -10볼트의 마이너스의 고전압을 가하는 것이 필요하게 된다. 판독은 제어 게이트에 3.3볼트와 같은 판독전압을 인가하여 행한다. 스택 게이트형 메모리셀에 대해서는 특개평11-232886 등에 기재가 있다.
데이터 처리의 고속화의 관점에서 보면, 불휘발성 기억장치에 있어서도 그 판독동작의 고속성이 중요하게 된다. 상기 스플릿 게이트형 메모리셀에 있어서는, 선택 MOS 트랜지스터의 게이트 전극이 소거전극으로서도 기능하는 구성이다. 그 때문, 게이트 절연막도 절연내압을 확보하기 위해 기록·소거전압 제어용의 고내압 MOS 트랜지스터의 그것과 동일한 막두께로 하지 않으면 안되었다. 이것에 의해, 선택 MOS 트랜지스터의 Gm(전류공급능력으로서의 상호 콘덕턴스)은 작게 되며, 판독전류를 충분하게 취할 수 있는 구조라고는 말하기 어렵다. 이대로는 저전압 하에서의 고속동작에는 적합하지 않다. 스택 게이트형 셀의 경우는 기록·소거동작으로 고전압이 인가되는 컨트롤 게이트에 고내압을 실현하는 두꺼운 게이트 산화막이 채용되기 때문에 이것이 판독동작 시의 Gm을 작게 하며, 판독전류를 충분하게 취할수 있는 구조라고는 말하기 어렵다.
상기 공지문헌의 USP 4,659,828 및 USP 5,408,115는 기록·소거동작에 관한 발명이며, 판독동작성능의 향상에 대해서는 언급되어 있지 않다. 또한 공지문헌의 특개평5-136422호 공보는 본 발명과 가장 유사한 형상을 개시하고 있지만, 인접하는 2개의 게이트 전극을 절연하는 방법에 대한 발명이며, 판독성능에 대한 개시는 없다. 고성능화한 논리연산장치에 적합한 종래기술에는 없는 불휘발성 기억장치가 필요하다.
비트선을 주 비트선과 부 비트선으로 계층화하고, 동작 선택되어야 할 메모리셀이 접속되는 부 비트선만을 선택하여 주 비트선에 접속하며, 메모리셀에 의한 비트선의 기생용량을 외관상 줄이는 것에 의해 고속 판독동작을 실현하는 구조가 채용되어 있다. 그러나, 스택 게이트형 메모리셀과 같이 기록시에 비트선에도 고전압의 인가를 필요로 하는 경우에는 부 비트선을 주 비트선에 선택적으로 접속하기 위한 MOS 트랜지스터에 대해서 고내압화 하지 않으면 안되며, 판독경로의 Gm이 더욱 작게 되어 주·부 비트선에 따른 계층화 비트선 구조에 의한 고속화가 충분하게 기능하지 않을 염려가 있다는 것이 본 발명자들에 의해 발견되었다.
본 발명의 목적은, 기억정보의 판독경로에서 고속성을 떨어뜨리는 후막의 고내압 MOS 트랜지스터를 배제하는데 있다.
본 발명의 목적은, 불휘발성 메모리셀에서 기억정보를 고속으로 판독할 수 있는 반도체장치를 제공하는데 있다.
본 발명의 상기 및 그 이외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면으로부터 명백하게 될 것이다.
(발명의 개시)
본원에서 개시되는 발명 중 대표적인 것의 개요를 간단하게 설명하면 하기와 같다.
[1] 반도체장치는 복수개의 불휘발성 메모리셀(1)을 가지며, 불휘발성 메모리셀은 정보기억에 이용하는 MOS형의 제1 트랜지스터부(3)와 상기 제1 트랜지스터부를 선택하는 MOS형의 제2 트랜지스터부(4)로 이루어진다. 상기 제2 트랜지스터부는 비트선(BL)에 접속하는 비트선 전극(16) 및 컨트롤 게이트 제어선(CL)에 접속하는 컨트롤 게이트전극(18)을 가진다. 상기 제1 트랜지스터부는 소스선에 접속하는 소스선 전극(10), 메모리 게이트 제어선(ML)에 접속하는 메모리 게이트 전극(14) 및 상기 메모리 게이트 전극의 바로 아래에 배치된 전하축적영역(11)을 가진다. 상기 제2 트랜지스터부의 게이트 절연내압은 제1 트랜지스터부의 게이트 절연내압보다도 낮다. 다시말하면, 상기 제2 트랜지스터부에서 컨트롤 게이트 전극의 게이트 절연막(17)의 막두께를 tc, 상기 제1 트랜지스터부에서 메모리 게이트 전극의 게이트 절연막(11, 12, 13)의 막두께를 tm이라 하면 tc<tm의 관계를 가진다. 여기서, MOS란 절연게이트 전계효과형의 트랜지스터 구조를 총칭한다.
상기에서, 데이터 판독동작에서는 불휘발성 메모리셀의 제2 트랜지스터부를 온상태로 했을 때, 제1 트랜지스터부의 문턱치전압 상태에 따라서 전류가 흐르던지 흐르지 않던지에 따라 비트선에 기억정보가 판독된다. 제2 트랜지스터부는 제1 트랜지스터부보다도 게이트 산화막 두께가 얇고, 또 게이트 내압도 작으므로, 기억유지용의 MOS 트랜지스터부와 선택용의 MOS 트랜지스터부의 쌍방을 고내압으로 형성하는 경우에 비해, 선택용의 MOS 트랜지스터부에 대해서 비교적 낮은 게이트 전압으로 비교적 큰 Gm을 얻는 것이 용이하게 되며, 불휘발성 메모리셀 전체의 전류공급능력, 즉 Gm을 상대적으로 크게 할 수 있어 판독속도의 고속화에 기여한다.
제1 트랜지스터부에 비교적 높은 문턱치전압을 설정하는 동작에서는, 예를 들면 메모리 게이트 전극에 고전압을 인가하고, 제2 트랜지스터부를 온동작시켜 소스선에서 비트선으로 전류를 흘리고, 컨트롤 게이트측의 전하축적영역 근방에서 발생한 핫 일렉트론을 전하축적영역에 유지시키면 된다. 제1 트랜지스터부에 비교적 낮은 문턱치전압을 설정하는 동작에서는, 예를 들면 메모리 게이트 전극에 고전압을 인가하고, 제2 트랜지스터부를 온동작시켜 비트선 전극 및 소스선 전극을 회로의 접지전위로 하며, 전하축적영역에 유지되어 있는 일렉트론을 메모리 게이트 전극으로 방출시키면 된다. 따라서, 제1 트랜지스터부에 비교적 낮은 문턱치전압 또는 비교적 높은 문턱치전압을 설정하는 동작은 컨트롤 게이트 제어선과 비트선에 고전압을 인가하지 않고 실현하는 것이 가능하다. 이와 같은 점은, 제2 트랜지스터부의 게이트 내압이 비교적 낮아도 되는 것을 보증한다.
전하축적영역에 축적한 전하가 컨트롤 게이트 전극에 누설되기 어렵게 하기 위해서는, 예를 들면 상기 컨트롤 게이트 전극과 전하축적영역과의 사이의 절연막(9)의 막두께를 ti로 하면 tm≤ti의 관계를 가지는 것이 바람직하다.
제2 트랜지스터부의 낮은 게이트 내압을 디바이스 구조적으로 보증하기 위해서는, 예를 들면 웰영역에 형성되는 상기 비트선 전극과 소스선 전극과의 사이에고농도 불순물영역(30)을 형성하지 않도록 하면 된다. 상기 고농도 불순물영역은, 예를 들면 불순물의 확산영역이다. 기억유지용의 MONOS부와 선택용의 MOS 트랜지스터부의 직렬회로로 구성되는 불휘발성 메모리셀의 경우는 쌍방의 트랜지스터부의 직렬접속 노드가 쌍방에 공통의 확산영역(소스·드레인 영역)으로 되어 있다. 상기 쌍방의 트랜지스터에 공통의 확산영역이 개재되면, 기록시의 MONOS부에 고전압이 인가되어 채널이 형성되면 MONOS측의 고전압이 그 채널에서 상기 쌍방의 트랜지스터부에 공통의 확산영역을 통해서 선택 MOS 트랜지스터부에 인가된다. 따라서 MONOS형 메모리셀의 경우에는 선택 MOS 트랜지스터부는 고내압인 것이 필수가 된다.
상기 전하축적영역에는, 절연막으로 덮여진 도전성 부유 게이트 전극, 또는 절연막으로 덮여진 전하 트랩성 절연막, 절연막으로 덮여진 도전성 미립자층 등을 채용해도 된다.
상기 비트선을 글로벌 비트선(GL)에 접속 가능한 스위치 MOS 트랜지스터(19)를 설치하고, 디바이디드(divided) 비트선 구조(계층형 비트선 구조)를 채용해도 된다. 디바이디드 비트선 구조에 따라, 판독동작에서 일부의 불휘발성 메모리셀만을 글로벌 비트선에 접속하며, 비트선에 기생용량을 외관상 작게 하여 더욱 판독동작의 고속화를 도모하는 것에 기여한다. 이때, 소거·기록동작에서 상기 비트선에는 고전압을 인가하지 않아도 되므로, 상기 스위치 MOS 트랜지스터의 게이트 산화막 두께는 제1 트랜지스터부의 게이트 산화막 두께보다도 얇게 형성하면 된다. 요컨대, 상기 스위치 MOS 트랜지스터에는 비교적 큰 전류공급능력을 부여하는 것이용이하며, 디바이디드 비트선 구조에 의한 판독동작의 고속화를 보증하는 것이 가능하게 된다.
[2] 더욱 상세한 태양으로서, 반도체장치는 상기 컨트롤 게이트 제어선을 구동하는 제1 드라이버(21), 상기 메모리 게이트 제어선을 구동하는 제2 드라이버(22), 상기 스위치 MOS 트랜지스터를 온상태로 구동하는 제3 드라이버(23), 상기 소스선을 구동하는 제4 드라이버(24)를 가지며, 상기 제1 드라이버 및 제3 드라이버는 제1 전압을 동작전원으로 하고, 상기 제2 드라이버 및 제4 드라이버는 상기 제1 전압보다도 높은 전압을 동작전원으로 한다.
상기 제1 트랜지스터부의 문턱치전압을 높게 할 때, 제1 드라이버의 동작전원을 제1 전압, 제4 드라이버의 동작전원을 제1 전압보다도 높은 제2 전압, 제2 드라이버의 동작전원을 제2 전압보다도 높은 제3 전압으로 하여 비트선 전극측에서 전하축적영역으로 핫 일렉트론을 주입 가능하게 하는 제어회로(76)를 가진다.
상기 제어회로는 상기 제1 트랜지스터부의 문턱치전압을 낮게 할 때, 상기 제2 드라이버의 동작전원을 제3 전압보다도 높은 제4 전압으로 하여 전하축적영역에서 메모리 게이트 전극으로 일렉트론을 방출시킨다.
문턱치전압이 낮게 된 제1 트랜지스터부는 예를 들면 디플리션형으로 되며, 문턱치전압이 높게 된 제1 트랜지스터부는, 예를 들면 인핸스먼트형으로 되어도 된다. 판독동작 시의 메모리 게이트 전극은 회로의 접지전압으로 하면 된다. 또 제1 트랜지스터부에 대해 제1 트랜지스터부를 선택하는 제2 트랜지스터부를 가지므로 기록 및 소거의 엄밀한 베리파이 동작을 행하지 않는 선택도 가능하게 된다.
상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 제1 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 소스선 전극을 회로의 접지전위로 해도 된다. 판독동작 시의 전류의 방향은 비트선에서 소스선의 방향으로 된다.
상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 제1 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 비트선 전극을 회로의 접지전위로 해도 된다. 판독동작 시의 전류의 방향은 상기와는 반대로 소스선에서 비트선의 방향으로 된다.
이상 설명한 반도체장치는 불휘발성 메모리 단체(單體)뿐 아니라, 불휘발성 메모리를 온칩한 마이크로 컴퓨터와 데이터 프로세서 등의 반도체장치라도 된다. 예를 들면, 반도체장치는 또한 상기 제1 전압을 동작전원으로서 논리동작을 행하는 논리동작유닛(61)을 가진다.
레이아웃적인 관점에서 보면, 상기 제1 드라이버 및 제3 드라이버는 어드레스 디코드신호(51)를 입력하여 동작이 선택되고, 상기 제2 드라이버 및 제4 드라이버는 제1 드라이버의 출력(52)을 입력하여 동작이 선택되는 것이라도 된다.
상기 불휘발성 메모리셀 어레이(50)를 사이에 두고 한쪽측에 상기 제1 드라이버 및 제3 드라이버가 배치되고, 다른쪽측에 상기 제2 드라이버 및 제4 드라이버가 배치되어도 된다. 고전압을 동작전원으로 하는 드라이버와 상대적으로 낮은 전압을 동작전원으로 동작하는 회로를 분리하는 것이 가능하게 된다.
상기 메모리 어레이 내에서 메모리 게이트 제어선(ML)은 메모리 게이트 전극과 일체로 형성되며, 폴리실리콘층(MGps)에 저저항 메탈층(MGmt)을 적층하여 구성해도 된다. 컨트롤 게이트 제어선(CL)도 컨트롤 게이트 전극과 일체로 폴리실리콘층(CGps)에 저저항 메탈층(CGmt)을 적층하여 구성해도 된다. 배선의 저항을 작게 할 수 있다.
판독동작에 응답하여 상기 메모리 게이트 제어선을 회로의 접지전위에 도통시키는 디스챠지 MOS 트랜지스터(53)를 메모리 게이트 제어선의 다른 위치에 설치해도 된다. 판독동작가능 상태로 신속하게 천이하는 것이 가능하게 된다.
상기 디바이디드 비트선 구조에서 상기 스위치 MOS 트랜지스터로서, p채널형 MOS 트랜지스터(19p)를 채용해도 된다. 신호레벨이 스위치 MOS 트랜지스터의 문턱치전압만큼 내려가는 것을 방지할 수 있으며, 비트선으로의 판독신호레벨의 저전압화에 양호하게 대처할 수 있다. 단, 불휘발성 메모리셀의 문턱치전압을 높게 할 때, 비트선을 회로의 접지전위로 하려고 해도 그 p채널형 스위치 MOS 트랜지스터의 문턱치전압보다도 낮은 레벨로는 되지 않는다. 이것을 해소하기 위해서는, 상기 스위치 MOS 트랜지스터를 CMOS 트랜스퍼 게이트(19p, 19n)로 구성하면 된다.
상기 스위치 MOS 트랜지스터와 상보적으로 스위치 동작되는 n채널형 디스챠지 MOS 트랜지스터(20n)를 비트선에 설치해도 된다. 이것에 의해, 비트선이 스위치 MOS 트랜지스터를 통해서 선택되었을 때, 비트선은 디스챠지 MOS 트랜지스터에 의해 완전하게 디스챠지되어 있기 때문에, 판독개시 전에 프리차지된 글로벌 비트선의 레벨이 원치않게 변동하는 사태를 방지할 수 있으며, 판독신호의 센스동작의 안정화, 판독동작의 고속화에 기여한다.
[3] 본 발명을 상기와는 조금 다른 관점에서 파악한다. 반도체장치는, 반도체기판(2)에 매트릭스 배치된 불휘발성 메모리셀(1)를 가지며, 상기 불휘발성 메모리셀은 상기 반도체기판에, 소스선(SL)에 접속하는 소스선 전극(10)과, 비트선(BL)에 접속하는 비트선 전극(16)과, 상기 소스선 전극과 비트선 전극 사이에 끼워진 채널영역을 가지고, 상기 채널영역 위에는 상기 비트선 전극에 의해 제1 절연막(17)을 통해서 배치되며 컨트롤 게이트 제어선(CL)에 접속된 컨트롤 게이트 전극(18)과, 제2 절연막(12, 13) 및 전하축적영역(11)을 통해서 배치되고 상기 컨트롤 게이트 전극(18)과 전기적으로 분리되며 또 메모리 게이트 제어선(ML)에 접속된 메모리 게이트 전극(14)을 가진다. 상기 제1 절연막의 내압은 제2 절연막의 내압보다도 낮다.
상기 컨트롤 게이트 전극을 가지는 선택용의 MOS 트랜지스터부에 대해서는 비교적 낮은 게이트 전압으로 비교적 큰 Gm을 얻는 것이 용이하게 되며, 불휘발성 메모리셀 전체의 전류공급능력, 즉 Gm을 상대적으로 크게 할 수 있어, 판독속도의 고속화에 기여한다.
불휘발성 메모리셀의 상기 메모리 게이트에서 본 문턱치전압을 비교적 높게 설정하기 위해서는, 예를 들면 메모리 게이트 전극에 고전압을 인가하고, 컨트롤 게이트 전극측을 온상태로 하여 소스선에서 비트선으로 전류를 흘리며, 컨트롤 게이트 전극측의 전하축적영역 근방에서 발생한 일렉트론을 전하축적영역에 유지시키면 된다. 반대로 비교적 낮은 문턱치전압을 설정하기 위해서는, 예를 들면 메모리 게이트 전극에 고전압을 인가하고, 컨트롤 게이트 전극측을 온상태로 하여 비트선전극 및 소스선 전극을 회로의 접지전위로 하며, 전하축적영역에 유지되어 있는 일렉트론을 메모리 게이트 전극으로 방출시키면 된다. 따라서, 불휘발성 메모리셀에 비교적 낮은 문턱치전압 또는 비교적 높은 문턱치전압을 설정하는 동작은 컨트롤 게이트 제어선과 비트선에 고전압을 인가하지 않고 실현하는 것이 가능하다. 이와 같은 점은, 컨트롤 게이트 전극측의 게이트 내압이 비교적 낮아도 된다는 것을 보증한다.
상기 불휘발성 메모리셀을 가지는 더욱 구체적인 태양의 반도체장치는 상기 컨트롤 게이트 제어선을 구동하는 컨트롤 게이트 드라이버, 상기 메모리 게이트 제어선을 구동하는 메모리 게이트 드라이버, 상기 소스선을 구동하는 소스 드라이버를 가지며, 이때, 상기 컨트롤 게이트 드라이버는 제1 전압을 동작전원으로 하며, 상기 메모리 게이트 드라이버 및 소스 드라이버는 상기 제1 전압보다 높은 전압을 동작전원으로 하면 된다.
상기 메모리 게이트 전극에서 본 불휘발성 메모리셀의 문턱치전압을 높게 할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 소스 드라이버의 동작전원을 제1 전압보다도 높은 제2 전압, 메모리 게이트 드라이버의 동작전원을 제2 전압 이상의 제3 전압으로 하여 비트선 전극측에서 전하축적영역으로 일렉트론을 주입 가능하게 하는 제어회로를 가진다.
상기 제어회로는 상기 메모리 게이트 전극에서 본 불휘발성 메모리셀의 문턱치전압을 낮게 할 때, 상기 메모리 게이트 드라이버의 동작전원을 제3 전압 이상의 제4 전압으로 하여 전하축적영역에서 메모리 게이트 전극으로 일렉트론을 방출시킨다.
상기 제어회로는, 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 소스선 전극을 회로의 접지전위로 한다. 이 판독동작 시의 전류의 방향은 비트선에서 소스선의 방향으로 된다. 또한 그때 메모리 게이트 전극은 접지전위보다도 높은 전압이라도 된다.
또 상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 비트선 전극을 회로의 접지전위로 한다. 이 판독동작 시의 전류의 방향은 상기와는 반대로 소스선에서 비트선의 방향으로 된다. 상기 마찬가지로, 그때 메모리 게이트 전극은 접지전위보다도 높은 전압이라도 된다.
반도체장치는 불휘발성 메모리 단체뿐 아니라, 불휘발성 메모리를 온칩한 마이크로 컴퓨터와 데이터 프로세서 등이라도 된다. 예를 들면 반도체장치는 상기 제1 전압을 동작전원으로서 논리동작을 행하는 논리동작유닛을 가진다.
상기 컨트롤 게이트 드라이버는 어드레스 디코드 신호를 입력하여 동작이 동작이 선택되고, 상기 메모리 게이트 드라이버 및 소스 드라이버는 컨트롤 게이트 드라이버의 출력에 의거하여 동작이 선택되는 것이라도 된다.
상기 불휘발성 메모리셀의 어레이를 사이에 두고 한쪽측에 상기 컨트롤 게이트 드라이버가 배치되고, 다른쪽측에 상기 메모리 게이트 드라이버 및 소스 드라이버가 배치되어도 된다. 고전압을 동작전원으로 하는 드라이버와 상대적으로 낮은전압을 동작전원으로 동작하는 회로를 분리하는 것이 용이하게 된다.
상기 불휘발성 메모리셀의 어레이 내에서 메모리 게이트 제어선은 메모리 게이트 전극과 일체로 형성되며, 폴리실리콘층에 저저항 메탈층이 적층되어 형성되어도 된다. 배선의 저항을 작게 할 수 있다.
상기 메모리 게이트 드라이버 및 소스 드라이버에 의한 칩 점유면적의 저감에 착안하면, 상기 불휘발성 메모리셀의 어레이 내에서, 상기 컨트롤 게이트 제어선과 쌍을 이루는 메모리 게이트 제어선의 복수개 단위로 상기 메모리 게이트 드라이버(22A)를 공유하고, 상기 컨트롤 게이트 제어선과 쌍을 이루는 소스선의 복수개 단위로 상기 소스 드라이버(24)를 공유하는 것이 좋다. 이때, 메모리 게이트 드라이버에 의한 메모리 게이트 제어선의 공유 개수는 소스 드라이버에 의한 소스선의 공유 개수 이하인 것이 바람직하다. 예를 들면, 불휘발성 메모리셀에 대한 기록형식으로서 소스·드레인 사이에 전류를 흘려 메모리 게이트에 고전압을 인가시키는 경우, 기록선택의 메모리셀과의 사이에서 메모리 게이트 제어선을 공유하는 기록 비선택의 불휘발성 메모리셀 중, 기록 선택 메모리셀의 소스·드레인 사이에 전류를 흘리기 위한 소스전위가 소스선을 통해서 부여되어 있으면, 소스·메모리 게이트 사이의 전계는 특별히 크게 되지 않는다. 그 소스전위가 기록 비선택의 낮은 소스전위이면, 기록 선택의 메모리셀과의 사이에서 메모리 게이트 제어선을 공유하는 기록 비선택의 메모리셀에는 그 소스·메모리 게이트 사이에 소거시에 필적하는 큰 전계가 작용될 우려가 있다. 이와 같은 큰 전계는 기록상태의 메모리셀의 문턱치전압을 원치않게 변화시킨다는 디스터브를 생기게 한다. 상기 메모리 게이트 드라이버에 의한 메모리 게이트 제어선의 공유 개수와 소스 드라이버에 의한 소스선의 공유 개수와의 상기 관계는, 그와 같은 디스터브의 우려를 미연에 방지하는데 도움이 된다.
상기 메모리 게이트 드라이버 및 소스 드라이버는 대응하는 복수개의 컨트롤 게이트 제어선에 대한 선택상태의 논리합을 형성하는 논리합 회로의 출력에 의거하여 구동되면 된다. 이때, 상기 논리합 회로의 레이아웃 면적을 작게 하기 위해서는, 상기 논리합 회로의 입력단에 컨트롤 게이트 제어선의 연장부분을 게이트 전극으로서 이용하는 트랜지스터를 이용하면 된다.
판독동작의 고속화라는 관점에서, 판독동작에 대응하여 상기 메모리 게이트 제어선을 상기 제1의 전원전압에 도통시키는 차지 MOS 트랜지스터를 메모리 게이트 제어선의 다른 위치에 복수 설치하면 된다. 메모리 게이트 제어선을 판독동작에 있어 바람직한 레벨로 천이하는 시간을 단축할 수 있다.
또한 메모리셀의 문턱치전압을 미리 정해진 전압분포 내가 되도록 제어하기 위해 기록동작 후에 기록 베리파이 동작 및 소거동작 후에 소거 베리파이 동작을 행해도 된다.
[4] 여기서, 메모리셀의 디바이스 구조의 관점에서 본 발명의 요점을 열거한다. 반드시 모든 요점을 구비할 필요는 없으며, 단독 혹은 여러 조합에서 유효하다. 또한 기록·소거시에 고전압이 인가되는 게이트 전극과, 선택 MOS형 트랜지스터의 게이트 전극을 분리하여 구성하는 점은 본 발명에서 전제 요건이다. (1) 선택 MOS형 트랜지스터의 게이트 절연막 두께를 기록·소거전압을 취급하는 고내압 MOS형 트랜지스터의 그것보다도 얇게 하는 것으로 선택 MOS형 트랜지스터의 Gm을 높게 한다. 또 선택 MOS형 트랜지스터의 게이트 절연막 두께는 가장 얇은 경우로 논리연산부(코어·로직)를 담당하는 MOS형 트랜지스터 혹은 외부와의 신호입출력을 취급하는 I/O용 MOS형 트랜지스터의 게이트 산화막과 같게 설정한다. 또 선택 MOS형 트랜지스터의 게이트 전극을 고속으로 동작하는 코어·로직용 MOS형 트랜지스터로 구동한다. (2) 셀을 구성하는 선택 MOS형 트랜지스터의 확산층은 그 게이트 산화막을 가지는 코어·로직용 혹은 I/O용 MOS형 트랜지스터의 확산층과 공통화하고, 단채널효과를 억제한다. 또 기억유지용 MOS형 트랜지스터의 확산층은 선택 MOS형 트랜지스터의 확산층보다도 높은 접합내압을 갖게 한다. (3) 선택 MOS형 트랜지스터의 문턱치를 정하는 채널 불순물의 p형 농도는 그 트랜지스터의 문턱치가 플러스가 되도록 또 기억유지용 MOS형 트랜지스터의 그것보다도 진하게 설정한다. 또 기억유지용 MOS형 트랜지스터는 소거시의 문턱치가 충분하게 낮게되어 판독전류를 크게 취할 수 있도록, 그 중성 문턱치를 마이너스로 한다. 그 채널 불순물의 p형 농도는 선택 MOS형 트랜지스터의 그것보다도 낮게 설정한다. 혹은 기억유지용 MOS형 트랜지스터의 중성 문턱치를 마이너스로 설정하기 위해, 그 채널의 n형 불순물 농도를 문턱치가 플러스인 선택 MOS형 트랜지스터의 채널의 n형 불순물 농도보다도 높게 한다.
이것에 의해, 반도체 불휘발성 기억장치의 판독속도 개선을 도모할 수 있다. 따라서, 반도체 불휘발성 기억장치를 고속 프로그램 판독에 제공할 수 있다. 본 발명의 기술을 이용한 반도체 집적회로장치를 이용하면, 고성능 정보기기를 저비용로 실현하는 것이 가능하게 된다. 특히, 고속판독이 가능한 1차 저장 기억장치를 조립할 여유가 없는 휴대기기 등에서 유효하다.
본 발명은, 불휘발성 메모리를 가지는 반도체장치, 특히 기억정보의 고속판독기술에 관한 것으로, 예를 들면 플래시 메모리 혹은 온칩으로 플래시 메모리를 가지는 마이크로 컴퓨터 등에 적용하는 유용한 기술에 관한 것이다.
도1은 본 발명에 이용하는 불휘발성 메모리셀의 일예를 나타내는 단면도이다.
도2는 도1의 불휘발성 메모리셀에 대한 특징을 대표적으로 나타낸 설명도이다.
도3은 불휘발성 메모리셀의 소거, 기록상태를 디플리션형, 인핸스먼트형으로 했을 때의 문턱치전압 상태를 예시하는 설명도이다.
도4는 불휘발성 메모리셀의 소거, 기록상태를 모두 인핸스먼트형으로 했을 때의 문턱치전압 상태를 예시하는 설명도이다.
도5는 도2에 나타낸 불휘발성 메모리셀에 관한 최적화 전의 몇가지의 접속태양을 비교예로서 나타낸 설명도이다.
도6은 부유 게이트를 가지는 스택 게이트형의 플래시 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조를 예시하는 설명도이다.
도7은 스플릿 게이트형 플래시 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조를 예시하는 설명도이다.
도8은 1트랜지스터/1메모리셀의 MONOS·스택 게이트형 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조를 예시하는 설명도이다.
도9는 2트랜지스터/1메모리셀의 MONOS형 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조를 예시하는 설명도이다.
도10은 도2의 불휘발성 메모리셀의 기록동작에 착안했을 때의 디바이스 단면을 나타내는 단면도이다.
도11은 기억유지용의 MONOS와 선택용의 MOS 트랜지스터의 직렬회로로 구성되는 불휘발성 메모리셀의 구조에 도10의 기록전압상태와 유사한 전압인가상태를 부여했을 때의 형태를 나타내는 단면도이다.
도12는 도1의 불휘발성 메모리셀의 평면적인 구성을 예시하는 평면도이다.
도13은 도6 및 도8의 불휘발성 메모리셀의 평면적인 구성을 예시하는 평면도이다.
도14는 도7의 불휘발성 메모리셀의 평면적인 구성을 예시하는 평면도이다.
도15는 도9의 불휘발성 메모리셀의 평면적인 구성을 예시하는 평면도이다.
도16은 도1의 불휘발성 메모리셀을 채용한 메모리셀 어레이의 일예를 나타내는 회로도이다.
도17은 ZMOS를 CMOS 트랜스퍼 게이트로 구성한 메모리셀 어레이의 일예를 나타내는 회로도이다.
도18은 부 비트선 디스챠지 트랜지스터를 채용한 메모리셀 어레이의 일예를 나타내는 회로도이다.
도19는 도1의 불휘발성 메모리셀을 채용한 메모리셀 어레이에 대한 드라이버의 배치를 예시하는 회로도이다.
도20은 메모리셀 어레이의 일예를 나타내는 회로도이다.
도21은 메모리셀 어레이의 다른예를 나타내는 회로도이다.
도22는 메모리셀 어레이의 또 다른예를 나타내는 회로도이다.
도23은 불휘발성 메모리셀의 판독동작에서 전류의 방향을 소스선에서 비트선 방향으로 할 때의 동작 타이밍을 예시하는 타이밍 차트이다.
도24는 불휘발성 메모리셀을 채용한 불휘발성 메모리셀을 온칩으로 구비하는 마이크로 컴퓨터의 블록도이다.
도25는 플래시 메모리 모듈의 상세한 일예를 나타내는 블록도이다.
도26은 불휘발성 메모리셀에 대한 순방향 판독동작형태를 예시하는 회로도이다.
도27은 도26의 순방향 판독동작에서 주된 신호형태를 예시하는 타이밍 차트이다.
도28은 불휘발성 메모리셀에 대한 역방향 판독동작형태를 예시하는 회로도이다.
도29는 도28의 역방향 판독동작으로서 센스앰프의 입력측의 주 비트선을 프리차지한 후 판독동작을 개시할 때의 주된 신호파형을 예시하는 타이밍 차트이다.
도30은 도28의 역방향 판독동작으로서 센스앰프의 입력측의 주 비트선을 프리차지하지 않고 판독동작을 개시할 때의 주된 신호파형을 예시하는 타이밍 차트이다.
도31은 불휘발성 메모리셀에 대한 다른 기록전압조건 등을 예시하는 설명도이다.
도32는 불휘발성 메모리셀을 채용한 메모리셀 어레이와 드라이버 배치의 다른 예를 나타내는 회로도이다.
도33은 도19와 같이 메모리 게이트 제어선을 컨트롤 게이트 제어선의 선택에 따라서 개별적으로 드라이버로 구동하는 회로형식을 예시하는 회로도이다.
도34는 도32에 따른 메모리 게이트 제어선의 구동형식을 주로 나타내는 회로도이다.
도35는 허용되는 디스터브 상태에서 메모리셀의 전압인가상태를 상술하는 설명도이다.
도36은 메모리 게이트 제어선의 구동형태로서 컨트롤 게이트 제어선의 배선을 요하는 구성을 예시하는 회로도이다.
도37은 논리회로의 구체적인 구성을 예시하는 회로도이다.
도38은 노어 게이트의 레이아웃 구성을 예시하는 평면도이다.
도39는 소스선 연결 MOS 트랜지스터의 채용 가부(可否)에 따른 효과의 상위를 예시하는 설명도이다.
도40은 본 발명에 의한 제1의 실시형태에 관한 메모리셀의 단면도이다.
도41은 본 발명에 의한 제1 실시형태에 관한 메모리셀의 동작과 인가전압의 설명도이다.
도42는 본 발명에 의한 제1 실시형태에 관한 메모리셀에 다른 MOS 트랜지스터를 혼재한 상태를 나타낸 단면도이다.
도43은 본 발명에 의한 제2 실시형태에 관한 메모리셀의 단면도이다.
도44는 본 발명에 의한 제2 실시형태에 관한 메모리셀의 동작과 인가전압의설명도이다.
도45는 본 발명에 의한 제2 실시형태에 관한 메모리셀의 변형예의 단면도이다.
도46은 본 발명에 의한 제2 실시형태에 관한 메모리셀에서 채널 농도의 차이를 나타낸 단면도이다.
도47은 본 발명에 의한 제3 실시형태에 관한 메모리셀의 단면도이다.
도48은 본 발명에 의한 제4 실시형태에 관한 메모리셀의 단면도이다.
도49는 본 발명에 의한 제5 실시형태에 관한 메모리셀의 단면도이다.
도50은 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체집적회로를 제조하는 프로세스에서의 제1 단면도이다.
도51은 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제2 단면도이다.
도52는 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제3 단면도이다.
도53은 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제4 단면도이다.
도54는 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제5 단면도이다.
도55는 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제6 단면도이다.
도56은 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제7 단면도이다.
도57은 본 발명에 의한 메모리셀에 다른 MOS형 트랜지스터를 혼재한 반도체 집적회로를 제조하는 프로세스에서의 제8 단면도이다.
도58은 본 발명에 의한 메모리셀을 적용한 메모리 어레이의 구성을 예시하는 회로도이다.
도59는 본 발명에 의한 제6 실시형태에 관한 메모리셀의 단면도이다.
도60은 본 발명에 의한 제6 실시형태의 메모리셀을 제조하는 프로세스에서의 제1 단면도이다.
도61은 본 발명에 의한 제6 실시형태의 메모리셀을 제조하는 프로세스에서의 제2 단면도이다.
도62는 본 발명에 의한 제6 실시형태의 메모리셀을 제조하는 프로세스에서의 제3 단면도이다.
도63은 본 발명에 의한 제7 실시형태에 관한 메모리셀의 단면도이다.
(발명을 실시하기 위한 최선의 형태)
도1에는 불휘발성 메모리셀(이하, 단순히 메모리셀이라고 한다)의 일예를 나타낸다. 불휘발성 메모리셀(1)은 실리콘 기판 위에 설치된 p형 웰영역(2)에 정보기억에 이용하는 MOS형의 제1 트랜지스터부(3)와, 상기 제1 트랜지스터부(3)를 선택하는 MOS형의 제2 트랜지스터부(4)(선택 MOS 트랜지스터부)를 가지고 이루어진다.제1 트랜지스터부(3)는 소스선에 접속하는 소스선 전극이 되는 n형 확산층(n형 불순물영역)(10), 전하축적영역(예를 들면 실리콘 질화막)(11), 전하축적영역(11)의 앞뒤에 배치된 절연막(예를 들면 산화실리콘막)(12, 13), 기록·소거시에 고전압을 인가하기 위한 메모리 게이트 전극(예를 들면 n형 폴리실리콘층)(14) 및 메모리 게이트 전극 보호용의 산화막(예를 들면 산화실리콘막)(15)을 가진다. 상기 절연막(12)은 막두께가 5㎚, 전하축적영역(11)은 막두께가 10㎚(산화실리콘막으로 환산), 상기 산화막(13)은 막두께가 3㎚가 된다. 상기 제2 트랜지스터부(4)는 비트선에 접속하는 비트선 전극이 되는 n형 확산층(n형 불순물영역)(16), 게이트 절연막(예를 들면 산화실리콘막)(17), 컨트롤 게이트 전극(예를 들면 n형 폴리실리콘층)(18), 상기 컨트롤 게이트 전극(18)과 메모리 게이트 전극(14)을 절연하는 절연막(예를 들면 산화실리콘막)(9)을 가진다.
상기 제1 트랜지스터부(3)의 전하축적영역(11)과 그 앞뒤에 배치된 절연막(12) 및 절연막(13)(합쳐 메모리 게이트 절연막(11, 12, 13)이라 한다)과의 막두께의 총합을 tm, 컨트롤 게이트 전극(18)의 게이트 절연막(17)의 막두께를 tc, 컨트롤 게이트 전극(18)과 전하축적영역(11)과의 사이의 절연막의 막두께를 ti라 하면, tc<tm≤ti의 관계가 실현되어 있다. 게이트 절연막(17)과 메모리 게이트 절연막(11, 12, 13)과의 치수 차이로부터, 제2 트랜지스터부(4)의 게이트 절연내압은 제1 트랜지스터부(3)의 게이트 절연내압보다도 낮게 된다. 도12에는 도1의 불휘발성 메모리셀(1)의 평면적인 구성이 예시된다.
또한, 확산층(16)의 부분에 기재된 드레인(drain)이라는 단어는 데이터 판독동작에서 해당 확산층(16)이 트랜지스터의 드레인 전극으로서 기능하고, 확산층(10)의 부분에 기재된 소스(source)라는 단어는 데이터 판독동작에서 해당 확산층(10)이 트랜지스터의 소스전극으로서 기능하는 것을 의미한다. 소거·기록동작에서는 드레인 전극, 소스 전극의 기능은 드레인(drain), 소스(source)의 표기에 대해 교체하는 경우가 있다.
도2에는 도1의 불휘발성 메모리셀에 대한 특징이 대표적으로 나타나 있다. 도2에는 계층형 비트선 구조에서 불휘발성 메모리셀(1)의 접속형태가 예시된다. 상기 확산층(16)은 부 비트선(BL)(이하 단순히 비트선(BL)이라 한다)에, 확산층(10)은 소스선(SL)에, 메모리 게이트 전극(14)은 메모리 게이트 제어선(ML)에, 컨트롤 게이트 전극(18)은 컨트롤 게이트 제어선(CL)에 접속된다. 부 비트선(BL)은 n채널형의 스위치 MOS 트랜지스터(ZMON)(19)를 통해서 주 비트선(글로벌 비트선이라 한다)(GL)에 접속된다. 특히 도시는 하지 않지만, 부 비트선(BL)에는 복수개의 불휘발성 메모리셀(1)이 접속되며, 1개의 주 비트선(GL)에는 각각 상기 ZMOS(19)를 통해서 복수개의 비트선(BL)이 접속된다.
도2에서는 상기 컨트롤 게이트 제어선(CL)을 구동하는 제1 드라이버(워드 드라이버)(21), 메모리 게이트 제어선(ML)을 구동하는 제2 드라이버(22), 상기 ZMOS(19)를 스위치 구동하는 제3 드라이버(Z 드라이버)(23), 상기 소스선(SL)을 구동하는 제4 드라이버(24)가 대표적으로 도시되어 있다. 상기 드라이버(22, 24)는 게이트 절연내압이 고내압인 MOS 트랜지스터를 이용한 고내압 MOS 드라이버에 의해 구성된다. 드라이버(21, 23)는 게이트 절연내압이 비교적 낮은 MOS 트랜지스터를이용한 드라이버에 의해 구성된다.
불휘발성 메모리셀(1)의 제1 트랜지스터부(3)에 비교적 높은 문턱치전압을 설정하는 기록동작에서는, 예를 들면 메모리 게이트 전압(Vmg) 및 소스선 전압(Vs)을 고전압으로 하고, 제어 게이트 전압(Vcg)에 1.8V를 가하고, 기록 선택 비트선을 0V(회로의 접지전위), 기록 비선택 비트선을 1.8V로 하여, 기록 선택 비트선의 제2 트랜지스터부(4)를 온동작시켜 확산층(10)에서 확산층(16)으로 전류를 흘린다. 이 전류에 의해, 컨트롤 게이트 전극(18) 측의 전하축적영역(11) 근방에서 발생한 핫 일렉트론을 전하축적영역(11)에 유지시키면 된다. 기록전류를 수 마이크로·암페어~수십 마이크로·암페어 정도의 정전류로 기록하는 경우, 기록 선택 비트선 전위는 접지전위에 한정하지 않고, 예를 들면 0.8V 정도 인가하여 채널전류를 흘리면 된다. 기록동작에 있어서는, n채널형의 메모리셀에 있어서 확산층(10)이 드레인으로서 기능하고, 확산층(16)이 소스로서 기능한다. 이 기록형식은 핫 일렉트론의 소스 사이드 인젝션이 된다.
제1 트랜지스터부(3)에 비교적 낮은 문턱치전압을 설정하는 소거동작에서는, 예를 들면 메모리 게이트 전압(Vmg)에 고전압을 인가하고, 전하축적영역(11)에 유지되어 있는 일렉트론을 메모리 게이트 전극(14)으로 방출시킨다. 이때, 확산층(10)을 회로의 접지전위로 한다. 이때, 제2 트랜지스터부(4)를 온상태로 해도 된다.
제1 트랜지스터부(3)에 대한 상기 기록·소거동작으로부터 명백한 바와 같이, 컨트롤 게이트 제어선(CL)과 비트선(BL)에 고전압을 인가하지 않고 실현하는것이 가능하다. 이와 같은 점은, 제2 트랜지스터부(4)의 게이트 내압이 비교적 낮아도 되는 것을 보증한다. ZMOS(19)도 고내압인 것을 필요로 하지 않는다.
특히 제한되지 않지만, 도3에 예시되는 바와 같이 문턱치전압이 낮게 된 소거상태의 제1 트랜지스터부(3)는 디플리션형이 되며, 문턱치전압이 높게 된 기록상태의 제1 트랜지스터부(3)는 인핸스먼트형이 된다. 도3의 소거·기록상태에서, 판독동작 시의 메모리 게이트 전극(14)은 회로의 접지전압으로 하면 된다. 또한 판독동작을 고속화하는 경우는 메모리 게이트 전극(14)에 예를 들면 전원전압(Vdd)을 인가해도 된다. 이것에 대해, 도4와 같이 소거 및 기록의 쌍방의 상태를 인핸스먼트형으로 하는 경우에는 판독동작 시에서의 메모리 게이트 전극(14)은 예를 들면 전원전압(Vdd)을 인가한다. 도3 및 도4의 문턱치 상태도 본 발명의 경우, 정보기억에 이용하는 MOS형의 제1 트랜지스터부(3)에 대해 제1 트랜지스터부(3)를 선택하는 MOS형의 제2 트랜지스터부(4)를 가지므로 기록 및 소거의 베리파이(검증)동작은 필요가 없다. 기록동작 및 소거동작에 의한 메모리셀에의 스트레스 완화가 필요한 경우, 예를 들면 기록 회수를 많게 하는 경우 등에서는, 베리파이 동작을 행하는 것은 방해되지 않는다.
도3의 문턱치 상태에서 도2의 불휘발성 메모리셀(1)에 대한 판독동작에서는 소스선 전압(Vs), 메모리 게이트 전압(Vmg)을 0V로 하고, 판독 선택해야 할 메모리셀의 컨트롤 게이트 전압(Vcg)을 1.8V의 선택레벨로 하면 된다. 제2 트랜지스터부(4)가 온상태로 되었을 때, 제1 트랜지스터부(3)의 문턱치 전압상태에 따라 전류가 흐르는지 여부에 따라서 비트선(BL)으로 기억정보가 판독된다. 제2 트랜지스터부(4)는 제1 트랜지스터부(3)보다도 게이트 산화막 두께가 얇고, 또 게이트 내압도 작기 때문에 기억유지용의 MOS 트랜지스터와 선택용의 MOS 트랜지스터의 쌍방을 고내압으로 형성하는 경우에 비교하여 불휘발성 메모리셀(1) 전체의 전류공급능력을 상대적으로 크게 할 수 있으며, 데이터 판독속도를 고속화할 수 있다.
불휘발성 메모리셀(1)에 대한 판독동작에서는 전류의 방향을 상기 순방향과는 반대방향(역방향)으로 하는 것이 가능하다. 예를 들면 도23에 예시되는 바와 같이, 소스선 전압(Vs)을 1.8V, 비트선 전압(Vd)를 0V로 한다. 판독 선택 메모리셀에 대해서는 도23의 시각 t0에서 컨트롤 게이트 전압(Vcg)이 선택레벨(1.8V)로 된다. 이 예의 경우에는 메모리셀은 소거상태이므로 저문턱치 전압인 것으로 하기 때문에, 비트선 전압(Vd)은 상승한다. 이 전압변화가 도시를 생략하는 센스앰프에서 검출된다.
도26에는 불휘발성 메모리셀(1)에 대한 순방향 판독동작형태가 회로도에서 예시된다. Iread는 판독전류의 방향을 나타낸다. 도27에는 그때의 주된 신호파형이 예시된다. 도28에는 불휘발성 메모리셀(1)에 대한 역방향 판독동작형태가 회로도에서 예시된다. 도29 및 도30에는 그때의 주된 신호파형이 예시된다. 도29는 센스앰프의 입력측의 GL을 프리차지한 후 판독동작을 개시하는 경우, 도30은 센스앰프의 입력측의 GL을 프리차지하지 않고 판독동작을 개시하는 경우를 나타낸다. 제26 및 도28의 센스앰프는 차동입력형이라도 된다. 이 경우 센스앰프의 리퍼런스(reference) 입력은 도27, 도29, 도30의 데이터 입력측의 메모리 Vth의 고전압측과 저전압측과의 사이의 전압이다.
도5에는 도2에 나타낸 불휘발성 메모리셀(2)에 관한 최적화 전의 몇가지의 접속태양이 비교예로서 예시된다. 본 발명에 대해서 비교예1은 기록전류의 방향(Iprog)을 본 발명과는 반대로 한 태양을 나타낸다. 이 경우, 부 비트선(BL)에 기록 고전압(6V)을 인가하지 않으면 안되므로, ZMOS를 고내압 MOS 트랜지스터로 하고, Z드라이버를 고내압 MOS 트라이버로 하는 것이 필요하게 되며, 계층형 비트선 구조에서는 본 발명의 형태에 비교하여 기억정보에 판독동작이 느려진다.
비교예2는 제1 트랜지스터부(3)를 부 비트선(BL)에, 제2 트랜지스터부(4)를 소스선(SL)에 접속하고, 기록전류를 소스선(SL)측에서 부 비트선(BL)측으로 흐르는 구성으로 되어 있다. 이 경우에는 소스선(SL)측에 기록 고전압을 인가하기 때문에 제2 트랜지스터부(4)를 고내압 구조로 하고, 워드 드라이버를 고내압 MOS 드라이버로 하는 것이 필요하게 되어, 이 점에서 판독동작의 고속화에 부적합하다.
비교예3은 제1 트랜지스터부(3)를 비트선(BL)에, 제2 트랜지스터부(4)를 소스선(SL)에 접속하고, 기록전류를 비트선(BL)측에서 소스선(SL)측으로 흐르는 구성으로 되어 있다. 이 경우도 비교예1과 마찬가지로 ZMOS 및 Z드라이버를 고내압 MOS 트랜지스터로 하는 것이 필요하게 되어, 이 점에서 판독동작의 고속화에 부적합하다.
도5에서, 불휘발성 메모리셀(1)의 판독동작을 고속화하기 위해서는, 제1 트랜지스터부(3)를 소스선(SL)에, 제2 트랜지스터부(4)를 비트선(BL)에 접속하고, 기록전류의 방향을 소스선(SL)측에서 비트선(BL)측으로 하는 것이 최적 조건이 된다.
도6 내지 도9에는 도2의 불휘발성 메모리셀과 다른 불휘발성 메모리셀을 비교예로 하여 예시한다. 도6은 부유 게이트를 가지는 스택 게이트형의 플래시 메모리셀에 관한 디비이스 단면, 동작전압 및 계층형 비트선 구조가 예시된다. 도7은 스플릿 게이트형 플래시 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조가 예시된다. 도8은 1Tr(트랜지스터)/1MC(메모리셀)의 MONOS(멘탈·옥사이드·질화막(나이트라이드)·옥사이드·세미콘덕터)·스택 게이트형 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조가 예시된다. 도9는 2Tr/1MC의 MONOS형 메모리셀에 관한 디바이스 단면, 동작전압 및 계층형 비트선 구조가 예시된다. 도6 및 도8의 불휘발성 메모리셀의 평면적인 구성은 도13에 예시되며, 도7의 불휘발성 메모리셀의 평면적인 구성은 도14에 예시되고, 도9의 불휘발성 메모리셀의 평면적인 구성은 도15에 예시된다.
스택 게이트형, 스플릿 게이트형, MONOS형에서는, 기록,소거의 동작시에 비트선 전압(Vd) 혹은 컨트롤 게이트 전압(Vcg)에 고전압을 인가할 필요가 있다. 따라서, 컨트롤 게이트 전극을 구동하는 워드 드라이버를 구성하는 MOS 트랜지스터, 메모리셀의 컨트롤 게이트 전극 바로 아래의 MOS형 트랜지스터부, 드레인과 접속하는 ZMOS 및 ZMOS를 구동하는 Z드라이버를 구성하는 MOS 트랜지스터는 필요에 따라 고전압이 인가되므로 후막의 고내압 MOS 트랜지스터를 이용하여 구성된다. 이들 후막의 고내압 MOS 트랜지스터는 판독 경로중에 포함되어 있으며, 판독속도를 율속(律束)시킨다. 따라서, 그들 불휘발성 메모리셀을 이용해서는 고속 판독동작은 곤란하다.
도6에 나타내는 스택 게이트형의 불휘발성 메모리셀에서의 소거동작은 F-N터널로 전자를 축적하고 있는 부유 게이트(FG)에서 기판으로 전자를 인출하는 동작이 되며, 기록동작은 핫 일렉트론에 의한 전자를 부유 게이트(FG)에 축적하는 동작이 된다. 도7에 나타내는 스플릿 게이트형의 불휘발성 메모리셀에서의 소거동작은 F-N터널로 전자를 축적하고 있는 부유 게이트(FG)에서 제어 게이트로 전자를 인출하는 동작이 되며, 기록동작은 제어 게이트 끝에서 발생한 핫 일렉트론을 소스 사이드 주입으로 부유 게이트(FG)에 축적하는 동작이 된다. 도8에 나타내는 1Tr/1셀의 MONOS형의 불휘발성 메모리셀에서의 소거동작은 F-N터널로 전자를 축적하고 있는 전하축적층(ONO)의 질화막(N)에서 제어 게이트로 전자를 인출하는 동작이 되며, 기록동작은 소스단자에 전압을 인가하여(트랜지스터 레벨에서는 소스와 드레인을 교체하여) 핫 일렉트론을 전하축적영역(ONO)의 질화막(N)에 축적하는 동작이 된다. 도9에 나타내는 2Tr/1셀의 MONOS형의 불휘발성 메모리셀에서의 소거동작은 메모리 게이트에 마이너스의 전압을 인가함으로써 전자를 축적하고 있는 전하축적층(ONO)의 질화막(N)에서 기판으로 F-N터널로 전자를 인출하는 동작이 되며, 기록동작은 메모리 게이트 바로 아래의 채널의 전위에 의해 F-N터널로 전자를 전하축적층(ONO)의 질화막(N)에 축적하는 동작이 된다.
도6 내지 도9의 비교예로 든 스택 게이트형, 스플릿 게이트형, MONOS형 중 어느 것이나 기억정보의 판독경로에 고내압 MOS 트랜지스터가 개재되어 판독동작의 고속화에는 한계가 있는 것이 명백하다.
도10에는 도2의 불휘발성 메모리셀의 기록동작에 착안했을 때의 디바이스 단면이 나타나 있다. 도면의 기록전압 상태에서는 전하축적영역(11) 바로 아래의 컨트롤 게이트 전극(18) 부근까지 6V의 채널이 형성되며, 이것에 대해 컨트롤 게이트 전극(18) 바로 아래의 채널은 0V이며, 이것에 의해 축적전하영역(11)의 메모리 게이트 전극(18)측 바로 아래에서 급격한 전계(급전계)가 형성되어 소스-드레인 사이의 채널을 흐르는 전류를 제어할 수 있다. 이 급전계에 의해 핫 일렉트론이 생성되며, 전하축적영역(11)에 축적된다. 컨트롤 게이트 전극(18) 바로 아래의 채널은 0V이므로 컨트롤 게이트 전극(18)의 절연막(17)은 고내압을 필요치 않는 논리회로 등의 대다수의 MOS 트랜지스터와 동일한 또는 같은 정도의 박막화가 보증된다. 전류를 낮추는 경우에는, 컨트롤 게이트 전극(18) 바로 아래의 채널은 0.8V 정도이다.
기록동작에서 컨트롤 게이트 전극(18) 바로 아래의 채널이 6V로 되지 않는 것은, 웰영역(2)에 형성되는 상기 비트선 전극(16)과 소스선 전극(10)과의 사이에 고농도 불순물 영역 예를 들면 확산층이 형성되어 있지 않기 때문이다. 도11에 예시되는 바와 같이, 기억유지용의 MONOS와 선택용의 MOS 트랜지스터의 직렬회로로 구성되는 불휘발성 메모리셀(도9의 MONOS에 상당)의 구조를 일예로 하면, 쌍방의 트랜지스터의 직렬 접속노드가 쌍방에 공통의 확산영역(소스·드레인 영역)(30)으로 되어 있다. 상기 쌍방의 트랜지스터에 공통의 확산영역(30)이 개재하면, 기록시의 고전압이 MONOS에 인가되어 채널이 형성되면, MONOS측의 고전압이 그 채널에서 상기 쌍방의 트랜지스터에 공통의 확산영역(30)을 통해서 선택 MOS 트랜지스터에 인가된다. 도10의 기록전압 상태와 유사한 전압인가 상태를 나타내는 도11에 있어서, 컨트롤 게이트 전극(31)과 메모리 게이트 전극(32)과의 사이에 있는 확산층(30)에는 5V에 가까운 전압이 걸리며, 핫 일렉트론은 드레인 끝에서 발생하여 전하축적층(33)에 취입된다. 컨트롤 게이트 전극(31)의 절연막은 컨트롤 게이트 전극(31)과 메모리 게이트 전극(32) 사이의 확산층(30)이 5V로 되기 때문에, 고내압 MOS의 절연막의 막두께로 하는 것이 필요하게 되어 고속화 판독동작은 되지 않는다. 도9의 경우도 그와 같이, MONOS형 메모리셀의 경우에는 선택 MOS 트랜지스터는 고내압인 것이 필수로 된다.
도16에는 상기 불휘발성 메모리셀(1)을 채용한 메모리셀 어레이의 일예가 나타나 있다. 불휘발성 메모리셀(1)은 1024행×2048열로 매트릭스 배치되고, 16행×2048열 단위로 소스선(SL)을 공유한다. 부 비트선(BL)에는 1열 64개의 불휘발성 메모리셀이 접속되고, 각각 p채널의 ZMOS(19p)를 통해서 주 비트선(GL)에 접속된다. ZMOS(19p)로서 p채널형 MOS 트랜지스터를 채용하면, 전파신호레벨은 ZMOS(19p)의 전후에서 문턱치전압만큼 내려가는 일은 없다. 따라서, 비트선(BL)에의 판독신호레벨의 저전압화에 양호하게 대처할 수 있다.
단, 불휘발성 메모리셀(1)의 기록 또는 소거를 행할 때, 비트선(BL)을 회로의 접지전위(0V)로 하려고 해도, 그 p채널형의 ZMOS(19p)의 문턱치전압보다도 낮은 레벨로는 되지 않는다. 이것을 해소하기 위해서는, 도17에 예시되는 바와 같이 p채널형 ZMOS(19p)와 n채널형 ZMOS(19n)를 병렬 접속한 CMOS 트랜스퍼 게이트를 채용하면 된다. 상기 CMOS 트랜스퍼 게이트를 구성하는 ZMOS(19p, 19n)는 어드레스 디코더의 디코드 신호에 의해 스위치 제어된다. 40에서 나타내는 논리는 어드레스 디코더의 최종 디코드 출력단을 의미한다.
도18에는 상기 불휘발성 메모리셀(1)을 채용한 메모리셀 어레이의 다른 예가나타나 있다. 동 도면에 나타내는 예는, p채널형의 ZMOS(19p)와 상보적으로 스위치 동작되는 n채널형 디스챠지 MOS 트랜지스터(20n)를 대응하는 부 비트선(BL)에 설치하고 있다. 이것에 의해, 부 비트선(LB)이 ZMOS(19p)를 통해서 선택되었을 때, 부 비트선(LB)은 디스챠지 MOS 트랜지스터(20n)에 의해 완전하게 디스챠지되어 있기 때문에, 판독개시 전에 프리차지된 주 비트선(GL)의 레벨이 원치않게 변동하는 사태를 방지할 수 있으며, 차동센스앰프 등에 의한 판독신호의 센스동작을 안정화할 수 있고, 판독동작의 고속화에 기여할 수 있다. 상기 ZMOS(19p) 및 디스챠지 MOS 트랜지스터(20n)는 어드레스 디코더의 디코드 신호에 의해 스위치 제어된다. 41에서 나타내는 논리는 어드레스 디코더의 최종 디코드 출력단을 의미한다.
도19에는 상기 불휘발성 메모리셀(1)을 채용한 메모리셀 어레이에 대한 드라이버의 배치가 예시된다. 메모리셀 어레이(50, 50)는, 예를 들면 도16에서 설명한 구성을 구비한다. 2개의 상기 메모리셀 어레이(50, 50)를 사이에 두고 한쪽측에 상기 제1 드라이버(21) 및 제3 드라이버(23)가 배치되고, 다른쪽측에 상기 제2 드라이버(22) 및 제4 드라이버(24)가 배치된다. 상기 제1 드라이버(21) 및 제3 드라이버(23)는 어드레스 디코드신호(51)를 입력하여 동작이 선택된다. 상기 제2 드라이버(22) 및 제4 드라이버(24)는 제1 드라이버(21)의 출력신호(52)를 입력하여 동작이 선택된다. 이것에 의해, 고전압을 동작전원으로 하는 드라이버와 상대적으로 낮은 전압을 동작전원으로 동작하는 회로를 좌우로 분리하는 것이 가능하게 된다.
또한 도19의 구성에서는 기록동작을 컨트롤 게이트 즉 메모리 게이트 단위로 행하는 것이 가능하다. 이때, 소스선은 16행만큼의 메모리셀을 단위로 공통화되어있으며, 16개의 컨트롤 게이트 제어선(52)의 논리합 신호를 이용하여 소스선을 구동 제어하도록 되어 있다. Prog는 기록동작 제어신호이다.
상기 메모리 어레이(50, 50) 내에서 메모리 게이트 제어선(ML)은 메모리 게이트 전극과 일체로 형성되며, 폴리실리콘층(MGps)에 저저항 메탈층(MGmt)을 적층하여 구성된다. 폴리실리콘층(MGps)과 저저항 메탈층(MGmt)은 적절한 개소에서 콘택트가 정해져 있다. 컨트롤 게이트 제어선(CL)도 컨트롤 게이트 전극과 일체로, 폴리실리콘(CGps)에 저저항 메탈층(CGmt)을 척층하여 구성된다. 폴리실리콘층(CGps)과 저저항 메탈층(CGmt)도 적절한 위치에서 콘택트가 정해져 있다. 상기 저저항 메탈층에서 폴리실리콘 배선을 배접하는 션트(shunt)구조를 채용하는 것에 의해 배선저항을 작게 할 수 있다.
판독동작에 응답하여 상기 메모리 게이트 제어선(ML)을 회로의 접지전위(Vss)(0V)에 도통시키는 디스챠지 MOS 트랜지스터(53)를 각 메모리 게이트 제어선(ML)의 다른 위치에 설치하고 있다. 메모리 게이트 제어선(ML)의 기생용량과 배선저항 등에 의한 비교적 큰 지연성분이 있어서도, 판독동작을 위해 메모리 게이트 제어선(ML)을 0V로 신속하게 디스챠지할 수 있으며, 판독동작 가능상태로 신속하게 천이하는 것이 가능하게 된다.
도16 내지 도19에서 설명한 메모리셀 어레이(50)의 구성에 있어서, 기록단위는 바이트(8비트) 기록이 가능하며, 또 전술한 바와 같이 소스 사이드 인젝션이므로 기록전류가 통상의 핫 일렉트론에 비교하여 적기 때문에 128바이트 등의 컨트롤 게이트 제어선(워드선) 단위로의 기록도 가능하다. 소거단위는 기본적으로 워드선단위이지만, 도16에 예시되는 소스선(SL)을 공통으로 하는 단위라도 좋으며, 또 복수의 소스선(SL)의 단위를 정리하여 일괄적으로 행해도 된다.
또한 워드선 방향의 결함구제를 고려한 경우는, 결함구제의 단위는 적어도 소스선(SL)을 공통으로 하는 단위가 된다. 특히 도시는 하지 않지만, 결함구제를 위해서는, 결함부분과 치환되는 구제용의 메모리 어레이, 구제해야 할 어드레스를 불휘발성 메모리 등에 의해 기억하는 구제 어드레스 프로그램회로, 구제 어드레스 프로그램회로에 기억된 어드레스와 액세스 어드레스를 비교하는 어드레스 컴퍼레이터(comparator) 및 구제용 선택회로가 설치되어 있다. 상기 구제용 선택회로는 상기 어드레스 컴퍼레이터에 의한 비교결과가 일치할 때, 액세스 어드레스에 의한 액세스를 금지하고, 이것 대신에 일치에 관한 구제용의 어드레스를 이용하여 상기 구제용 메모리 어레이를 동작시킨다.
도20 내지 도22에는 본 발명에 관한 불휘발성 메모리셀(1)의 다른 단면구조를 나타낸다. 도20에 예시되는 바와 같이, 컨트롤 게이트 전극(18)의 위쪽에 전하축적영역(11) 및 메모리 게이트 전극(14)을 배치해도 된다. 또 도21과 같이, 컨트롤 게이트 전극(18) 근처에 전하축적영역(11) 및 메모리 게이트 전극(14)을 배치하고, 메모리 게이트 전극(14)을 사이드 월 게이트로서 형성해도 된다. 혹은 도22와 같이 컨트롤 게이트 전극(18)을 사이드 월 게이트로서 형성해도 된다.
특히 도시는 하지 않지만, 상기 전하축적영역(11)에는 상기 실리콘 질화막(실리콘 나이트라이드막)과 같은 절연막으로 덮여진 전하 트랩성 절연막을 채용하는 것에 한정되지 않고, 절연막으로 덮여진 도전성 부유 게이트 전극(예를 들면 폴리실리콘 전극) 또는 절연막으로 덮여진 도전성 미립자층 등을 채용해도 된다. 도전성 미립자층은 예를 들면 폴리실리콘을 도트형상으로 하는 나노도트에 의해 구성할 수 있다.
도24에는, 이상 설명한 불휘발성 메모리셀을 채용한 불휘발성 메모리를 온칩으로 구비하는 반도체장치, 예를 들면 마이크로 컴퓨터의 전체적인 구성이 나타나 있다. 마이크로 컴퓨터(60)는, 특히 제한되지 않지만, 단결정 실리콘과 같은 1개의 반도체기판(반도체칩)에, CMOS 집적회로 제조기술에 의해 형성된다. 이 마이크로 컴퓨터(60)는 CPU(중앙연산처리)(61), 불휘발성 메모리로서의 RAM(62), 불휘발성 메모리로서의 플래시 메모리 모듈(63), 플래시 메모리 컨트롤러(64), 버스 스테이트 컨트롤러(65), 입출력 포트회로 등의 입출력회로(I/O)(66) 및 그 이외의 주변회로(67)를 구비하고, 그들 회로모듈은 내부버스(68)에 접속된다. 내부버스(68)는 어드레스, 데이터 및 제어신호의 각 신호선을 구비한다. CPU(61)는 명령제어부와 실행부를 구비하고, 페치(fetch)한 명령을 해독하고, 해독결과에 따라 연산처리를 행한다. 플래시 메모리 모듈(63)은 CPU(61)의 동작 프로그램과 데이터를 저장한다. RAM(62)은 CPU(61)의 워드영역 혹은 데이터의 일시 기억영역이 된다. 플래시 메모리 모듈(63)의 동작은 CPU(61)가 플래시 컨트롤러(64)에 설정한 제어 데이터에 의거하여 제어된다. 버스 스테이트 컨트롤러(65)는 내부버스(68)를 통해서 액세스, 외부 버스 액세스에 대한 액세스 사이클수, 웨이스트(waist) 스테이트 삽입, 버스폭 등의 제어를 행한다.
도24에서 2점 쇄선으로 둘러싸인 영역(69)의 회로는 비교적 게이트 산화막이얇은 MOS 트랜지스터에 의해 구성되는 회로부분을 의미한다. 영역(69) 밖의 회로는 비교적 게이트 산화막이 두꺼운 고내압 MOS 트랜지스터에 의해 구성되는 회로부분이 된다. 예를 들면 플래시 메모리 모듈(63)에서 고내압 드라이버(22, 24) 등이 형성되는 영역이 된다.
도25에는 플래시 메모리 모듈의 상세한 일예가 나타나 있다. 메모리셀 어레이(70)는 도16 및 도19 등에서 설명한 구성을 가진다. 드라이버 회로(71)는 상기 드라이버(23, 21) 등을 구비한 회로블로이며, X어드레스 디코더(XDCR)(73)로부터 공급되는 어드레스 코드신호에 따라 출력동작되어야 할 드라이버가 선택된다. 드라이버 회로(72)는 상기 드라이버(22, 24) 등을 구비하고, 컨트롤 게이트 제어선(CL) 상태 등에 따라 출력동작되어야 할 드라이버가 선택된다. 글로벌 비트선(GL)에는 센스앰프회로 및 기록제어회로(78)가 접속된다. 센스앰프회로(78)는 글로벌 비트선(GL)으로 판독된 리드 데이터를 증폭하여 래치한다. 기록제어회로(78)는 기록동작에서 글로벌 비트선에 공급해야 할 기록제어정보를 래치한다. 센스앰프회로 및 기록제어회로(78)는 Y선택회로(YG)(79)를 통해서 데이터 입출력 버퍼(DTB)(80)에 접속되고, 내부버스(68)에 포함되는 데이터 버스(68D)와 인터페이스 가능하게 된다. 판독동작에서 Y선택회로(78)는 Y어드레스 디코더(YDCR)(74)로부터 출력되는 어드레스 디코드 신호에 따라 센스앰프회로(78)에 래치된 판독 데이터를 선택한다. 선택된 판독 데이터는 데이터 입출력 버퍼(80)를 통해서 외부에 출력 가능하게 된다. 기록동작에서 Y선택회로(78)는 데이터 입출력버퍼(80)로부터 공급되는 기록 데이터를 어느 글로벌 비트선에 대응시켜 기록제어회로(78)에 래치시킬지를 제어한다.
어드레스 신호는 어드레스 버스(68A)에서 어드레스 버퍼(75)로 공급되며, 어드레스 버퍼(75)에서 X어드레스 디코더(73) 및 Y어드레스 디코더(74)에 공급된다. 판독, 소거, 기록에 필요한 동작전원은 전압발생회로(VS)(77)가 외부전원(Vdd, Vss)에 의거하여 생성한다. 예를 들면 도2의 기록동작전압을 상정하면, Vdd=1.8V, VCCE=12V, VCCP=8V, VCCD=6V가 된다.
제어회로(CONT)(76)는 플래시 메모리 컨트롤러(64)에 설정된 제어정보에 따라 플래시 메모리 모듈(63)의 판독동작, 소거동작 및 기록동작의 제어 시퀀스와 동작전원의 전환제어를 행한다. 동작전원에 전환제어란, 판독동작, 소거동작 및 기록동작에 따라 드라이버(21~24)의 동작전원을 도2의 동작태양에 따라 적절하게 전환하는 제어이다.
도31에는 상기 불휘발성 메모리셀에 대한 다른 기록전압조건 등이 예시된다. 도2와의 기본적인 상위(相違)는 전원전압(Vdd)을 1.8V에서 1.5V로 변경하고, 판독시의 메모리 게이트 전압(Vmg)을 0V에서 Vdd=1.5V로 변경한 것이다. 또한 기록(Program) 및 소거(Erase)시의 소스전압(Vs) 및 메모리 게이트 전압(Vmg)도 변경되어 있다. 또 도31에서는 비트선(BL)에는 ZMOS(19)를 이용한 계층구조를 채용하고 있지 않다. 도2와 같은 비트선 계층구조를 채용하는 것은 방해가 되지 않는다. 도31에서도 도2와 동일한 효과를 얻을 수 있다.
도32에는 상기 불휘발성 메모리셀(1)을 채용한 메모리셀 어레이와 드라이버의 배치에 관한 다른 예가 나타나 있다. 도32의 예에서는, 도19와 마찬가지로 상기컨트롤 게이트 드라이버(21)는 어드레스 디코드 신호를 입력하여 동작이 선택되고, 메모리 게이트 드라이버(22A) 및 소스 드라이버(24)는 컨트롤 게이트 드라이버(21)의 출력에 의거하여 동작이 선택된다. 그리고, 메모리 어레이(50)를 사이에 두고 한쪽측에 상기 컨트롤 게이트 드라이버(21)가 배치되고, 다른쪽측에 상기 메모리 게이트 드라이버(22A) 및 소스 드라이버(24)가 배치되며, 고전압을 동작전원으로 하는 드라이버와 상대적으로 낮은 전압을 동작전원으로 동작하는 회로가 분리되어 있다. 여기까지의 구성은 도19와 동일하며, 이하에 상위점을 설명한다. 또한 메모리 게이트 드라이버(22A)는 메모리 게이트 드라이버(22)에 대해서 구동부하가 증가하므로, 부족한 경우에는 메모리 게이트 드라이버(22)보다도 큰 구동능력을 가지면 된다.
제1의 상위점은 메모리 게이트 제어선(ML)을 복수개 단위로 공통 접속하고 있다. 즉 상기 컨트롤 게이트 제어선(CL)과 쌍을 이루는 메모리 게이트 제어선(ML)은 예를 들면 16개 단위로 상기 메모리 게이트 드라이버(22A)를 공유한다. 소스선(SL)에 관해서도 예를 들면 16개 단위로 상기 소스 드라이버(24)를 공유한다. 이때, 메모리 게이트 드라이버(22A)에 의한 메모리 게이트 제어선(ML)의 공유 개수(Nm1)는 소스 드라이버(24)에 의한 소스선(SL)의 공유 개수(Ns1) 이하로 하는 조건(Nm1≤Ns1)을 만족시키고 있다.
상기 조건은 이하의 이유에 의한다. 불휘발성 메모리셀에 대한 기록형식으로서 소스·드레인 사이에 전류를 흘려 메모리 게이트 전극(14)에 고전압을 인가시키는 경우, 기록선택의 메모리셀과의 사이에서 메모리 게이트 제어선(ML)을 공유하는기록 비선택의 불휘발성 메모리셀 중, 기록 선택 메모리셀의 소스·드레인 사이에 전류를 흘리기 위한 소스전위(Vs)가 소스선(SL)을 통해서 부여되어 있으면, 소스·메모리 게이트 사이의 전계는 특별하게 크게 되지 않는다. 도31 및 도32의 예에서는 소스·메모리 게이트 사이의 전위차는 6V 정도이다. 그 소스전위가 기록 비선택의 낮은 소스전위이면, 기록 선택의 메모리셀과의 사이에서 메모리 게이트 제어선을 공유하는 기록 비선택의 메모리셀에는 그 소스·메모리 게이트 사이에 12V와 같은 큰 전위차가 형성되며, 이것은 소거시에 필적할 큰 전계를 작용할 우려가 있다. 이와 같은 큰 전계는 기록상태의 메모리셀의 문턱치전압을 원치않게 변화시키는 디스터브가 생긴다. 상기 메모리 게이트 드라이버(22A)에 의한 메모리 게이트 제어선(ML)의 공유 개수와 소스 드라이버(24)에 의한 소스선(SL)의 공유 개수와의 상기 관계는, 그와 같은 디스터브의 우려를 미연에 방지하는데 도움이 된다.
그 이유를 더욱 상세하게 설명한다. 도33은 도19와 같이 메모리 게이트 제어선(ML)을 컨트롤 게이트 제어선과 일대일 대응시켜 개별로 드라이버(22)로 구동하는 회로형식을 예시하고 있으며, 디스터브를 받는 것은 메모리 게이트 제어선(ML)을 기록 선택 메모리셀과 공유하는 동일 행의 A로 나타내는 메모리셀뿐이다. 이 A의 메모리셀에서도 기록선택의 메모리셀과 동일하게 소스선(SL)에는 6V가 인가되어 있기 때문에, 소스·메모리 게이트 사이에는 6V 정도의 전위차밖에 생기지 않으며, 소거시 정도의 큰 전계를 발생시키지 않고, 허용되는 디스터브가 된다. 또 도33에서, 그 이외의 메모리셀은 기록 선택 메모리셀과 소스선이 공통 접속되어 있어도 기록 선택 메모리셀과 메모리 게이트 제어선(ML)이 다르면, 소스·메모리 게이트사이에는 소거시와 역방향의 전계밖에 생기지 않으며, 기록시의 디스터브를 생기지 않게 한다. 상기 허용되는 디스터브 상태에서의 메모리셀의 전압인가상태를 상술하면 도35와 같이 된다. 도32에 따른 도34의 경우에는 B, C로 나타내는 메모리셀에는 A의 메모리셀과 같이 소스·메모리 게이트 사이에는 6V 정도의 전위차를 생기게 하지만, 이것은 도33의 A의 메모리셀의 경우와 동일하며 허용되는 디스터브를 생기게 할 뿐이다. 도34에서 기록 선택되는 메모리 게이트 제어선(ML)의 개수가 기록 선택의 소스선 개수보다도 많으면, 기록 비선택 소스선에 0V, 기록 선택 메모리 게이트 제어선에 12V가 인가되는 관계에 있어, 기록 비선택 소스선과 기록 선택 메모리 게이트 제어선에 접속하는 메모리셀의 소스·메모리 게이트 사이에는 소거시와 같은 전계의 방향으로 12V의 전위차가 형성되며, 소거시에 필적할 상태로 놓여지기 때문이다.
전술의 조건(Nm1≤Ns1)에서 메모리 게이트 드라이버(22A)에 메모리 게이트 제어선(ML)을 공유시키고, 또 소스 드라이버(24)에 소스선(SL)을 공유시키는 것에 의해, 도34에 예시되는 바와 같이 드라이버(22A, 24)에 의한 칩 점유면적을 큰 폭으로 줄일 수 있다. 예를 들면 1024개의 컨트롤 게이트 제어(CL)에 대해서, 도33에서는 메모리 게이트 드라이버(22)는 1024개 배치되며, 도34에서는 그 1/16의 64개로 된다.
제2의 상위점은 메모리 게이트 드라이버(22A)와 소스 드라이버(24)의 구동제어신호를 생성하는 논리구성이다. 즉 도32에 나타내는 바와 같이, 상기 메모리 게이트 드라이버(22A) 및 소스 드라이버(24)는 대응하는 16개의 컨트롤 게이트 제어선(CL0~CL15)에 대한 선택상태의 논리합을 형성하는 논리합 회로(90)의 출력에 의거하여 구동하도록 구성된다. 이때, 컨트롤 게이트 제어선(CL0~CL15)의 배선을 적게 하기 위해서, 논리합 회로(90)를 메모리 어레이(50)에 근접시켜 배치하고, 그 논리합 결과신호(CLout0)를 드라이버(22A, 24)에 공급하도록 구성한다. 이것에 의해 도36에 예시되는 바와 같은 배선이 필요없게 되며, 드라이버(22A)의 근방에 컨트롤 게이트 제어선(CL0~CL15)을 연장시켜 논리합 회로(100)에 입력시키는 것을 필요로 하지 않는다.
상기 논리합 회로(90)의 구체적인 구성은 도37에 나타낸다. 논리합 회로(90)는 노어(NOR) 게이트에 의해 구성된다. 여기서는 후단에 노어 게이트(91)가 개재되며, 신호(Read)에 의한 판독동작의 지시에 대해서는 노어 게이트(91)는 사용하지 않고, 모두 메모리 게이트에 전압(Vdd)를 인가하고 있다. 다시말하면 판독동작 이외의 소거동작과 기록동작에서는 노어 게이트(91)를 사용한다.
특히, 상기 노어 게이트(91)는 그 레이아웃 면적을 작게 하기 위해서 컨트롤 게이트 제어선(CL0~CL15)의 연장부분을 게이트 전극으로서 이용하는 트랜지스터(Q0~Q15)를 이용하여 구성된다. 상기 노어 게이트(90)의 레이아웃 구성은 도38에 예시된다.
제3의 상위점은 판독동작의 고속화라는 관점에서의 개량이다. 즉 도32에 예시되는 바와 같이, 판독동작에 응답하여 상기 메모리 게이트 제어선(ML0…)을 상기 전원전압(Vdd)에 도통시키는 차지 MOS 트랜지스터(92)를 메모리 게이트 제어선(ML)의 다른 위치에 복수 설치한다. 메모리 게이트 제어선(ML)을 판독동작한 후 바람직한 레벨로 천이시키는 시간을 단축할 수 있다. 상기 차지 MOS 트랜지스터(92)는 신호(SWE)에 의해 재기록 디스에이블이 지시되는 상태로 응답하여 온상태가 된다.
또한 도32에 예시되는 바와 같이, 16개 단위로 소스 드라이버(24)를 공유하는 소스선(SL0…)을 판독동작에 응답하여 회로의 접지전위에 도통시키는 MOS 트랜지스터(95)를 설치하고, 또 16개 단위의 소스선(SL)의 그룹을 선택적으로 도통시키는 연결 MOS 트랜지스터(94)를 설치한다. 도39에 예시되는 바와 같이 판독동작시에 상기 연결 MOS 트랜지스터(94) 및 MOS 트랜지스터(95)를 온동작시키는 것에 의해, 외관상 소스선(SL)을 저저항화할 수 있다. 상기 MOS 트랜지스터(94, 95)는 도32에 있어서, 신호(P)에 의해 비기록이 지시되는 상태로 응답하여 온상태가 된다.
도40은 부유 게이트를 이용한 메모리셀에서 본 발명의 제1 실시형태를 나타내는 단면도이다. 메모리셀은 실리콘기판 위에 설치된 p형 웰영역(PWEL), 소스영역이 되는 n형 확산층(MS), 드레인 영역이 되는 n형 확산층(MD), 부유 게이트(FLG), 터널산화막(FTO), 층간절연막(INTP), 기록·소거시에 고전압을 인가하기 위한 메모리 게이트 전극(MG)(재질은 n형 폴리실리콘), 메모리 게이트 전극(MG) 보호용의 산화막(CAP), 선택 MOS형 트랜지스터의 게이트 산화막(STOX), n형 폴리실리콘으로 이루어지는 선택 게이트 전극(SG) 및 선택 게이트 전극(SG)과 메모리 게이트 전극(MG)을 절연하는 절연막(GAPOXL)으로 구성된다. 게이트 산화막(STOX)의 막두께는 절연막(GAPOX)보다도 얇고, 기록·소거용의 고내압 MOS형 트랜지스터의 그것보다도 얇게 제조하는 것을 특징으로 한다. 게이트 산화막(STOX)과 절연막(GAPOX)은 별개의 층에서 형성된다. 층간절연막(INTP)은 부유 게이트형에서는 일반적으로 이용되고 있는 실리콘의 산화막/질화막/산화막의 적층구조라도 된다.
도41에는 도40에 개시한 셀의 동작과 전압의 인가방법을 나타낸다. 여기서는, 부유 게이트(FLG)에의 전하주입을 기록(Program)으로 정의한다. 기록방식은 소스 사이드·인젝션을 이용한 핫 일렉트론 기록이며, 소스영역(MS)에 인가하는 전압(Vs)은 5볼트, 메모리 게이트 전압(MG)에 인가하는 전압(Vmg)은 10볼트, 선택 MOS형 트랜지스터의 게이트 전극(SG)에 인가하는 전압(Vsg)은 그 트랜지스터의 문턱치와 대략 동일하게 한다. 핫 일렉트론의 발생영역은 도40과 마찬가지로, 2개의 게이트 전극이 절연된 GAPOX영역 하의 채널부이다.
소거동작이 되는 부유 게이트(FLG)에서의 전하방출의 경우는 축적전하(전자)를 p형 웰영역(PWEL)을 향해 방출하는 전계를 발생시킨다. 예를 들면 전위차 20V로 하는 경우는, 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을 -20볼트, p형 웰영역(PWEL)에 인가하는 전압(Vwell)을 0V로 한다. 혹은 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)을 -10볼트, p형 웰영역(PWEL)에 인가하는 전압(Vwell)을 10V, 게이트 전극(SG)에 인가하는 전압(Vsg)을 10V로 한다. 게이트 전극(SG)에 인가하는 전압(Vsg)은 게이트 전극(SG)과 p형 웰영역(PWEL)의 전위차를 없애고 게이트 산화막(STOX)이 파손되지 않게 하기 위해 필요한 전압이다.
혼재하는 코어·로직의 동작전압이 1.8볼트인 경우, 판독시의 소스·드레인에의 전압을 기록시와 역방향으로 인가하는 것이라면, 소스영역(MS)에 인가하는 전압(Vs)을 0볼트, 드레인 영역(MD)에 인가하는 전압(Vs)을 1.8볼트, 게이트 전극(SG)에 인가하는 전압(Vsg)을 1.8볼트로 한다. 이때, 소거상태에서 메모리의문턱치를 0보다 충분히 낮게 해 두면, 메모리 게이트 전극(MG)에 인가하는 전압(Vmg)은 0볼트로 판독할 수 있다. 순방향 판독인 경우는, 드레인 영역(MD)에 인가하는 전압(Vd)을 1.8볼트, 드레인 영역(MS)에 인가하는 전압(Vs)을 0으로 하면 된다. 또 코어·로직의 이외에 혼재하는 가능성이 높은 것에, 외부와의 입출력 신호를 취급하는 I/O용 MOS형 트랜지스터가 있다. 이것은 코어·로직보다도 높은 전압, 예를 들면 3.3볼트, 2.5볼트 등을 취급한다. 이들 I/O용의 MOS형 트랜지스터의 게이트 절연막의 막두께는 절연막(GAPOX)보다도 얇다. 3.3볼트의 경우에서 대략 8나노미터, 2.5볼트인 경우에서 6나노미터 정도이다. 높은 절연내압이 필요하게 되는 절연막(GAPOX)보다도 얇으므로, 게이트 산화막(STOX)의 막두께로서는 이들을 채용하는 것도 가능하다. 인가하는 판독전압으로서는 앞의 1.8볼트라도, I/O용의 3.3볼트 또는 2.5볼트라도 좋다.
도42에는 도40의 제1의 실시형태인 메모리셀과 이것에 혼재되는 다른 MOS형 트랜지스터와의 쌍방이 단면구조로 나타나 있다. 도42의 단면구조에 새롭게 표기로서 부가한 것은, 소자분리영역(SGI), 코어·로직용의 nMOS형 트랜지스터(Core Logic MOS)용 p형 웰(LPWEL), 그 게이트 산화막(LVGOX), 그 게이트 전극(LVG), 그 소스·드레인 영역(LVSD), 기록·소거용 고내압 MOS형 트랜지스터의 p형 웰(HPWEL), 그 게이트 산화막(HVGOX), 그 게이트 전극(HVG), 그 소스·드레인 영역(HVSD), 배선층간 절연막(INSM1), 제1의 배선층 내에서 코어·로직 MOS형 트랜지스터의 낮은 출력전압을 선택 게이트 전극(SG)에 공급하는 배선(M1a) 및 기록·소거용 MOS형 트랜지스터의 높은 출력전압을 메모리 게이트 전극(MG)에 공급하는배선(M1b)이다. 실제로는 상층의 배선이 더 존재하지만, 본 도면에서는 생략한다.
게이트 산화막(STOX, LVGOX, HVGOX) 및 터널산화막(FTO)이 모두 실리콘 산화막으로서, 그들 물리적 막두께를 각각, tS, tL, tH, tF로 정의하면, 본 발명에 의한 불휘발성 기억장치에서는, tL≤tS<tF<tH가 되는 관계로 한다. 여기서는, I/O용의 MOS형 트랜지스터 단면도의 기재를 생략했지만, 그 게이트 절연막의 막두께를 tIO로 하면, tL<tIO<tF의 관계로 한다. 막두께(tS)로서 막두께(tIO)와 같은 막두께를 채용해도 tL≤tS<tF<tH의 관계는 유지되며, 본 발명의 범주에 포함시킬 수 있다. 이들 막이 실리콘 산화막만이 아닌 경우, 예를 들면 일부에 질화막이 이용되고 있는 경우라면, 본 발명의 특징적인 막두께 관계를 물리적 막두께에서 전기적 막두께로 일반화할 수 있다. 왜냐하면, 게이트 절연막의 구조 및 막두께는 각각의 인가전압에 대응하여 설정되는 것이며, 그것에 준한 막두께 구성을 셀구조에도 적용하는 본 발명의 특징과 일치한다.
또 본 발명의 다른 특징은 MOS형 트랜지스터와 메모리셀과의 접속관계에서 말하면, 선택 게이트 전극(SG)과 코어·로직용 MOS형 트랜지스터의 소스·드레인 영역(LVSD)이 배선층(M1a)에서 직접 접속되어 있는 것, 및 메모리 게이트 전극(MG)과 기록·소거용 MOS형 트랜지스터의 소스·드레인 영역(HVDS)이 배선층(M1b)에서 직접 접속되어 있는 것이다.
도43은 이산형 전하기억을 행하는 MONOS형 메모리셀에 대해서 본 발명을 적용한 경우의 제2 실시형태를 나타내는 단면도이다. 도40과 다른 점은, 전하축적영역이 실리콘의 질화막(SIN)으로 되며, 그 바로 아래에 산화막(BOTOX), 바로 위에산화막(TOPOX)이 되는 적층구조로 한 것이다. 질화막(SIN)의 막두께는 50나노미터 이하로 한다. 산화막(TOPOX)의 두께를 tT, 산화막(BOTOX)의 두께를 tB로 하면, 산화막(TOPOX)을 통해서 축적전하를 인출하는 경우는 tB>tT의 관계, 산화막(BOTOX)을 통해서 축적전하를 인출하는 경우는 tB<tT의 관계가 되도록 설정한다. 어느 경우라도, 도42에서 설명한 막두께의 관계, tL≤tS<tF<tH은 동일한 것으로 한다. 여기서는 전하축적층으로서 실리콘의 질화막을 예시했지만, 다른 절연성 트랩막, 예를 들면 알루미나 등이라도 본 발명을 적용할 수 있다.
도44에는 도43에 개시한 셀의 동작과 전압의 인가방법을 나타낸다. 기본적으로는 도41과 동일하지만, 메모리 게이트 전극(MG)에 전하를 방출하여 소거하는 경우에 메모리 게이트 전극(MG)으로의 인가전압(Vmg)을 12볼트로 한다. 이것은 산화막(BOTOX)의 막두께가 산화막(TOPOX)의 그것보다도 두꺼운 경우의 전압인가방법이다. 또 p형 웰영역(PWEL)으로 방출하여 소거하는 경우는 메모리 게이트 전극(MG)으로의 인가전압(Vmg)을 -12볼트로 한다. 이것은 산화막(BOTOX)의 막두께가 산화막(TOPOX)의 그것보다도 얇은 경우의 전압인가방법이다. 또한 소거전압의 절대치 12볼트는 일예이며, 이 수치를 가지고 본 발명이 한정되는 것은 아니다.
도45는 도43의 메모리 셀에서 소스 및 드레인 구조를 예시한다. 전제로서 동작전압은 도44의 기록, 소거, 역방향 판독에 대응한다. 이 경우, 드레인의 접합내압은 1.8볼트 동작의 CMOS(코어·로직용 MOS형 트랜지스터)와 동일해도 된다. 따라서, 드레인 영역은 코어·로직의 것과 같은 구조를 채용할 수 있다. 즉 드레인 영역을 저농도 영역(MDM)과 고농도 영역(MD)으로 이루어지는 LDD구조로 하며, 코어·로직용 MOS형 트랜지스터의 소스·드레인 영역과 공통화할 수 있다. 이것에 의해, 선택 MOS형 트랜지스터의 단채널효과를 억제할 수 있으므로, 그 게이트 길이를 짧게 하는 것이 가능하게 된다. 이것은 저전압 하에서 큰 판독전류를 얻는데 적합하다. 한편, 기록시에 고전압을 인가하는 드레인 영역은 코어·로직용의 트랜지스터의 소스·드레인 영역과 같은 구조를 이용할 수 없으며, 고농도 영역(MS)과 내압향상을 위한 확산층(MSM)으로 이루어지는 2중 드레인 구조가 된다. 이 소스영역은 기록·소거전압 제어용의 고내압 MOS형 트랜지스터의 소스·드레인 영역과 공통화하는 것도 가능하며, 필요에 따라 메모리셀 전용의 구조로 해도 된다.
도46은 도43의 메모리셀에서의 선택 MOS형 트랜지스터와 메모리 MOS형 트랜지스터의 채널농도의 차이를 나타낸 것이다. 저전압으로 큰 판독전류를 얻기 위해서는, MOS형 트랜지스터의 문턱치는 낮을수록 좋다. 그러나, 선택 MOS형 트랜지스터의 문턱치가 너무 낮으면, 그 게이트 전압이 0인 경우라도 완전하게는 오프로 되지 않는다. 이것에서는 누설전류가 정상적인 판독동작을 저해하여 버린다. 따라서, 선택 MOS형 트랜지스터의 문턱치는 플러스의 범위에서 낮은 것이 바람직하다. 한편, 판독전류를 많이 얻기 위해서는, 메모리 MOS형 트랜지스터의 문턱치를 충분히 낮게 할 필요가 있다. 전하의 장시간 축적을 가능하게 하기 위해서, 판독 시의 메모리 게이트 전극(MG)의 전압은 0볼트로 설정해 두는 것이 바람직하다. 따라서, 선택 MOS형 트랜지스터에 누설을 생기지 않게 하는 것을 전제로 하면, 메모리 MOS형 트랜지스터의 소거상태의 문턱치를 마이너스로 할 필요가 있다.
종래의 부유 게이트형이면, 소거전압을 높게 하는 것 혹은 소거전압을 장시간 인가하는 것으로 충분히 낮은 문턱치를 얻는 것이 가능하다. 그러나, 본 실시형태와 같이 트랩성 막을 이용한 메모리셀의 경우, 일정 값 이하로는 문턱치가 내려가지 않는다는 특성이 있다. 그러므로, 메모리 MOS형 트랜지스터의 문턱치를 낮추기 위해서는 채널농도를 조정하여 원래의 문턱치를 낮게 설정하여 두지않으면 안된다. 중성 문턱치가 마이너스가 되도록 채널 불순물 농도를 설정하면 소거후의 문턱치도 마이너스로 하는 것이 가능하다. 그와 같은 설정을 하여 두면, 선택 MOS형 트랜지스터를 온으로 하여 신호를 판독할 때, 큰 판독전류값을 얻을 수 있다. 따라서, 선택 MOS형 트랜지스터의 채널영역(SE)의 불순물 농도와 메모리 MOS형 트랜지스터의 채널영역(ME)의 불순물 농도에서는 필연적으로 차이를 설정하지 않으면 안된다. 도46과 같이 p형 웰영역(PWEL) 위에 형성한 메모리셀의 경우에서 채널영역(SE)의 p형 불순물 농도(Nse)와 채널영역(ME)의 p형 불순물농도(Nme)를 비교하면, Nse>Nme의 관계가 성립하도록 각 불순물 농도를 설정한다. 혹은 p형 불순물 농도는 동일해도 ME영역의 n형 불순물 농도를 SE영역의 n형 불순물 농도보다도 높게 설정한다. 이 농도차는 저전압 하에서 큰 판독전류를 얻는 것을 목적으로 한 본 발명의 요점의 하나이다.
또한 종래의 부유 게이트형을 이용한 경우에 메모리 MOS형 트랜지스터의 문턱치를 마이너스로 설정하는 경우는, 방치상태에서 문턱치가 변동하는 양을 작게 억제하기 때문에, 메모리 MOS형 트랜지스터의 중성 문턱치를 낮게 억제할 필요가 있다. 판독시에 메모리 게이트 전극(MG)의 전압을 0으로 하는 경우에는 그 중성 문턱치도 마이너스로 설정하여 두는 것이 바람직하다. 따라서, 상술한 요점은 메모리MOS형 트랜지스터의 전하축적방법에 구애받지 않고 성립하는 것이다.
도47은 전하축적부위로서 미세한 입자를 이용한 메모리셀에 대해서 본 발명을 적용한 경우의 제3의 실시형태를 나타내는 단면도이다. 베이스가 되는 산화막(BOTOX) 위에 미립자(DOTS)를 설치한다. 미립자(DOTS)의 재질로서는 폴리실리콘을 들 수 있지만, 다른 재질이라도 된다, 그 입자지름은 10나노미터 이하가 바람직하다. 미립자(DOTS)를 덮어 숨기도록 층간절연막(INTOX)을 퇴적하고, 그 바로 위에 메모리 게이트 전극(MG)을 설치한다. 전하축적부위가 이산적으로 되는 점에서, 트랩성의 전하축적막과 같게 생각해도 된다. 따라서, 지금까지 설명한 본 발명의 내용 중 어느 것과의 조합 혹은 모두 합쳐 적용하는 것이 가능하다.
이상, 본 발명의 핵심인 tL≤tS<tH의 관계 및 셀구조를 설명했다. 이하, 구체적인 제법을 도48의 제4의 실시형태를 나타내는 단면도로 설명한다. 여기서 개시하는 것은 이방성 드라이 에칭에 의해 형성되는 측벽 스페이서(GAPSW)를 제2의 실시형태에서 선택 게이트 전극(SG)과 메모리 게이트 전극(MG)을 절연하는 절연막(GAPOX)으로서 이용한 경우의 단면구조이다. 측벽 스페이서(GAPSW)는 통상의 MOS형 트랜지스터에서 이용되는 확산층의 LDD(Lightly Dopde Drain)구조를 형성하는 경우에 이용되는 측벽 스페이서를 형성하는 방법과 동일한 방법으로 형성한다. 그러나, 드라이 에칭 직후의 산화막은 에칭 데미지에 의해 내압이 저하한다. 통상의 CMOS이면 인가전압이 낮은 것 및 측벽 스페이서를 통해서 인접하는 전극이 없으므로, 내압 저하는 그다지 문제는 되지 않는다. 그러나, 선택 게이트 전극(SG)과 메모리 게이트 전극(MG)을 절연하는 절연막(GAPOX)으로서 사용하는 경우는 15볼트정도의 내압을 확보할 필요가 있다. 따라서, 전면에 퇴적한 실리콘 산화막을 이방성 드라이 에칭으로 에치백하여 측벽 스페이서(GAPSW)에 형성한 후, 선택 게이트 전극(SG)이 되는 폴리실리콘의 퇴적 전에, 내압을 향상시키기 위해 산소분위기 중에서 어닐을 행하는 처리를 행하는 것이 매우 중요하다. 본 실시형태의 메모리셀 구조를 실현함에 있어 빠져서는 안될 프로세스이다.
도49는 도48의 선택 MOS형 트랜지스터의 게이트 전극을 메모리부에 대해서 자기정합구조로 한 제5의 실시형태의 단면도이다. 이 구조는 전면에 게이트 전극재료(예를 들면 폴리실리콘)을 퇴적하고, 이방성 드라이 에칭처리를 행하여 형성하는 것이다. 그와 같은 방법으로 형성한 선택 MOS형 트랜지스터의 게이트 전극이 도면 중의 SGR1, SGR2이다. 동일한 기능을 가지는 도48의 게이트 전극(SG)과는 형상이 다르지만, 차이는 그 점뿐이다. 즉 본 발명의 요점인 tL≤tS<tH의 관계 외는 유지되고 있다.
이상의 본 발명에 의한 메모리셀과 그 이외의 MOS형 트랜지스터를 혼재했을 때의 제조 프로세스에 관한 단면도를 도50 내지 도56에 개시한다.
먼저, 도50을 설명한다. p형 실리콘 기판(PSUB) 위에 소자분리 산화막영역(SGI)을 형성하고, 코어·로직용 n형 MOS형 트랜지스터(nMOS)용의 p형 웰(PWL), 코어·로직용 p형 MOS형 트랜지스터(pMOS)용의 n형 웰(NWL), 기록·소거용의 고전압 제어용 n형 MOS형 트랜지스터(nHVMOS)용의 p형 웰(HPWL), 고전압 제어용 p형 MOS형 트랜지스터(pHVMOS)용의 n형 웰(HNWL), 메모리셀 영역의 n형 웰(MWL)을 형성한다. 다음에, 각각의 MOS형 트랜지스터의 문턱치를 제어하기 위한 불순물을 채널표면이 되는 영역에 도입한다. 이것에 의해, nMOS용 불순물층(NE), pMOS용 불순물(PE), nHVMOS용 불순물층(HNE), pHVMOS용 불순물층(HPE), 메모리 MOS형 트랜지스터용 불순물층(ME)을 형성한다.
다음에, 도51을 설명한다. 실리콘 기판 표면을 청정하게 처리한 후, 메모리 MOS형 트랜지스터의 하부 산화막(BOTOX)(5나노미터)을 열산화로 형성하고, 그 바로 위에 실리콘 질화막(SIN)(15나노미터)을 기상성장법으로 퇴적한다. 그후, 실리콘 질화막(SIN) 표면에 열산화처리를 행하고, 상부 산화막 TOPOX(2나노미터)를 형성한다. 계속해서, 후에 메모리 게이트 전극이 되는 n형 폴리실리콘층(NMG)(100나노미터) 및 메모리 게이트 전극(MG) 보호용의 실리콘 산화막(CAP)(100나노미터)을 순차 퇴적한다.
다음에, 도52를 설명한다. 포토리소그래피 기술과 드라이 에칭기술을 이용하여 도51에서 실리콘 기판 위에 형성한 5층의 적층막(BOTOX, SIN, TOPOX, NMG, CAP)을 메모리 MOS형 트랜지스터의 게이트 전극(MG1, MG2)의 형상으로 가공한다. 이것은 도면의 구석방향으로 긴 선상의 형상이며, 워드선과 같은 개수만큼 존재하지만, 도면 위에서는 2개만 대표하여 나타내고 있다. 가공 시는, 하부 산화막(BOTOX) 표면이 노출하는 단계에서 드라이 에칭을 정지하고, 남은 하부 산화막(BOTOX)을 불산으로 제거한다. 이것은 기판 표면에 필요없는 에칭 데미지가 들어가지 않도록 하기 위한 방법이다. 이 불산처리에 의해 기판 표면이 노출된다. 계속해서, 열산화막(BOX)(5나노미터)을 형성하고, 실리콘 산화막(HVGOX)(15나노미터)을 퇴적한다. 나중에, 이 2층의 산화막은 고전압 제어용 MOS형 트랜지스터의 게이트 산화막에 제공된다. 단순한 퇴적막만으로는 신뢰성이 떨어지기 때문에 적층구조로 한다.
다음에, 도53을 설명한다. 포토리소그래피 기술에 의해 가공하고, 코어·로직용 MOS형 트랜지스터를 형성하는 영역과 고전압 제어용 MOS형 트랜지스터를 형성하는 영역을 덮는 포토레지스트막(RES1)을 형성한다. 그후 실리콘 산화막(HVGOX)에 대한 이방성 드라이 에칭기술에 의해 선택 MOS형 트랜지스터의 채널영역에 존재하는 산화막을 제거하여 기판 표면을 노출시킨다. 이 공정에 의해, 메모리 MOS형 트랜지스터의 선택 MOS형 트랜지스터측에는 실리콘 산화막(HVGOX)이 가공된 측벽 스페이서(GAPSW)도 동시에 형성된다. 계속해서, 포토레지스트막(RES1)을 남겨둔 채, 선택 MOS형 트랜지스터의 채널영역에 문턱치 조정용의 불순물층(SE)을 형성한다. 불순물층(SE)과 불순물층(ME)의 불순물농도는 도46에서 개시한 관계를 충족시키는 것으로 한다.
다음에, 도54를 설명한다. 포토리소그래피 기술을 이용하여 포토레지스트막(RES2)을 가공하고, 코어·로직용의 MOS형 트랜지스터를 형성하는 영역만을 개구한 후, 불산처리에 의해 열산화막(BOX)과 실리콘 산화막(HVGOX)으로 이루어지는 적층구조의 산화막을 완전하게 제거한다.
다음에, 도55를 설명한다. 이전 도면에 기재의 포토레지스트막(RES2)을 제거하여 세정공정을 거친 후, 노출한 실리콘 기판 표면(코어·로직용 MOS형 트랜지스터부와 선택 MOS형 트랜지스터부)에 열산화막(4나노미터)을 형성한다. 이 열산화막이 코어·로직용 MOS형 트랜지스터의 게이트 산화막(LVGOX) 및 선택 MOS형 트랜지스터의 게이트 산화막(STOX)이 된다. 편의 상, 본 도면에서는 코어·로직용 MOS형 트랜지스터와 선택 MOS형 트랜지스터의 각 게이트 산화막을 다른 부호(LVGOX, STOX)로 하여 나타내고 있지만, 이 제조방법이라면 양자의 막두께는 동일하게 된다. 계속해서, 전면에 논도프의 폴리실리콘막(150나노미터)을 퇴적한 후, nMOS 및 nHVMOS를 형성하는 영역상에서는 n형, pMOS 및 pHVMOS를 형성하는 영역에서는 p형이 되도록 폴리실리콘막에 불순물을 도입한다. 이 불순물의 농도는 각각 1×1020/㎤ 이상으로 한다. 계속해서, 전면에 실리콘 산화막(20나노미터)을 퇴적한 후, 포토리소그래피 기술과 드라이 에칭기술을 이용하여 폴리실리콘막과 실리콘 산화막의 적층막을 가공하고, nMOS의 게이트 전극(LVGn), pMOS의 게이트 전극(LVGp), nHVMOS의 게이트 전극(HVGn) 및 pHVMOS의 게이트 전극(HVGp)을 형성한다. 이때, 메모리 영역에서는 선택 MOS형 트랜지스터의 소스측의 게이트 전극 끝만을 가공하여 둔다. 0.18미크론 세대에서의 게이트 길이는, 예를 들면 코어·로직용 MOS형 트랜지스터에서는 0.15미크론, 고전압 제어용 MOS형 트랜지스터(HVMOS)에서는 1.0미크론이 되지만, 이것은 취급하는 전압이 다른 것에 의한 필연적 결과이다. 계속해서, 적절하게 포토리소그래피 기술과 불순물 이온의 임플랜테이션(implantation) 기술을 이용하여 nMOS용의 얕은 접합을 갖는 n형 소스/드레인(LLDDn), pMOS형의 얕은 접합을 갖는 p형 소스/드레인(LLDDp), nHVMOS용의 고내압 접합을 갖는 n형 소스/드레인(HLDDp) 및 pHVMOS용의 고내압 접합을 갖는 p형 소스/드레인(HLDDp)을 형성한다. 이들 소스/드레인은 사용하는 전압에 대해서 충분한 접합내압을 확보하는 것을 전제로 하여 설계되어야 한다. 여기서 도입한 소스/드레인 불순물의 농도는 코어·로직용 MOS형 트랜지스터의 쪽이 고전압 제어용 MOS형 트랜지스터(HVMOS)의 그것보다도 높게 한다. 또 선택 MOS형 트랜지스터의 드레인에는 n형 확산층(MDM)을 형성하지만, 여기서 개시한 제조방법에 의하면, 이 n형 확산층(MDM)과 n형 소스/드레인(LLDDn)의 불순물의 농도를 동일한 것으로 할 수 있다.
다음에, 도56을 설명한다. 여기서는 메모리 MOS형 트랜지스터의 드레인 영역을 형성한다. 포토리소그래피 공정에 의해, 메모리 MOS형 트랜지스터의 드레인이 되는 영역에 대해서 개구를 가지고, 그 개구단이 메모리 게이트 전극(MG1, MG2) 위가 되는 포토레지스트막(RES3)을 형성한 후, 폴리실리콘막과 실리콘 산화막의 적층막을 이방성 드라이 에칭으로 가공하여 2개의 선택 MOS형 트랜지스터의 각 게이트 전극(SG1, SG2)을 형성한다. 계속해서, 포토레지스트막(RES3)을 제거하지 않고, n형 불순물의 이온 주입을 행하며, 메모리 MOS형 트랜지스터의 소스영역(MSM)을 형성한다.
다음에, 도57을 설명한다. 전면에 실리콘 산화막(100나노미터)을 퇴적하고, 계속해서 전체 도면에 이방성 드라이 에칭을 행한다. 이 처리에 의해, 모든 게이트 전극의 측벽에 스페이서(SWSPLDD)를 형성한다. 모든 n형 트랜지스터의 소스/드레인에 고농도의 n형 확산층(NSD, MS)을, p형 트랜지스터의 소스/드레인에 고농도의 p형 확산층(PSD)를, 이온주입과 열처리로 형성한다. 계속해서, 모든 소스·드레인(NSD, MS, PSD) 및 게이트 전극(LVGn, LVGp, HVGn, HVGp, SG1, SG2)의 표면에서 산화막을 제거하여 실리콘을 노출시킨다. 전면에 금속 코발트(10나노미터)를 퇴적하고, 700℃의 열처리를 가하여 자기정합 코발트 실리사이드를 형성한다. 반응하지 않았던 필요없는 코발트를 세정에 의해 제거하고, 재차 750℃로 처리를 행하여 저저항의 코발트 실리사이드층(COSI)을 형성한다. 그후, 전면에 절연용의 산화막(INSM1)을 퇴적한다. 이후의 배선공정은 종래기술을 이용해도 지장이 없다.
도58은 본 발명의 메모리셀 기술을 이용하여 구성한 메모리 어레이의 일실시형태이다. 기본구성은 NOR형이고, 계층형 비트선 구조를 취한다. 간략화를 위해, 여기서는 2개의 글로벌 비트선을 대표로 나타낸다. 센스앰프(SAP)에는 글로벌 비트선(BLP)이 접속되어 있다. 글로벌 비트선(BLP)에는 로컬 비트선으로의 분기가 있다. ZAP는 로컬 비트선(LBAP)을 선택하기 위한 선택 MOS형 트랜지스터이다. 로컬 비트선(LBAP)에는 복수의 메모리셀(MPA1~4)이 접속되어 있다. 도면에서는 4개의 메모리셀을 대표하여 나타내지만, 접속되는 메모리셀 수로서는 16개, 32개, 64개로 한 경우가 있다. 로컬 비트선(LBAP)에 접속되는 것은 메모리셀의 선택 MOS형 트랜지스터측이다. 선택 MOS형 트랜지스터(ZAP) 및 메모리셀(MPA1~4)을 하나로 모아 블록(BLCPA)으로 한다. 블록(BLCPA)에 대해 대칭으로 나열하는 블록(BLCQA)에서는 메모리셀(MQA1~4)이 로컬 비트선(LBAQ)에 접속되고, ZAQ가 그들을 선택하는 MOS형 트랜지스터이다. 블록(BLCQA)에 대응하는 글로벌 비트선은 BLQ이며, 센스앰프(SAQ)에 연결된다. 선택 MOS형 트랜지스터(ZAP, ZAQ)는 코어·로직용 MOS형 트랜지스터와 같은 게이트 산화막 두께를 가지는 MOS형 트랜지스터이며, 그들 게이트 전극에 신호를 보내는 드라이버가 ZSLA이다. 드라이버(ZSLA)도 코어·로직용 MOS형 트랜지스터로 구성한다. 셀선택 MOS형 트랜지스터의 게이트 전극은 횡방향에 인접하는 블록을 횡단한 워드선에 접속된다. 예를 들면 워드선(WAP1)은 블록(BLCP)에 속하는 메모리셀(MPA1)의 셀선택 MOS형 트랜지스터의 게이트 전극이 블럭(BLCQ)에 속하는 메모리셀(MPA2)의 셀선택 MOS형 트랜지스터의 게이트 전극이 접속되어 있다. 워드선(WAP1)을 선택하는 것은 드라이버(WSLA1)이다. 이것도 코어·로직용 MOS형 트랜지스터를 이용한다. 워드선(WAP2) 내지 워드선(WAP4)에는 드라이버(WSLA2) 내지 드라이버(WSLA4)가 1대1로 대응한다. 드라이버(WSLA1) 내지 드라이버(WSLA4) 및 드라이버(ZSLA)를 하나로 모아 드라이버군(DECA)이라 이름을 붙인다. 메모리 게이트도 도면의 횡방향을 횡단한다. MWAP1은 메모리셀(MPA1) 및 메모리셀(MQA1)의 메모리 게이트에 공통하는 배선이다. 기록·소거시에 고전압을 인가하기 위해, 배선(MWAP1)에 전압을 공급하는 드라이버(MGSLA1)를 고내압 MOS형 트랜지스터로 구성한다. 배선(MWAP2) 내지 배선(MWAP4)에는 드라이버(MGSLA2) 내지 드라이버(MGSLA4)가 1대1로 대응한다. 기록시는 블록(BLCPA)과 블록(BLCQA)에서 공유하는 배선(COMSL)에 5볼트를 공급할 필요가 있다. 이것은 고내압 MOS형 트랜지스터로 구성하는 드라이버(PRVS)로 행한다. 고내압 MOS형 트랜지스터로 구성하는 드라이버(MSGLA1) 내지 드라이버(MSGLA4) 및 드라이버(PRVSA)를 하나로 모아 드라이버군(HVDRVA)이라 이름을 붙인다. 도면에 나타내는 바와 같이, 글로벌 비트선(BLP, BLQ)에는 또 다른 블록(BLPB, BLQB)이 접속되며, 그들에 대응하는 드라이버군(DECB, HVDRVB)이 존재한다. 마찬가지로, 블록(BLPC, BLQC), 드라이버군(DECC, HVDRVC)이 존재한다. 판독시에는 드라이버군(DECA) 내지 드라이버군(DECC)에 포함되는 개개의 드라이버가 어드레스에 따라 워드선을 선택하지만,이들은 코어·로직과 동일한 성능을 가지므로, 선택한 워드선을 고속으로 구동할 수 있다. 따라서, 정보의 판독을 고속으로 행하는 것이 가능하게 된다. 이것이 본 발명의 메모리셀 구조와 대응하는 메모리 어레이의 구성방법이다.
도59에, 본 발명의 메모리셀에 있어서, 기록시의 전자가 트랩막 이외의 영역에 포획되는 것을 저감하기 위한 구조를 나타낸다. 지금까지 설명하여 온 메모리셀과 기본적으로는 동일하지만, 선택 게이트 전극(SG)과 메모리 게이트 전극(MG)을 떨어뜨리는 절연막의 형상 및 그 형성방법에 특징이 있다. 도면에 나타내는 바와 같이, SG와 MG를 떨어뜨리는 MG 측벽부의 절연막 형상은, MG 측벽부에서는 두껍고, 트랩막(SIN)의 측벽부에서는 얇게 되어 있다. 소스 사이드·인젝션에 의한 전자의 주입은 SG 근처의 MG 단부 부근에서 일어나지만, SG와 MG를 떨어뜨리는 절연막 중에 일부의 전자가 축적하는 것은 피할 수 없다. 그 영역은 본래의 전자축적 부위가 아니므로, 소거시에 필요한 전계를 가할 수 없으며, 축적한 전자를 방출시키기 어렵다. 결과로서, 소망의 기록 및 소거동작을 저해할 염려가 있다. 따라서, 이 영역은 SG와 MG의 절연내압이 허용하는 범위에서, 가능한 한 좁히는 것이 바람직하다. SG와 MG의 측면끼리가 상대하는 영역의 절연막의 막두께만을 두껍게 하는 것으로, 본래의 기록 및 소거동작을 손상시키지 않고 SG와 MG의 절연내압을 확보할 수 있다.
도60 내지 도62를 이용하여 제법을 설명한다. 도60에 있어서, MG를 이방성 드라이 에칭으로 가공한 후, ISSG산화라 부르는 방법으로 전면에 10나노미터 정도의 산화막(ISSGOX)을 피복한다. 이 산화방법은 아이·이·이·이, 일렉트론·디바이스·레터즈(IEEE ELECTRON DEVICE LETTERS), 볼륨21, 넘버9, 2000년 9월, 430페이지에서 432페이지에 기재되어 있는 것으로, 절연내압이 높고, 고품질의 얇은 산화막을 형성하는 것이 가능한 기술이다. 또 실리콘 표면뿐 아니라, 질화막 표면에도 같은 두께의 산화막을 형성할 수 있는 것도 특징 중 하나이다. 이 2개의 특징 때문에 기억용 트랩막의 노출한 측벽에도 절연내압이 우수한 산화막을 피착하는 것이 가능하게 된다.
도61은 도60에 계속되는 공정이다. ISSGOX를 피복한 후에 열산화를 추가하지만, SIN 측벽은 거의 산화되지 않고, 폴리실리콘인 MG의 측벽이 두껍게 산화된다. 이 공정에 의해, SG와 기억용 트랩막과의 사이의 절연막은 얇고, SG와 MG의 사이의 절연막을 두껍게 할 수 있다.
도62는 도61에 계속하는 공정이다. 도61의 형상을 형성한 직후는, 실리콘 기판 표면도 열산화된다. 여기서 산화막의 이방성 에칭을 행하면, 기판 표면 위에 형성된 산화막만이 제거되고, MG 측벽의 두꺼운 산화막(GAPOX-TH)을 필요한 절연막 형상으로서 남길 수 있다. 실리콘 기판 표면은 제거한 열산화막 만큼만 후퇴한다. 그후, 세정공정을 거쳐 선택 MOS형 트랜지스터용의 얇은 게이트 산화막(STOXR)을 열형성하면 된다. 이후, SG, 소스(MSM 및 MS) 및 드레인(MDM 및 MD)을 순차 형성하면 된다. 이것은 본 발명의 다른 실시항목과 동일하다. 또한 도59 내지 도62에서 설명해 온 구조는 부유 게이트, 트랩막, 도전성 미소입자 중 어느 하나를 이용한 경우라도 사용할 수 있다.
도63은 선택 MOS형 트랜지스터의 게이트 절연막에 퇴적 산화막을 사용한 경우의 대처법이다. 통상, 퇴적 산화막 중에는 다량의 결함이 존재하고, 필요없는 전하 축적과 누설전류의 근원으로 되어 있다. 게이트 절연막으로서 사용하기 위해서는 신뢰성이 현저하게 낮다는 결함이 있다. 산소분위기 중에서 열처리를 행함으로써 산화막 중의 결함(E '센터)을 저감할 수 있는 것 및 수소분위기에서 고온 열처리를 행하는 것으로 계면준위(Pb센터)를 저감할 수 있는 것이 1996년판 저널·오브·업라이드·피직스, NO.80, 3430페이지에 게재의, 카미카키들의 논문에 기재되어 있다. 본 발명의 메모리셀을 구성하는 선택 MOS형 트랜지스터의 게이트 절연막을 퇴적산화막으로 형성한 경우에 이 방법을 이용하면, 신뢰성이 높은 MOS형 트랜지스터로서 사용할 수 있다. GAPOX 형성은 도48에서 설명한 에치백 방식을 이용하여 형성하면 된다. 그후, 전면에 퇴적산화막(STOXCV)을 피착한다. STOXCV는 선택 게이트 전극(SG)과 메모리 전극(MG)을 절연하기 위해 제공되는 것과 동시에 SG 바로 아래에도 존재하며, 선택 MOS형 트랜지스터의 게이트 전연막으로서도 기능한다. STOXCV를 피착 직후, 산소분위기 중의 열처리를 행하고, 계속해서 SG를 피착, 형성하는 순서를 취한다. 본 발명에서는 STOXCV에 행하는 산소분위기 중의 열처리를 800℃ 내지 850℃에서의 파이로제닉(pyrogenic)산화, 10분 내지 20분으로 한다. 그후, 소스(MS), 드레인(MD) 등의 확산층을 형성한다. 수소분위기에서의 고온 열처리는 700℃ 내지 750℃로 행하는 것이 좋다. 수소분위기에서 열처리를 행하면 실리콘 질화막 중의 전자 전도율을 현저하게 낮출 수 있다. 따라서, 본 발명에서 이용한 핫 일렉트론을 질화막 등의 트랩막에 국소적으로 주입하여 축적시키는 방식에 있어서는, 자기전계에 의해 전자가 횡방향으로 확산하는 것을 방지하기 위해서 중요한 공정이된다. 이 수소분위기에서의 열처리는 700℃ 이상의 다른 열처리가 모두 종료한 배선공정 직전에 행함으로써, 가장 좋은 효과를 올릴 수 있다. 여기서는 STOXCV를 1층의 퇴적산화막으로서 설명했으나, 열산화막 혹은 ISSG 산화막 형성 후에 퇴적산화막을 피착한 적층구조라도 된다.
이상 본 발명자에 의해 행해진 발명을 실시형태에 의거하여 구체적으로 설명했으나, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예를 들면, 불휘발성 메모리셀에 대한 문턱치 전압상태와 기록·소거상태와의 대응은 상대적인 개념이며 상기와는 반대의 정의를 내리는 것도 가능하다.
불휘발성 메모리셀의 낮은 문턱치전압 상태는 디플리션형으로 한정하지 않고, 인핸스먼트형이라도 되는 것은 말할 필요도 없다.
또 기록, 소거, 판독의 동작전압은 도2의 설명에 한정되지 않고 적절하게 변경 가능하다. 또 소거동작에서는 전하축적영역(11)의 일렉트론을 메모리 게이트(14)에 방출시키는 형태에 한정되지 않고, 소거시에 전계의 방향을 반대방향으로 하여 전하축적영역(11)의 일렉트론을 웰영역(2)에 방출시키도록 해도 된다.
비트선에는 글로벌 비트선에 대해서 계층화된 구성을 채용하지 않아도 되고, 비트선을 센스앰프회로 또는 기록회로에 접속해도 된다. 또 센스앰프회로 또는 기록회로의 편방(片方)만을 상술의 계층화 구조로 해도 된다. 또 전원전압, 기록 및 소거의 고전압 등은 또 다른 전압으로 적절하게 변경 가능하다.
또 불휘발성 메모리셀의 ONO구조에서의 막두께는 채널영역 근처에서 3㎚(나노미터), 26.5㎚, 0㎚ 근방의 조합이거나, 혹은 5㎚, 10㎚, 3㎚의 조합으로 해도 된다.
본 발명에 관한 반도체장치는 불휘발성 메모리를 온칩한 마이크로 컴퓨터에 한정되지 않고, 단체 플래시 메모리 등의 불휘발성 메모리 LSI, 또는 시스템·온칩화된 비교적 논리규모가 큰 시스템 LSI 등에 널리 적용할 수 있다. 또한 본 발명에 관한 반도체장치는 불휘발성 메모리를 이용한 IDE(Integrated Device Electronics), ATA(AT Attachment) 등에 준한 메모리 카드에도 적용 가능하다.

Claims (91)

  1. 정보기억에 이용하는 MOS형의 제1 트랜지스터부와 상기 제1 트랜지스터부를 선택하는 MOS형의 제2 트랜지스터부로 이루어지는 불휘발성 메모리셀을 복수개 가지고,
    상기 제2 트랜지스터부는 비트선에 접속하는 비트선 전극 및 컨트롤 게이트 제어선에 접속하는 컨트롤 게이트전극을 가지며,
    상기 제1 트랜지스터부는 소스선에 접속하는 소스선 전극, 메모리 게이트 제어선에 접속하는 메모리 게이트 전극 및 상기 메모리 게이트 전극의 바로 아래에 배치된 전하축적영역을 가지고,
    상기 제2 트랜지스터부의 게이트 절연내압은 제1 트랜지스터부의 게이트 절연내압보다도 낮은 것을 특징으로 하는 반도체장치.
  2. 정보기억에 이용하는 MOS형의 제1 트랜지스터부와 상기 제1 트랜지스터부를 선택하는 MOS형의 제2 트랜지스터부로 이루어지는 불휘발성 메모리셀을 복수개 가지고,
    상기 제2 트랜지스터부는 비트선에 접속하는 비트선 전극 및 컨트롤 게이트 제어선에 접속하는 컨트롤 게이트전극을 가지며,
    상기 제1 트랜지스터부는 소스선에 접속하는 소스선 전극, 메모리 게이트 제어선에 접속하는 메모리 게이트 전극 및 상기 메모리 게이트 전극의 바로 아래에배치된 전하축적영역을 가지고,
    상기 제2 트랜지스터부에서의 컨트롤 게이트 전극의 게이트 절연막의 막두께를 tc, 상기 제1 트랜지스터부에서의 상기 메모리 게이트 전극의 게이트 절연막의 막두께를 tm이라 하면 tc<tm의 관계를 가지는 것을 특징으로 하는 반도체장치.
  3. 제 2 항에 있어서,
    상기 컨트롤 게이트 전극과 전하축적영역과의 사이의 절연막의 막두께를 ti라 하면 tm≤ti의 관계를 가지는 것을 특징으로 하는 반도체장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 비트선 전극과 소스선 전극은 그 사이에 고농도 불순물영역이 형성되어 있지 않은 웰영역에 형성되어 이루어지는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 고농도 불순물영역은 불순물의 확산영역인 것을 특징으로 하는 반도체장치.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 전하축적영역은 절연막으로 덮여진 도전성 부유 게이트 전극인 것을 특징으로 하는 반도체장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 전하축적영역은 절연막으로 덮여진 전하 트랩성 절연막인 것을 특징으로 하는 반도체장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 전하축적영역은 절연막으로 덮여진 도전성 미립자층인 것을 특징으로 하는 반도체장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 비트선을 글로벌 비트선에 접속 가능한 스위치 MOS 트랜지스터를 가지고,
    상기 스위치 MOS 트랜지스터의 게이트 산화막 두께는 제1 트랜지스터부의 게이트 산화막 두께보다도 얇은 것을 특징으로 하는 반도체장치.
  10. 제 9 항에 있어서,
    상기 컨트롤 게이트 제어선을 구동하는 제1 드라이버, 상기 메모리 게이트 제어선을 구동하는 제2 드라이버, 상기 스위치 MOS 트랜지스터를 온상태로 구동하는 제3 드라이버, 상기 소스선을 구동하는 제4 드라이버를 가지며,
    상기 제1 드라이버 및 제3 드라이버는 제1 전압을 동작전원으로 하고, 상기제2 드라이버 및 제4 드라이버는 상기 제1 전압보다도 높은 전압을 동작전원으로 하는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 제1 트랜지스터부의 문턱치전압을 높게 할 때, 제1 드라이버의 동작전원을 제1 전압, 제4 드라이버의 동작전원을 제1 전압보다도 높은 제2 전압, 제2 드라이버의 동작전원을 제2 전압 이상의 제3 전압으로 하여 비트선 전극측에서 전하축적영역에 핫 일렉트론을 주입 가능하게 하는 제어회로를 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  12. 제 11 항에 있어서,
    상기 제어회로는 상기 제1 트랜지스터부의 문턱치전압을 낮게 할 때, 상기 제2 드라이버의 동작전원을 제3 전압 이상의 제4 전압으로 하여 전하축적영역에서 메모리 게이트 전극으로 일렉트론을 방출시키는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    문턱치전압이 낮게 된 제1 트랜지스터부는 디플리션형으로 되고, 문턱치전압이 높게 된 제1 트랜지스터부는 인핸스먼트형으로 되는 것을 특징으로 하는 반도체장치.
  14. 제 11 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 제1 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 소스선 전극을 회로의 접지전위로 하는 것을 특징으로 하는 반도체장치.
  15. 제 11 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 제1 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 비트선 전극을 회로의 접지전위로 하는 것을 특징으로 하는 반도체장치.
  16. 제 10 항에 있어서,
    상기 제1 전압을 동작전원으로 하여 논리동작을 행하는 논리동작유닛을 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  17. 제 13 항에 있어서,
    상기 제1 드라이버 및 제3 드라이버는 어드레스 디코드 신호를 입력하여 동작이 선택되고, 상기 제2 드라이버 및 제4 드라이버는 제1 드라이버의 출력을 입력하여 동작이 선택되는 것인 것을 특징으로 하는 반도체장치.
  18. 제 17 항에 있어서,
    상기 불휘발성 메모리셀의 어레이를 사이에 두고 한쪽측에 상기 제1 드라이버 및 제3 드라이버가 배치되고, 다른쪽측에 상기 제2 드라이버 및 제4 드라이버가 배치되어 이루어지는 것인 것을 특징으로 하는 반도체장치.
  19. 제 18 항에 있어서,
    상기 불휘발성 메모리의 어레이 내에서 메모리 게이트 제어선은 메모리 게이트 전극과 일체로 형성되고, 폴리실리콘층에 저저항 메탈층이 적층되어 이루어지는 것인 것을 특징으로 하는 반도체장치.
  20. 제 18 항에 있어서,
    판독동작에 응답하여 상기 메모리 게이트 제어선을 회로의 접지전위에 도통시키는 디스챠지 MOS 트랜지스터를 메모리 게이트 제어선의 다른 위치에 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  21. 제 9 항에 있어서,
    상기 스위치 MOS 트랜지스터는 p채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체장치.
  22. 제 21 항에 있어서,
    상기 스위치 MOS 트랜지스터와 상보적으로 스위치 동작되는 n채널형 디스챠지 MOS 트랜지스터를 비트선에 설치한 것을 특징으로 하는 반도체장치.
  23. 제 9 항에 있어서,
    상기 스위치 MOS 트랜지스터는 CMOS 트랜스퍼 게이트를 구성하는 곳에 상호 병렬 접속된 n채널형 MOS 트랜지스터 및 p채널형 MOS 트랜지스터인 것을 특징으로 하는 반도체장치.
  24. 반도체기판에 매트릭스 배치된 불휘발성 메모리셀을 가지고, 상기 불휘발성 메모리셀은 상기 반도체기판에, 소스선에 접속하는 소스선 전극과, 비트선에 접속하는 비트선 전극과, 상기 소스선 전극과 비트선 전극 사이에 끼워진 채널영역을 가지며, 상기 채널영역 위에는 상기 비트선 전극 근처에 제1 절연막을 통해서 배치되어 컨트롤 게이트 제어선에 접속된 컨트롤 게이트 전극과, 제2 절연막 및 전하축적영역을 통해서 배치되어 상기 컨트롤 게이트 전극과 전기적으로 분리되고 또 메모리 게이트 제어선에 접속된 메모리 게이트 전극을 가지며,
    상기 제1 절연막의 내압은 제2 절연막의 내압보다도 낮은 것을 특징으로 하는 반도체장치.
  25. 제 24 항에 있어서,
    상기 컨트롤 게이트 제어선을 구동하는 컨트롤 게이트 드라이버, 상기 메모리 게이트 제어선을 구동하는 메모리 게이트 드라이버, 상기 소스선을 구동하는 소스 드라이버를 가지며,
    상기 컨트롤 게이트 드라이버는 제1 전압을 동작전원으로 하며, 상기 메모리 게이트 드라이버 및 소스 드라이버는 상기 제1 전압보다 높은 전압을 동작전원으로 하는 것을 특징으로 하는 반도체장치.
  26. 제 25 항에 있어서,
    상기 메모리 게이트 전극에서 본 불휘발성 메모리셀의 문턱치전압을 높게 할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 소스 드라이버의 동작전원을 제1 전압보다도 높은 제2 전압, 메모리 게이트 드라이버의 동작전원을 제2 전압 이상의 제3 전압으로 하여 비트선 전극측에서 전하축적영역으로 일렉트론을 주입 가능하게 하는 제어회로를 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  27. 제 26 항에 있어서,
    상기 제어회로는 상기 메모리 게이트 전극에서 본 불휘발성 메모리셀의 문턱치전압을 낮게 할 때, 상기 메모리 게이트 드라이버의 동작전원을 제3 전압 이상의 제4 전압으로 하여 전하축적영역에서 메모리 게이트 전극으로 일렉트론을 방출시키는 것을 특징으로 하는 반도체장치.
  28. 제 25 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤게이트 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 소스선 전극을 회로의 접지전위로 하는 것을 특징으로 하는 반도체장치.
  29. 제 25 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 메모리 게이트 전극 및 비트선 전극을 회로의 접지전위로 하는 것을 특징으로 하는 반도체장치.
  30. 제 24 항에 있어서,
    상기 제1 전압을 동작전원으로 하여 논리동작을 행하는 논리동작유닛을 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  31. 제 25 항에 있어서,
    상기 컨트롤 게이트 드라이버는 어드레스 디코드 신호를 입력하여 동작이 동작이 선택되고, 상기 메모리 게이트 드라이버 및 소스 드라이버는 컨트롤 게이트 드라이버의 출력에 의거하여 동작이 선택되는 것인 것을 특징으로 하는 반도체장치.
  32. 제 31 항에 있어서,
    상기 불휘발성 메모리셀의 어레이를 사이에 두고 한쪽측에 상기 컨트롤 게이트 드라이버가 배치되고, 다른쪽측에 상기 메모리 게이트 드라이버 및 소스 드라이버가 배치되어 이루어지는 것인 것을 특징으로 하는 반도체장치.
  33. 제 32 항에 있어서,
    상기 불휘발성 메모리셀의 어레이 내에서 메모리 게이트 제어선은 메모리 게이트 전극과 일체로 형성되며, 폴리실리콘층에 저저항 메탈층이 적층되어 이루어지는 것인 것을 특징으로 하는 반도체장치.
  34. 제 25 항에 있어서,
    상기 불휘발성 메모리셀의 어레이 내에서, 상기 컨트롤 게이트 제어선과 쌍을 이루는 메모리 게이트 제어선의 복수개 단위로 상기 메모리 게이트 드라이버를 공유하고, 상기 컨트롤 게이트 제어선과 쌍을 이루는 소스선의 복수개 단위로 상기 소스 드라이버를 공유하며, 메모리 게이트 드라이버에 의한 메모리 게이트 제어선의 공유 개수는 소스 드라이버에 의한 소스선의 공유 개수 이하인 것을 특징으로 하는 반도체장치.
  35. 제 34 항에 있어서,
    상기 메모리 게이트 드라이버 및 소스 드라이버는 대응하는 복수개의 컨트롤 게이트 제어선에 대한 선택상태의 논리합을 형성하는 논리합 회로의 출력에 의거하여 구동되며,
    상기 논리합 회로의 입력단에 컨트롤 게이트 제어선의 연장부분을 게이트 전극으로서 이용하는 트랜지스터를 가지고 이루어지는 것을 특징으로 하는 반도체장치.
  36. 제 24 항에 있어서,
    판독동작에 응답하여 상기 메모리 게이트 제어선을 상기 제1의 전원전압에 도통시키는 차지 MOS 트랜지스터를 메모리 게이트 제어선의 다른 위치에 복수개를 가지고 이루어지는 것을 특징으로 하는 반도체장치.
  37. 제 24 항에 있어서,
    판독동작에 응답하여 상기 소스선을 회로의 접지전위에 도통되는 디스챠지 MOS 트랜지스터와, 상기 디스챠지 MOS 트랜지스터의 접지전위로의 도통에 호응하여 소스선 상호간을 접속하는 연결 MOS 트랜지스터를 가지고 이루어지는 것인 것을 특징으로 하는 반도체장치.
  38. 제 25 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 소스선 전극을 회로의 접지전위, 그리고 메모리 게이트 전극을 상기 접지전위보다도 높은 전압으로 하는 것을 특징으로 하는 반도체장치.
  39. 제 25 항에 있어서,
    상기 제어회로는 상기 불휘발성 메모리셀의 기억정보를 판독할 때, 컨트롤 게이트 드라이버의 동작전원을 제1 전압, 비트선 전극을 회로의 접지전위, 그리고 메모리 게이트 전극을 상기 접지전위보다도 높은 전압으로 하는 것을 특징으로 하는 반도체장치.
  40. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1 및 제2의 MOS형 트랜지스터의 각 게이트 전극 사이를 절연하는 절연막과 상기 제2의 MOS형 트랜지스터의 게이트 절연막이 다른 층에서 구성되며, 인접하는 상기 각 게이트 전극 사이의 아래에는 확산층이 없고, 상기 게이트 절연막의 막두께가 동일 칩에 혼재하는 가장 막두께가 두꺼운 게이트 절연막의 막두께보다도 얇은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  41. 동일한 반도체 기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제4의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tS, 상기 제3의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tL, 상기 제4의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tH라 했을 때, tL≤tS<tH의 막두께 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  42. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제4의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tS, 상기 제3의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tL, 상기 제4의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tH라 했을 때, tL≤tS<tH의 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  43. 제 41 항에 있어서,
    tS=tL의 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  44. 제 42 항에 있어서,
    tS=tL의 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  45. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 외부와의 입출력 신호를 취급하는 제4의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제5의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tS, 상기 제3의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tL, 상기 제4의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tIO, 상기 제5의 MOS형 트랜지스터의 게이트 절연막의 물리막두께를 tH라 했을 때, tL≤tS<tIO<tH 혹은 tL<tS≤tIO<tH의 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  46. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 외부와의 입출력 신호를 취급하는 제4의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제5의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tS, 상기 제3의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tL, 상기 제4의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tIO, 상기 제5의 MOS형 트랜지스터의 게이트 절연막의 전기적 막두께를 tH라 했을 때, tL≤tS≤tIO<tH의 관계를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  47. 제 40 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  48. 제 40 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  49. 제 40 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  50. 제 41 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  51. 제 41 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  52. 제 41 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  53. 제 42 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  54. 제 42 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  55. 제 42 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  56. 제 43 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  57. 제 43 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  58. 제 43 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  59. 제 44 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  60. 제 44 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  61. 제 44 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  62. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  63. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  64. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  65. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 도전성 부유 게이트 전극과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  66. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 전하 트랩성 절연막과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  67. 제 45 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 구성요소로, 기억유지용의 미립자층과 제어 게이트 전극을 포함하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  68. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제4의 MOS형 트랜지스터가 혼재하고, 상기 제1의 MOS형 트랜지스터의 확산층의 접합내압이 상기 제2의 MOS형 트랜지스터의 확산층의 접합내압보다도 높은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  69. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제4의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 확산층이 상기 제3의 MOS형 트랜지스터의 확산층과 공통의 구조를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  70. 동일한 반도체기판 위에, 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성된 메모리셀과, 주요 논리연산을 행하는 제3의 MOS형 트랜지스터와, 외부와의 입출력 신호를 취급하는 제4의 MOS형 트랜지스터와, 상기 메모리셀의 정보 재기록을 위한 전압을 취급하는 제5의 MOS형 트랜지스터가 혼재하고, 상기 제2의 MOS형 트랜지스터의 확산층이 상기 제4의 MOS형 트랜지스터의 확산층과 공통의 구조를 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  71. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 전하 중성 문턱치가 상기 제2의 MOS형 트랜지스터의 문턱치보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  72. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 채널에 존재하는 불순물의 농도가 상기 제2의 MOS형 트랜지스터의 채널에 존재하는 불순물의 농도보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  73. p형 웰 위에 메모리셀이 형성되고, 상기 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 채널에 존재하는 p형 불순물의 농도가 상기 제2의 MOS형 트랜지스터의 채널에 존재하는 p형 불순물의 농도보다도 낮은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  74. 제 40 항에 있어서,
    상기 절연막이 절연막 퇴적공정과 이방성 드라이 에칭공정을 거친 사이드·월·스페이서의 형상으로 형성되어 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  75. 제 71 항에 있어서,
    상기 제1의 MOS형 트랜지스터의 중성 문턱치가 마이너스인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  76. 제 72 항에 있어서,
    상기 불순물이 p형인 것을 특징으로 하는 불휘발성 반도체 기억장치.
  77. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 채널에 존재하는 n형 불순물 농도가 상기 제2의 MOS형 트랜지스터의 n형 불순물 농도보다도 높은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  78. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 동일 메모리셀을 구성하는 상기 제2의 MOS형 트랜지스터의 게이트 전극과 제1의 MOS형 트랜지스터의 기억유지영역과의 거리가 상기 제2의 MOS형 트랜지스터의 게이트 전극과 상기 제1의 MOS형 트랜지스터의 게이트 전극과의 거리보다도 짧은 것을 특징으로 하는 불휘발성 반도체 기억장치.
  79. 기억유지용의 제1의 MOS형 트랜지스터와 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 동일 메모리셀을 구성하는 제1의 MOS형 트랜지스터의 게이트 전극과, 제2의 MOS형 트랜지스터의 게이트 전극을 분리하는 절연막이 퇴적산화막으로 형성되며, 또 그 퇴적산화막이 제2의 MOS형 트랜지스터의 게이트 산화막으로서도 제공되는 메모리셀에 있어서, 그 산화막의 퇴적 후에 산소분위기 중의 열처리와 수소분위기 중의 열처리를 행한 것을 특징으로 하는 불휘발성 반도체 기억장치.
  80. 기억유지용의 제1의 MOS형 트랜지스터와, 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 800℃ 내지 850℃의 산소분위기 중에서 열처리를 10분 내지 20분 행하고, 또한 700℃ 내지 750℃의 수소분위기 중에서 열처리를 10분 내지 20분 행한 퇴적산화막을, 제2의 MOS형 트랜지스터의 게이트 산화막으로서 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  81. 800℃ 내지 850℃의 산소분위기 중에서 열처리를 10분 내지 20분 행하고, 또 700℃ 내지 750℃의 수소분위기 중에서 열처리를 10분 내지 20분 행한 퇴적산화막을 게이트 산화막으로서 이용하는 MOS형 트랜지스터를 가지는 것을 특징으로 하는 반도체장치.
  82. 제 80 항에 있어서,
    상기 산소분위기 중의 열처리가 파이로제닉(pyrogenic) 산화법인 것을 특징으로 하는 반도체장치.
  83. 제 81 항에 있어서,
    상기 산소분위기 중의 열처리가 파이로제닉 산화법인 것을 특징으로 하는 반도체장치.
  84. 전하를 국소적으로 유지하는 기능을 가진 질화막을 가지고, 그 막에 대해 수소분위기 중에서의 열처리를 행한 것을 특징으로 하는 반도체 불휘발성 기억장치.
  85. 제 84 항에 있어서,
    상기 수소분위기 중에서의 열처리가 처리온도 700℃ 내지 750℃, 처리시간10분 내지 20분인 것을 특징으로 하는 반도체 불휘발성 기억장치.
  86. 제 48, 51, 54, 57, 60, 63, 66 항 중 어느 한 항에 있어서,
    전하를 국소적으로 유지하는 기능을 지닌 질화막을 가지고, 그 막에 대해서 수소분위기 중에서 열처리를 행한 것을 특징으로 하는 반도체 불휘발성 기억장치.
  87. 제 86 항에 있어서,
    상기 열처리가 처리온도 700℃ 내지 750℃, 처리시간 10분 내지 20분인 것을 특징으로 하는 반도체 불휘발성 기억장치.
  88. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 게이트 전극과 제2의 MOS형 트랜지스터의 게이트 전극과의 사이에, ISSG 산화법에 의해 형성된 산화막을 절연물로서 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  89. 제 40 항에 있어서,
    메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 게이트 전극과 제2의 MOS형 트랜지스터의 게이트 전극과의 사이에, ISSG 산화법에 의해 형성된 산화막을 절연물로서 가지는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  90. 메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 게이트 절연막에, ISSG 산화법에 의해 형성된 산화막을 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  91. 제 40 항에 있어서,
    메모리셀이 기억유지용의 제1의 MOS형 트랜지스터와 상기 제1의 MOS형 트랜지스터를 선택하는 제2의 MOS형 트랜지스터로 구성되며, 상기 제1의 MOS형 트랜지스터의 게이트 절연막에, ISSG 산화법에 의해 형성된 산화막을 이용하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
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