CN101373635A - 非易失存储器件 - Google Patents

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Abstract

一种半导体器件包括多个非易失存储单元(1)，各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线的位线电极(16)以及连接到控制栅控制线的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。假设第二晶体管区的栅绝缘膜的厚度被定义为tc，且第一晶体管区的栅绝缘膜的厚度被定义为tm时，则它们具有tc＜tm的关系。

Description

非易失存储器件
本申请是于2003年12月30日提交的、申请号为02813295.5的专利申请的分案申请。
技术领域
本发明涉及到具有非易失存储器的半导体器件，确切地说是涉及到用来高速读取存储器信息的技术，例如能够应用于快速存储器或包括芯片上提供的快速存储器的微计算机等的技术。
背景技术
作为非易失存储单元，可以指出分离栅型存储单元和叠层栅型存储单元。分离栅型存储单元包含构成存储区的存储器MOS型晶体管的二个晶体管以及用来选择其存储区从而从中获取信息的选择MOS型晶体管。已知的文献1994-Proceedings of IEEE，VLSI，Technology Symposium，pp71-72描述了一种熟知的技术。下面简要解释一下其中所述的存储单元的结构和工作。此分离栅型存储单元包含源、漏、浮栅、以及控制栅。作为电荷进入浮栅中的注入，可以提及利用热电子的产生的源侧注入系统。储存在浮栅中的电荷从浮栅的尖端被注入到控制栅。此时，需要对控制栅施加12V的高电压。用作电荷注入电极的控制栅，甚至用作读出选择MOS型晶体管的栅电极。选择MOS型晶体管区的栅氧化膜是一种淀积的氧化膜，它甚至起电隔离选择MOS型晶体管的浮栅与栅电极的作用。作为其它已知的与分离栅型存储单元有关的技术，已知有例如美国专利No.4659828和5408115以及日本未经审查的专利公开No.Hei5(1993)-136422等。
叠层栅型存储单元包含源、漏、浮栅、以及层叠在沟道形成区上的控制栅。热电子的产生被用来将电荷注入到浮栅中。储存在浮栅中的电荷向衬底释放。此时，需要对控制栅施加-10V的负高电压。借助于将例如3.3V的读出电压施加到控制栅而执行读出。在日本未经审查的专利公开No.Hei11(1999)-232886等中，已经描述了叠层栅型存储单元。
就提高数据处理速度而言，即使对非易失存储器件，非易失存储器件读出操作的提速也变得重要。在分离栅型存储器单元中，选择MOS晶体管的栅电极被构造成甚至用作擦除电极。因此，栅绝缘膜的厚度不得不被设定为相同于写入/擦除电压控制高电压MOS晶体管的栅绝缘膜的厚度，以便确保承受得了其电压。于是，选择MOS晶体管的Gm(定义为电流供应能力的跨导)变小，故分离栅型存储单元不太可能成为能够充分得到读出电流的结构。若什么也不做，则分离栅型存储单元不适合于低压下的高速运行。由于为了实现高的承受电压而对写入/擦除时施加有高电压的控制栅采用厚的栅氧化物膜，这降低了读出操作时的Gm，故叠层栅型单元不太可能成为能够充分确保读出电流的结构。
已知文献的美国专利No.4659828和5408115分别描述了与写入/擦除操作有关的发明，但未曾涉及到读出操作性能的改善。而且，虽然已知文献的日本未经审查的专利公开No.Hei5(1993)-136422描述了最相似于本发明的一种情况，但它所提出的是涉及到对二个彼此相邻的栅电极进行绝缘的方法，而没有公开读出性能。用来使逻辑操作器件具有高性能的现有技术未提供的非易失存储器件是需要的。
已经采用了一种结构，其中，位线被分成主位线和子位线，只有连接到待要工作和选择的存储单元的子位线才被选择和连接到其相应的主位线，且存储单元附近的位线的寄生电容被明显地减小，从而实现高速读出操作。但本发明人已经发现，如在叠层栅型存储单元中那样，即使对于位线，在写入时恐怕也必须施加高电压，必然使用来将子位线选择性地连接到其相应的主位线的MOS晶体管承受高电压，从而进一步降低读出路径的Gm，致使基于主位线/子位线的分层位线结构的提速将无法充分起作用。
本发明的目的是从存储器信息读出路径中消除妨碍提速的厚膜高电压MOS晶体管。
本发明的另一目的是提供一种半导体器件，它能够从非易失存储单元高速读出存储器信息。
从本说明书和附图的描述中，本发明的上述和其它的目的以及新颖特点将变得明显。
发明内容
下面简要地解释本申请所公开的有代表性的本发明的概述：
[1]半导体器件包括多个非易失存储单元(1)。各个非易失存储单元包含用于信息储存的MOS型第一晶体管区(3)以及对第一晶体管区进行选择的MOS型第二晶体管区(4)。第二晶体管区具有连接到位线(BL)的位线电极(16)和连接到控制栅控制线(CL)的控制栅电极(18)。第一晶体管区具有连接到源线的源线电极(10)、连接到存储器栅控制线(ML)的存储器栅电极(14)、以及设置在存储器栅电极正下方的电荷储存区(11)。第二晶体管区的栅承受电压低于第一晶体管区的栅承受电压。换言之，假设第二晶体管区的控制栅电极的栅绝缘膜(17)的厚度被定义为tc，且第一晶体管区的存储器栅电极的栅绝缘膜(11，12，13)的厚度被定义为tm，则它们之间的关系为tc<tm。此处，MOS是绝缘栅场效应晶体管结构的通称。
根据上面所述，当在数据读出操作时使非易失存储单元的第二晶体管区处于开通状态时，根据电流是否按照第一晶体管区的阈值电压状态而流动，存储器的信息被读出到相应的位线。第二晶体管区的栅氧化物膜厚度比第一晶体管区的栅氧化物膜厚度更薄，其栅承受电压也比第一晶体管区更低。因此，与存储器保持MOS晶体管区和选择MOS晶体管区二者都被制作成高承受电压的情况相比，在关于选择MOS晶体管区的比较低的栅电压下，能够容易地得到比较大的Gm，且能够相对提高整个非易失存储单元的电流供应能力亦即Gm，从而有助于读出速度的提高。
在对第一晶体管区设定比较高的阈值电压的操作时，例如高电压被施加到其存储器栅电极，以开通第二晶体管区，从而使电流能够从源线流到位线，控制栅侧上电荷储存区附近产生的热电子因而可以被保持在电荷储存区中。在对第一晶体管区设定比较低的阈值电压的操作时，例如高电压被施加到其存储器栅电极，以开通第二晶体管区，从而将位线电极和源线电极设定到电路的接地电位，电荷储存区中保持的电子从而可以排向存储器栅电极。于是，能够实现对第一晶体管区设定比较低的阈值电压或比较高的阈值电压的操作，而无须对控制栅的控制线和位线施加高电压。这保证了第二晶体管区的栅承受电压可以比较低。
为了使储存在电荷储存区中的电荷不容易泄漏到控制栅电极中，例如假设控制栅电极与电荷储存区之间的绝缘膜(9)的厚度被定义为ti，建立tm≤ti的关系是可取的。
为了按器件结构来确保第二晶体管区的低的承受电压，例如可以防止在形成于阱区中的位线电极与源线电极之间形成高密度的杂质区(30)。此高密度杂质区是杂质的扩散区。在非易失存储单元包含存储器保持MONOS区和选择MOS晶体管区的串联电路的情况下，二个晶体管区的串联连接的节点被构造成二者共用的扩散区(源-漏区)。当二个晶体管区共用的公共扩散区被插入在其间时，写入时高电压被施加到MONOS区以形成沟道，致使MONOS侧上的高电压经由二个晶体管区公共的扩散区从沟道被施加到选择MOS晶体管区。在MONOS型存储单元的情况下，选择MOS晶体管区处于高承受电压状态因而是至关重要的。
电荷储存区可以采用覆盖有绝缘膜的导电浮栅电极，或可以采用覆盖有绝缘膜的电荷捕获绝缘膜、覆盖有绝缘膜的导电微细颗粒层等。
提供了开关MOS晶体管(19)，它能够将位线连接到其相应的全局位线(GL)，并可以采用分割的位线结构(分层的位线结构)。分割的位线结构有助于在读出操作时仅仅某些非易失存储单元被连接到相应的全局位线，从而明显地减小位线的寄生电容并进一步提高读出操作速度。此时，由于在擦除/写入操作时高电压可以不施加到位线，故开关MOS晶体管的栅氧化物膜厚度可以被形成得比第一晶体管区的更薄。总之，容易对开关MOS晶体管提供比较大的电流供应能力。而且，有可能利用分割的位线结构来确保读出操作的提速。
[2]作为另一种详细的情况，半导体器件包括对控制栅控制线进行驱动的第一驱动器(21)、对存储器栅控制线进行驱动的第二驱动器(22)、将开关MOS晶体管驱动到开通状态的第三驱动器(23)、以及对源线进行驱动的第四驱动器(24)。第一驱动器和第三驱动器采用第一电压作为工作电源，而第二驱动器和第四驱动器采用高于第一电压的电压作为工作电源。
此半导体器件具有控制电路(76)，当第一晶体管区的阈值电压取高时，此控制电路将第一驱动器的工作电源设定为第一电压，，将第四驱动器的工作电源设定为比第一电压高的第二电压，并将第二驱动器的工作电源设定为比第二电压高的第三电压，从而使热电子能够从位线电极侧排出到相应的电荷储存区中。
当第一晶体管区的阈值电压取低时，此控制电路将第二驱动器的工作电源设定为比第三电压高的第四电压，从而将电子从电荷储存区排出到相应的存储器栅电极。
其阈值电压已经被降低了的第一晶体管区，可以被设定为例如耗尽型。其阈值电压已经被提高了的第一晶体管区，可以被设定为例如增强型。存储器栅电极在读出操作时可以被设定为电路的接地电压。由于对第一晶体管区配备了对其进行选择的第二晶体管区，故还能够进行关于写入和擦除的没有严格验证操作的选择。
当储存在非易失存储单元中的信息被读取时，控制电路可以将第一驱动器的工作电源设定为第一电压，并将存储器栅电极和源线电极设定为电路的接地电位。读出操作中电流的方向导致其方向从位线到源线。
当储存在非易失存储单元中的信息被读取时，控制电路可以将第一驱动器的工作电源设定为第一电压，并将存储器栅电极和位线电极设定为电路的接地电位。与上述相反，读出操作中电流的方向导致其方向从源线到位线。
上述的半导体器件可以不仅仅是分立的非易失存储器，也可以是诸如具有提供在芯片上的非易失存储器的微计算机、数据处理器之类的半导体器件。例如，半导体器件还具有逻辑工作单元(61)，它以第一电压作为工作电源来执行逻辑操作。
当从布局的观点看时，各个第一驱动器和第三驱动器可以接收地址译码信号(51)，致使其操作被选择，且各个第二驱动器和第四驱动器可以接收第一驱动器的输出(52)，致使其操作被选择。
第一驱动器和第三驱动器可以被排列在一侧上，且第二驱动器和第四驱动器可以被排列在另一侧上，其中至少一个非易失存储单元阵列(50)被插入在其间。有可能将各自以高电压作为工作电源而工作的各个驱动器与各自以比较低的电压作为工作电源而工作的各个电路彼此分隔开。
在存储器阵列中，各个存储器栅控制线(ML)被与各个存储器栅电极集成制作，并可以构造低电阻金属层(MGmt)，以便分别层叠在多晶硅层(MGps)上。控制栅控制线(CL)还可以与其相应的控制栅电极集成构造。而且，可以构造低电阻金属层(CGmt)，以便层叠在其相应的多晶硅层(CGps)上。这样，就能够减小布线电阻。
用来分别使各存储器栅控制线响应于读出操作导通到电路的接地电位的放电MOS晶体管53，可以被提供在存储器栅控制线的不同位置处。这样有可能形成迅速的过渡到读出操作启动状态。
作为位于分割位线结构下方的开关MOS晶体管，可以采用p沟道MOS晶体管(19p)。因而有可能防止信号电平被开关MOS晶体管的阈值电压降低，并满意地克服相应位线读出信号电平的电压降低。然而，当使相应的非易失存储单元的阈值电压高时，即使试图过将位线设定为电路的接地电位，位线的电位也不会达到低于p沟道开关MOS晶体管阈值电压的电平。为了解决这一问题，可以由CMOS传送栅(19p，19n)来构成开关MOS晶体管。
各互补于开关MOS晶体管进行开关操作的n沟道放电MOS晶体管(20n)，可以被提供在其相应的位线处。这样，当相应的位线经由开关MOS晶体管被选择时，位线被其相应的放电MOS晶体管完全放电，致使能够防止开始读出之前被预充电的全局位线的电平发生不希望的变化，从而有助于稳定读出信号的读出和读出操作的提速。
[3]下面从稍许不同于上述的观点来理解本发明。半导体器件具有以矩阵形式排列在半导体衬底(2)中的非易失存储单元(1)。各个非易失存储单元在半导体衬底中包括连接到源线(SL)的源线电极(10)、连接到位线(BL)的位线电极(16)、以及插入在源线电极与位线电极之间的沟道区。而且，非易失存储单元还包括沟道区上经由第一绝缘膜(17)排列在位线电极附近且连接到控制栅控制线(CL)的控制栅电极(18)以及经由第二绝缘膜(12，13)和电荷储存区(11)排列的电隔离于控制栅电极(18)且连接到存储器栅控制线(ML)的存储器栅电极(14)。第一绝缘膜的承受电压低于第二绝缘膜的承受电压。
在关于具有控制栅电极的选择MOS晶体管比较低的栅电压下，就容易得到比较大的Gm。能够使整个非易失存储单元的电流供应能力亦即Gm比较大，从而有助于读出速度的提高。
为了从其存储器栅看时相对地将非易失存储单元的阈值电压设定为高，例如，高电压被施加到其存储器栅电极以开通控制栅电极侧，从而使电流能够从源线流到位线，控制栅电极侧上电荷储存区附近产生的电子因而可以被保持在电荷储存区中。相反，为了设定比较低的阈值电压，例如，高电压被施加到其存储器栅电极以开通控制栅电极侧，从而将位线电极和源线电极设定为电路的接地电位，保持在电荷储存区中的电子因而可以被排出到存储器栅电极。这样，就能够实现对非易失存储单元设定比较低的阈值电压或比较高的阈值电压的操作，而无须将高电压施加到控制栅的控制线和位线。这就保证了控制栅电极侧上的栅承受电压可以比较低。
根据另一个具体情况的具有非易失存储单元的半导体器件包括各驱动控制栅控制线的控制栅驱动器、各驱动存储器栅控制线的存储器栅驱动器、以及各驱动源线的源驱动器。此时，控制栅驱动器可以采用第一电压作为工作电源，且各个存储器栅驱动器和源驱动器可以采用高于第一电压的电压作为工作电源。
此半导体器件具有控制电路，当使从存储器栅电极看的非易失存储单元的阈值电压高时，此控制电路将控制栅驱动器工作电源设定为第一电压，将源驱动器的工作电源设定为高于第一电压的第二电压，并将存储器栅驱动器的工作电源设定为高于或等于第二电压的第三电压，电子从而能够从位线电极侧注入到相应的电荷储存区中。
当使从存储器栅电极看的非易失存储单元的阈值电压低时，此控制电路将存储器栅驱动器的工作电源设定为大于或等于第三电压的第四电压，电子从而从电荷储存区排出到相应的存储器栅电极。
当储存在非易失存储单元中的信息被读取时，控制电路将控制栅驱动器的工作电源设定为第一电压，并将存储器栅电极和源线电极设定为电路的接地电位。此读出操作中的电流方向导致其方向从位线到源线。顺便说一下，此时，存储器栅电极的电压可以高于接地电位。
当储存在非易失存储单元中的信息被读取时，控制电路将控制栅驱动器的工作电源设定为第一电压，并将存储器栅电极和位线电极设定为电路的接地电位。与上述相反，此读出操作中的电流方向导致其方向从源线到位线。此时，以相似于上述的方式，存储器栅电极的电压可以高于接地电位。
此半导体器件不仅可以是分立的非易失存储器，还可以是具有提供在芯片上的非易失存储器的微计算机、数据处理器之类。例如，此半导体器件具有逻辑工作单元，它以第一电压作为工作电源来执行逻辑操作。
控制栅驱动器可以是输入有地址译码信号的驱动器，致使其操作被选择，且各个存储器栅驱动器和源驱动器可以是基于控制栅驱动器输出的驱动器，致使其操作被选择。
控制栅驱动器可以被排列在一侧上，且存储器栅驱动器和源驱动器可以被排列在另一侧上，其间至少插入一个非易失存储单元阵列。这就容易将各自以高电压作为工作电源而工作的各个驱动器与各自以比较低的电压作为工作电源而工作的各个电路彼此分隔开。
在非易失存储单元阵列中，存储器栅控制线可以与存储器栅电极集成制作，且利用层叠在多晶硅层上，可以分别形成低电阻金属层。这样就能够降低布线电阻。
来关注由存储器栅驱动器和源驱动器形成的芯片占据面积的减小。在非易失存储单元阵列中，存储器栅驱动器(22A)最好被共用于存储器栅控制线与控制栅控制线成对的多个单元中，且源驱动器(24A)最好被共用于源线与控制栅控制线成对的多个单元中。此时，被相应存储器栅驱动器共用的存储器栅控制线的数目最好少于或等于被相应源驱动器共用的源线的数目。例如，当使电流在源与漏之间流动，从而将高电压施加到存储器栅作为相对于非易失存储单元的写入格式时，与写入被选择的存储单元共用存储器栅控制线的写入非选择的非易失存储单元的源和存储器栅之间的电场不增强，特别是若用来使电流在写入被选择的存储单元的源与漏之间流动的源电位经由相应的源线被馈送。若源电位是写入非选择的低的源电位，则与擦除时可比拟的大电场有可能会作用在与写入被选择的存储单元共用存储器栅控制线的写入非选择的存储单元的源和存储器栅之间。出现一种干扰，如此大的电场不希望有地改变处于写入状态的存储单元的阈值电压。被存储器栅驱动器共用的存储器栅控制线的数目和被源驱动器共用的源线的数目之间的上述关系，在预先防止这种干扰方面是有用的。
可以基于构成关于其相应的多个控制栅控制线的选择状态的OR的OR电路的输出，来驱动存储器栅驱动器和源驱动器。此时，OR电路的输入级可以用采用控制栅控制线延长部分作为其栅电极的晶体管，以便减小OR电路布局面积。
就读出操作的提速而言，用来分别响应于读出操作而使存储器栅控制线连接到第一电源电压的多个充电MOS晶体管可以被提供在存储器栅控制线的不同位置处。就读出操作而言，能够缩短使各个存储器栅控制线过渡到所希望电平所需的时间。
而且，为了控制相应存储单元的阈值电压，使之处于预定的电压分布内，在写入操作之后可以执行写入验证操作，并在擦除操作之后可以进行擦除验证操作。
[4]此处按各个存储单元的器件结构来列出本发明的要点。不一定要提供所有的要点，也可以单独或以各种组合的形式出现。顺便说一下，本发明的先决条件在于，写入/擦除时施加有高电压的栅电极以及选择MOS晶体管的栅电极，被构造成彼此分隔开。(1)各个选择MOS晶体管的栅绝缘膜的厚度被设定为薄于处置写入/擦除电压的高电压MOS晶体管的栅绝缘膜厚度，从而提高选择MOS晶体管的Gm。在栅绝缘膜的厚度最薄的情况下，选择MOS晶体管的栅绝缘膜的厚度被设定成等于具有逻辑操作单元(核心逻辑)电荷的MOS晶体管即处置往返外界的信号的输入/输出的I/O MOS晶体管的栅氧化物膜厚度。而且，选择MOS晶体管的栅电极被其相应的高速工作的核心逻辑MOS晶体管驱动。(2)构成单元的各个选择MOS晶体管的扩散层，与具有其栅氧化物膜的核心逻辑即I/O MOS晶体管的扩散层共用，从而抑制短沟道效应。而且，使存储器保持MOS晶体管的扩散层的结承受电压高于选择MOS晶体管扩散层的结承受电压。(3)用来确定选择MOS晶体管的阈值电压的p型沟道杂质的密度，被设定成使晶体管的阈值电压为正，并被设定为厚于存储器保持MOS晶体管的。在存储器保持MOS晶体管中，使其中性阈值为负，致使擦除时的阈值变得足够低，从而在大范围内得到读出电流。p型沟道杂质的密度被设定为低于选择MOS晶体管的密度。作为变通，为了将存储器保持MOS晶体管的中性阈值设定为负，使其沟道的n型杂质密度高于其阈值为正的选择MOS晶体管的沟道n型杂质密度。
这样，就能够得到半导体非易失存储器件读出速度的改善。因此，此半导体非易失存储器件能够被用于高速程序读出。若采用本发明技术的半导体集成电路器件被使用，则能够以低的成本实现高性能的信息装置。本发明能够用于便携式装置等，在这些便携式装置中没有建立能够高速读出的暂时储存存储器件的空间。
附图说明
图1是剖面图，示出了用于本发明的非易失存储单元的一个例子；
图2是解释图，典型地说明了关于图1所示非易失存储单元的特性；
图3是解释图，举例说明了非易失存储单元的擦除和写入状态被设定为耗尽型和增强型的阈值电压状态；
图4是解释图，举例说明了非易失存储单元的擦除和写入状态都被设定为增强型的阈值电压状态；
图5是解释图，作为比较例子示出了有关图2所示非易失存储单元在其优化之前的几种连接形式；
图6是解释图，举例说明了有关具有浮栅的叠层栅型快速存储单元的器件区、工作电压、以及分层位线结构；
图7是解释图，举例说明了有关分割栅型快速存储单元的器件区、工作电压、以及分层位线结构；
图8是解释图，举例说明了有关一晶体管/一存储单元的MONOS叠层栅型存储单元的器件区、工作电压、以及分层位线结构；
图9是解释图，举例说明了有关2晶体管/1存储单元的MONOS型存储单元的器件区、工作电压、以及分层位线结构；
图10是剖面图，示出了器件区，其中注意了图2所示非易失存储单元的写入操作；
图11是剖面图，示出了相似于图10写入电压状态的电压施加状态被提供给由存储器保持MONOS和选择MOS晶体管的串联电路组成的非易失存储单元结构的方式；
图12是平面图，举例说明了图1所示非易失存储单元的平面结构；
图13是平面图，举例说明了图6和8所示各个非易失存储单元的平面结构；
图14是平面图，举例说明了图7所示非易失存储单元的平面结构；
图15是平面图，举例说明了图9所示非易失存储单元的平面结构；
图16是电路图，示出了采用图1所示非易失存储单元的存储单元阵列的一个例子；
图17是电路图，示出了其中ZMOS由CMOS传送门构成的存储单元阵列的一个例子；
图18是电路图，示出了采用子位线放电晶体管的存储单元阵列的一个例子；
图19是电路图，举例说明了关于采用图1所示非易失存储单元的存储单元阵列的驱动器布局；
图20是电路图，示出了存储单元阵列的一个例子；
图21是电路图，示出了存储单元阵列的另一个例子；
图22是电路图，示出了存储单元阵列的又一个例子；
图23是时间图，举例说明了在非易失存储单元的读出操作中电流的方向从源线延伸到位线时的操作时刻；
图24是微计算机的方框图，其中，非易失存储器已经采用了非易失存储单元被提供在芯片上；
图25是方框图，示出了快速存储器模块的详细例子；
图26是电路图，举例说明了关于非易失存储单元的正向读出操作形式；
图27是时间图，举例说明了图26的正向读出操作的主要信号波形；
图28是电路图，举例说明了关于非易失存储单元的反向读出操作形式；
图29是时间图，举例说明了在读出放大器输入侧上的主位线已经被预充电之后，当图28的反向读出操作开始时的主要信号波形；
图30是时间图，举例说明了在读出放大器输入侧上的主位线未被预充电的图28的反向读出操作开始时的主要信号波形；
图31是解释图，举例说明了关于非易失存储单元的其它写入电压条件等；
图32是电路图，示出了另一个例子，说明了已经采用非易失存储单元的存储单元阵列以及驱动器的布局；
图33是电路图，举例说明了一种电路格式，其中，存储器栅控制线被其相应的驱动器根据图19所示控制栅控制线的选择而分别驱动；
图34是电路图，原则上示出了相应于图32的存储器栅控制线的驱动格式；
图35是解释图，详细示出了电压以可允许的干扰状态被施加到存储单元的状态；
图36是电路图，举例说明了一种结构，此结构需要选定控制栅控制线的路线作为存储器栅控制线的驱动形式；
图37是电路图，举例说明了逻辑电路的一种具体结构；
图38是平面图，举例说明了NOR门的一种布局结构；
图39是解释图，举例说明了根据是否采用源线耦合的MOS晶体管而得到的效果之间的差别；
图40是根据本发明第一实施方案的存储单元的剖面图；
图41是用来描述根据本发明第一实施方案的存储单元的工作以及施加到其上的电压的曲线；
图42是剖面图，示出了根据本发明第一实施方案的存储单元与其它MOS晶体管混合的情况；
图43是根据本发明第二实施方案的存储单元的剖面图；
图44是用来描述根据本发明第二实施方案的存储单元的工作以及施加到其上的电压的曲线；
图45是根据本发明第二实施方案的存储单元的一种修正的剖面图；
图46是剖面图，示出了根据本发明第二实施方案的存储单元中沟道密度的差别；
图47是根据本发明第三实施方案的存储单元的剖面图；
图48是根据本发明第四实施方案的存储单元的剖面图；
图49是根据本发明第五实施方案的存储单元的剖面图；
图50是有关半导体集成电路制造工艺的第一剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图51是有关半导体集成电路制造工艺的第二剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图52是有关半导体集成电路制造工艺的第三剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图53是有关半导体集成电路制造工艺的第四剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图54是有关半导体集成电路制造工艺的第五剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图55是有关半导体集成电路制造工艺的第六剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图56是有关半导体集成电路制造工艺的第七剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图57是有关半导体集成电路制造工艺的第八剖面图，在此半导体集成电路中，根据本发明的存储单元与其它MOS晶体管混合；
图58是电路图，举例说明了根据本发明的各个存储单元被应用于其中的存储器阵列的构造；
图59是根据本发明第六实施方案的存储单元的剖面图；
图60是有关根据本发明第六实施方案的存储单元的制造工艺的第一剖面图；
图61是有关根据本发明第六实施方案的存储单元的制造工艺的第二剖面图；
图62是有关根据本发明第六实施方案的存储单元的制造工艺的第三剖面图；
图63是根据本发明第七实施方案的存储单元的剖面图。
具体实施方式
图1示出了非易失存储单元(以下也简称为存储单元)的一个例子。非易失存储单元1包括其中提供在硅衬底上的p型阱区2、用于信息储存的MOS型第一晶体管区3、以及对第一晶体管区3进行选择的MOS型第二晶体管区4(选择MOS晶体管区)。第一晶体管区3包括用作连接到源线的源线电极的n型扩散层(n型杂质区)、电荷储存区(例如氮化硅膜)11、排列在电荷储存区11正面和背面上的绝缘膜(例如氧化硅膜)12和13、在写入和擦除时用来施加高电压的存储器栅电极(例如n型多晶硅层)14、以及用来保护存储器栅电极的氧化物膜(例如氧化硅膜)15。绝缘膜12被形成为5nm厚，电荷储存区11被形成为10nm厚(氧化硅膜转换)，而氧化物膜13被形成为3nm厚。第二晶体管区4具有用作连接到位线的位线电极的n型扩散层(n型杂质区)16、栅绝缘膜(例如氧化硅膜)17、控制栅电极(例如n型多晶硅层)18、以及使控制栅电极18与存储器栅电极14彼此隔离的绝缘膜(例如氧化硅膜)9。
假设第一晶体管区3的电荷储存区11的厚度和排列在其正面和背面上的绝缘膜12和绝缘膜13的厚度的总和(总称为存储器栅绝缘膜11、12、13)被示为tm，控制栅电极18的栅绝缘膜17的厚度被示为tc，且控制栅电极18与电荷储存区11之间的绝缘膜的厚度被示为ti，则有关系tc<tm≤ti。第二晶体管区4的栅承受电压被设定为比第一晶体管区3的栅承受电压低了栅绝缘膜17与存储器栅绝缘膜11、12、13之间尺寸的差值。图12举例说明了图1所示非易失存储单元1的平面结构。
顺便说一下，扩散层16部分中所述的术语漏，意味着扩散层16在数据读出操作时用作晶体管的漏电极，而扩散层10部分中所述的术语源，意味着扩散层10在数据读出时用作晶体管的源电极。在擦除/写入操作中，漏电极和源电极的功能相对于漏和源的标注可能互换。
图2典型地示出了有关图1所示非易失存储单元的特性。图2举例说明了分层位线结构中非易失存储单元1的一种连接形式。扩散层16被连接到子位线BL(以下也简称为位线BL)，扩散层10被连接到源线SL，存储器栅电极14被连接到存储器栅控制线ML，而控制栅电极18被连接到控制栅控制线CL。子位线BL经由n沟道开关MOS晶体管(ZMOS)19，被连接到主位线(也称为全局位线)GL。虽然图中未特别示出，但多个非易失存储单元1被连接到子位线BL，且多个位线BL经由ZMOS 19被连接到一个主位线GL。
对控制栅控制线CL进行驱动的第一驱动器(字驱动器)21、对存储器栅控制线ML进行驱动的第二驱动器22、对ZMOS 19进行开关驱动的第三驱动器(Z驱动器)23、以及对源线SL进行驱动的第四驱动器24，被典型地示于图2中。驱动器22和24由采用其栅承受电压为高电压的MOS晶体管的高电压MOS驱动器构成。驱动器21和23由采用其栅承受电压比较低的MOS晶体管的驱动器构成。
例如，在对非易失存储单元1的第一晶体管区3设定比较高的阈值电压的写入操作时，存储器栅电压Vmg和源线电压Vs分别被设定为高电压，1.8V被馈送作为控制栅电压Vcg，写入选择位线被设定为0V(电路的接地电位)，而写入非选择位线被设定为1.8V。在此状态下，写入选择位线的第二晶体管区4被开通，从而使电流从扩散层10流到扩散层16。此电流在控制栅电极18侧上电荷储存区11附近引起的热电子，可以被保持在电荷储存区11中。当用大约几微安到大约几十微安范围内的恒定电流作为写入电流进行写入时，写入选择位线的电位不局限于接地电位。例如，可以对其施加大约0.8V，以便提供沟道电流。在写入操作时，扩散层10用作n沟道存储单元中的漏，而扩散层16用作源。这种写入格式导致热电子的源侧注入。
例如，在对第一晶体管区3设定比较低的阈值电压的擦除操作中，施加高电压作为存储器栅电压Vmg，以便使保持在电荷储存区11中的电子放电到存储器栅电极14中。此时，扩散层10被设定为电路的接地电位。此时可以使第二晶体管区4成为开通状态。
如从上述作用于第一晶体管区3的写入/擦除操作可见，上述的操作能够实现而无须对控制栅控制线CL和位线BL施加高电压。这保证了第二晶体管区4的栅承受电压可以比较低。ZMOS 19也无须具有高承受电压。
如图3举例说明的那样，虽然没有特别的限制，但保持在其阈值电压被降低了的擦除状态中的第一晶体管区3，被设定为耗尽型，而保持在其阈值电压被提高了的写入状态中的第一晶体管区3，被设定为增强型。在图3的擦除和写入状态中，存储器栅电极4在读出操作时可以被设定为电路的接地电位。而且，例如当读出操作被提速时，电源电压Vdd可以被加到存储器栅电极14。另一方面，例如当如图4所示擦除和写入状态二者都被设定为增强型时，电源电压Vdd在读出操作时被加到存储器栅电极14。在图3和4二者的阈值状态下，对第一晶体管区3进行选择的MOS型第二晶体管区4，在本发明的情况下，与用于信息储存的MOS型第一晶体管区3相关地被提供。因此，没有必要对写入和擦除执行验证操作。当必须对存储单元减轻写入和擦除操作例如写入次数增加所造成的应力时，可以进行验证操作。
在图2的非易失存储单元1于图3的阈值状态下的读出操作中，源线电压Vs和存储器栅电压Vmg可以被设定为0V，而各个被读取和选择的存储单元的控制栅电压Vcg可以被设定为1.8V的选择电平。当使第二晶体管区4开通时，根据电流是否按照第一晶体管区3的阈值电压状态流动，存储器信息被读入到相应的位线BL。由于第二晶体管区4的栅氧化物膜比第一晶体管区4的栅氧化物膜更薄，且栅承受电压也更低，故与存储器保持MOS晶体管和选择晶体管都被制作成高承受电压的情况相比，能够相对增大非易失存储单元1的整个电流供应能力，于是有可能提高数据读出的速度。
在非易失存储单元1的读出操作时，电流的方向可以被设定为与正向相反的方向(反向)。如图23举例说明的那样，源线电压Vs被设定为1.8V而位线电压Vd设定为0V。在关于各个读出和被选择存储单元的图23的时刻t0，控制栅电压Vcg被设定为选择电平(1.8V)。由于在本例子情况下存储单元处于擦除状态而降低了阈值电压，故位线电压Vd升高。此电压的变化由未示出的读出放大器探测。
图26以电路图的形式举例说明了有关非易失存储单元1的正向读出操作的形式。Iread表示读出电流的方向。图27举例说明了馈送Iread时的主信号波形。图28以电路图的形式举例说明了有关非易失存储单元1的反向读出操作的形式。图29和30举例说明了此时的主信号波形。图29示出了读出放大器输入侧上的GL被预充电然后开始读出操作的情况，而图30示出了不预充电读出放大器输入侧上的GL而开始读出操作的情况。图26和28所示的读出放大器可以是微分输入型。在此情况下，各个读出放大器的参考输入是图27、29、30中数据输入侧上的存储器Vth的高电压侧与低电压侧之间的电压。
作为比较例，图5示出了图2所示非易失存储单元2在其优化之前的几种连接状态。有关本发明的比较例1示出了一种模式，其中使写入电流的方向(Iprog)与本发明相反。在此情况下，由于写入高电压6V必须施加到子位线BL，故需要将ZMOS设定为高电压MOS晶体管且将Z驱动器设定为高电压MOS驱动器。在分层位线结构中，与本发明的形式相比，存储器信息的读出操作变慢。
比较例2示出了一种结构，其中第一晶体管区3被连接到子位线BL，而第二晶体管区4被连接到源线SL，从而使写入电流从源线SL侧流到子位线BL侧。由于此情况下写入高电压被施加到源线SL侧，故需要将第二晶体管区4构造成高承受电压结构，并将字驱动器构造成高电压MOS驱动器。在此方面，本例子是不适合于读出操作提速的。
比较例3示出了一种构造，其中第一晶体管区3被连接到子位线BL，而第二晶体管区4被连接到源线SL，从而使写入电流从位线BL侧流到源线SL侧。即使在此情况下，也需要以相似于比较例1的方式将ZMOS和Z驱动器构造成高电压MOS晶体管。在此方面，本例子是不适合于读出操作提速的。
如从图5可见，为了提高非易失存储单元1的读出操作的速度，第一晶体管区3被连接到源线SL，第二晶体管区4被连接到位线BL，且写入电流的方向被设定为从源线SL侧延伸到位线BL侧。这导致最佳的条件。
作为比较例子，图6-9示出了不同于图2所示非易失存储单元的非易失存储单元。图6举例说明了有关具有浮栅的叠层栅型快速存储单元的器件区、工作电压、以及分层位线结构。图7举例说明了有关分割栅型快速存储单元的器件区、工作电压、以及分层位线结构。图8举例说明了有关1Tr(晶体管)/1MC(存储单元)型MONOS(金属-氧化物-氮化物-氧化物-半导体)叠层栅型快速存储单元的器件区、工作电压、以及分层位线结构。图9举例说明了有关2 Tr/1MC型MONOS型存储单元的器件区、工作电压、以及分层位线结构。图13举例说明了图6和8所示各种非易失存储单元的平面结构，图14举例说明了图7所示非易失存储单元的平面结构，而图15举例说明了图9所示非易失存储单元的平面结构。
在写入和擦除操作时，叠层栅型、分割栅型、以及MONOS型分别需要施加高电压作为位线电压Vd或控制栅电压Vcg。于是，由于高电压如所需被施加到构成用来驱动控制栅电极的字驱动器的MOS晶体管、存储单元控制栅电极正下方的MOS晶体管区、连接到其漏的ZMOS、以及构成用来驱动ZMOS的Z驱动器的MOS晶体管，故它们由厚膜高电压MOS晶体管构成。这些厚膜高电压MOS晶体管被包含在读取路径中对读出速度进行速率控制。因此，这些非易失存储单元的使用使得难以执行高速读出操作。
图6所示的叠层栅型非易失存储单元的擦除操作导致从浮栅FG抽出电子，这些电子被F-N隧穿作用储存到衬底的操作。其写入操作导致这些电子被热电子储存在浮栅FG中的操作。图7所示分割栅型非易失存储单元的擦除操作导致从浮栅FG抽出电子，这些电子被F-N隧穿作用储存到控制栅的操作。其写入操作导致这些电子由于控制栅末端处产生的热电子注入到源侧而储存在浮栅FG中的操作。图8所示的1Tr/1单元型MONOS型非易失存储单元的擦除操作导致从电荷存储层ONO的氮化物膜N抽出电子，这些电子被F-N隧穿作用储存到控制栅的操作。其写入操作导致将电压施加到源端子(在晶体管层面内，源和漏互换)，并将热电子储存在电荷储存区ONO的氮化物膜中的操作。2 Tr/1单元型MONOS型非易失存储单元的擦除操作导致将负电压施加到存储器栅，从而从电荷存储层ONO的氮化物膜N抽出F-N隧穿电子，将这些电子储存到衬底的操作。其写入操作利用隧穿作用由存储器栅正下方的沟道的电位导致将电子储存在电荷存储层ONO的氮化物膜N中。
显然，图6-9所示各个比较例所述的叠层栅型、分割栅型、以及MONOS型中的任何一种，都在存储器信息读取路径中插入了高电压MOS晶体管，并限制读出操作提速。
图10示出了注意图2所示非易失存储单元的写入操作时的器件区。在图中所示的写入电压状态中，在电荷储存区11正下方的控制栅电极18附近形成了6V的沟道。另一方面，控制栅电极18正下方的沟道为0V。于是，在电荷储存区11的存储器栅电极18正下方形成了陡峭的电场(突变电场)，从而有可能控制流过源-漏沟道的电流。热电子由于突变电场而产生，并被储存在电荷储存区11中。由于控制栅电极18正下方的沟道为0V，故控制栅电极18的绝缘膜17有保证被减薄到与例如无高承受电压的逻辑电路等那样的大多数MOS晶体管完全相同或基本上相等的程度。当电流减小时，控制栅电极18正下方的沟道约为0.8V。
控制栅电极18正下方的沟道在写入操作时不被设定为6V的理由是，没有高密度杂质区例如扩散层被形成在制作于阱区2中的位线电极16与源线电极10之间。假设由存储器保持MONOS和选择MOS晶体管的串联电路组成的非易失存储单元(等效于图9的MONOS)的结构被构造成如图11举例所述的例子那样，则二种晶体管的串联连接节点被构造成二者共用的扩散区(源-漏区)30。当被二者晶体管共用的公共扩散区30被插入在其间时，高电压在写入时被施加到MONOS以形成沟道，致使MONOS侧上的高电压经由二种晶体管共用的扩散区30从沟道被施加到选择MOS晶体管。在图11中示出了相似于图10的写入电压状态的电压施加状态，接近5V的电压被施加到位于控制栅电极31与存储器栅电极32之间的扩散层30，且在漏末端产生热电子，并被引入电荷存储层33中。由于控制栅电极31与存储器栅电极32之间的扩散层30导致5V，故控制栅电极31的绝缘膜需要达到各个高电压MOS的绝缘膜的厚度。因此，无法执行高速读出操作。如在图9的情况中那样，在MONOS型存储单元的情况下，重要的是选择MOS晶体管是高承受电压型的。
图16示出了采用非易失存储单元1的存储单元阵列的一个例子。非易失存储单元1被排列成具有1024行×2048列并以16行×2048列为单位共用源线SL。对应于1列的64个非易失存储单元，被连接到子位线BL，并经由p沟道ZMOS 19p分别被连接到主位线GL。当p沟道型MOS晶体管被采用作为ZMOS 19p时，在ZMOS之前和之后，传播信号电平未被降低一个阈值电压。从而有可能克服相应位线BL读出信号电平的电压降低。
然而，当执行非易失存储单元1的写入或擦除时，即使已经试图将位线BL设定为电路的接地电位(0V)，位线的电位也不达到低于p沟道型ZMOS 19p的阈值电压的电平。为了解决这一问题，可以采用CMOS传送门，其中，p沟道型ZMOS 19p与n沟道型ZMOS 19n被并联连接，如图17举例说明的那样。构成CMOS传送门的ZMOS 19p和19n，分别由地址译码器的译码信号开关控制。参考号40所指的逻辑意味着地址译码器的译码输出末级。
图18示出了采用非易失存储单元1的存储单元阵列的另一个例子。在此图所示的例子中，与p沟道型ZMOS 19p互补开关工作的n沟道型放电MOS晶体管20n，被提供在其相应的子位线BL处。于是，当子位线BL经由ZMOS 19p被选择时，子位线BL就被相应的放电MOS晶体管20n完全放电。因此有可能防止在开始读出之前预充电了的主位线GL的电平发生不希望有的变化，有可能利用微分读出放大器等来稳定读出信号的读出操作，并有可能有助于读出操作的提速。ZMOS 19p和放电MOS晶体管20n受地址译码器的译码信号开关控制。参考号41所指的逻辑意味着地址译码器的译码输出末级。
图19举例说明了与采用非易失存储单元1的存储单元阵列相关的驱动器的布局。各个存储单元阵列50和50具有例如图16所解释的那种结构。第一驱动器21和第三驱动器23被排列在一侧上，而第二驱动器22和第四驱动器24被排列在另一侧上，以二个存储单元阵列50和50插入在其间。第一驱动器21和第三驱动器23分别接收地址译码信号51，致使其操作被选择。第二驱动器22和第四驱动器24分别接收第一驱动器21的输出信号52，致使其操作被选择。于是有可能将各以高电压作为工作电源而工作的驱动器与各以比较低的电压作为工作电源而工作的电路彼此分隔开。
顺便说一下，在图19所示结构中的控制栅或存储器栅部件中，能够执行写入操作。此时，源线被对应于16行作为单位的存储单元共用。而且，用16个控制栅控制线52上的OR信号来驱动控制源线。Prog是写入操作控制信号。
在存储单元阵列50和50中，存储器栅控制线ML分别与存储器栅电极集成制作，并借助于将低电阻金属层MGmt层叠在多晶硅层MGps上而构成。使多晶硅层MGps和低电阻金属层MGmt在适当地点相接触。控制栅控制线CL也与控制栅电极集成制作，并借助于将低电阻金属层CGmt层叠在多晶硅层CGps上而构成。也使多晶硅层CGps和低电阻金属层CGmt在适当位置相接触。借助于采用其中多晶硅布线被形成在低电阻金属层背面的短路结构，能够减小布线电阻。
用来响应于读出操作而使存储器栅控制线ML导通到电路的接地电位Vss(0V)的放电MOS晶体管53，被提供在存储器栅控制线ML的不同位置处。即使存在着由各个存储器栅控制线ML的寄生电容和布线电阻等产生的比较大的延迟组成部分，存储器栅控制线ML也能够为了读出操作而被迅速放电，故能够得到向读出操作启动状态的迅速过渡。
在图16-19所述的存储单元阵列50的构造中，位(8位)写入被启动为写入单位。而且，由于与正常热电子相比，因为如上所述源侧注入而写入电流小，在控制栅控制线(字线)部件中的诸如128位的写入也被启动。虽然擦除部件基本上被用作字线部件，但擦除部件可以是共用图16举例说明的源线SL的部件。或者，多个源线SL的部件可以被成批收集。
顺便说一下，当考虑到沿字线方向的缺陷释放时，缺陷释放的部件导致采用共用至少源线SL的部件。为了进行缺陷释放，虽然在图中未特别示出，但提供了用缺陷部分代替的释放存储器阵列、储存要通过非易失存储器等释放的地址的释放地址程序电路、对释放地址程序电路中储存的地址和存取地址进行比较的地址比较器、以及释放选择电路。当地址比较器的比较结果表示它们彼此符合时，释放选择电路就根据存取地址而禁止访问，并利用与此符合有关的释放地址作为其变通而操作释放存储器阵列。
图20-22示出了根据本发明的非易失存储单元1的其它剖面结构。如图20举例说明的那样，电荷储存区11和存储器栅电极14可以被排列在控制栅电极18上。如图21所示，电荷储存区11和存储器栅电极14被排列在控制栅电极18附近，且存储器栅电极14可以被制作成侧壁栅。或者，如图22所示，控制栅电极18可以被制作成侧壁栅。
虽然在图中未特别示出，但电荷储存区11不局限于采用覆盖有如上所述的氮化硅膜那样的绝缘膜的电荷捕获绝缘膜。作为变通，可以采用覆盖有绝缘膜的导电浮栅电极(例如多晶硅电极)或覆盖有绝缘膜的导电颗粒层等。导电颗粒层可以由例如纳米点构成，其中多晶硅被形成为点状。
图24示出了半导体器件例如微计算机的整个构造，其中，采用了上述非易失存储单元的非易失存储器被提供在芯片上。虽然没有特别的限制，但利用CMOS集成电路制造技术，此微计算机60被制作在如单晶硅的一个半导体衬底(半导体芯片)上。微计算机60包括CPU(中央处理器)61、用作易失存储器的RAM 62、用作非易失存储器的快速存储器模块63、快速存储器控制器64、总线状态控制器65、诸如输入/输出端口电路之类的输入/输出电路(I/0)66、以及其它的外围电路67。这些电路模块被连接到内部总线68。内部总线68包括分别用于地址、数据、以及控制信号的信号线。CPU 61包括指令控制器和执行装置，并对获取的指令进行译码，且根据译码结果而执行算术处理。快速存储器模块63中储存CPU 61的操作程序和数据。RAM 62用作CPU的工作区或数据暂存区。快速存储器模块63的工作根据CPU 61设定到快速控制器64的控制数据而被控制。总线状态控制器65经由内部总线68控制着关于存取和外部总线存取的存取周期的数目、中间状态插入、总线宽度等。
图24中用双虚线围绕的区域69所示的电路意味着由栅氧化物膜比较薄的MOS晶体管构成的电路部分。区域69之外的电路导致由栅氧化物膜比较厚的高电压MOS晶体管构成的电路部分。作为此电路部分，指出了例如快速存储器模块63中的制作有高电压驱动器22和24的区域。
图25示出了快速存储器模块的详细例子。存储器阵列70具有图16和19等所示的构造。驱动器电路71是配备有驱动器23和21等的电路区。待要根据编码信号进行输出工作的驱动器被馈自X地址译码器(XDCR)73的相应地址选择。驱动器电路72包括驱动器22和24等。待要进行输出工作的驱动器根据控制栅控制线CL的状态等被选择。读出放大器电路和写入控制器78被连接到全局位线GL。读出放大器电路78对读出到相应全局位线GL的读出数据进行放大和锁存。写入控制器78对写入操作时要施加到相应全局位线的写入控制信息进行锁存。读出放大器电路和写入控制器78经由Y选择电路(YG)79被连接到数据输入/输出缓冲器(DTB)80，因而能够与包括在内部总线68中的数据总线68D形成界面。在读出操作时，Y选择电路78根据从Y地址译码器(YDCR)74输出的地址译码信号，对锁存在读出放大器电路78中的读出数据进行选择。被选择的读出数据能够经由数据输入/输出缓冲器80被输出到外部。在写入操作中，Y选择电路78控制着使馈自数据输入/输出缓冲器80的写入数据相应于哪个全局位线以及写入数据是否锁存在写入控制器78中。
地址信号从地址总线68A馈送到地址缓冲器75，从地址缓冲器被馈送到X地址译码器73和Y地址译码器74。电压发生器(VS)77根据外部电源Vdd和Vss而产生读出、擦除、以及写入所需的工作电源。例如，考虑到图2所示的写入工作电压，它们导致Vdd＝1.8V，VCCE＝12V，VCCP＝8V，以及VCCD＝6V。
控制器(CONT)76执行快速存储器模块63的读出操作、擦除操作、以及写入操作的控制程序以及根据对快速存储器控制器64设定的控制信息而对其工作电源的开关控制。对工作电源的转换控制相当于根据图2工作模式按照读出操作、擦除操作、以及写入操作来控制为转换驱动器21-24的工作电源。
图31举例说明了关于非易失存储单元的其它写入电压条件等。图31与图2的基本差别在于，电源电压Vdd从1.8V改变到了1.5V，且读出时的存储器栅电压Vmg从0V改变到了Vdd＝1.5V。
而且，写入(编程)和擦除时的源电压Vs和存储器栅电压Vmg也被改变了。采用ZMOS 19的分层结构未被用于图31中的各个位线BL。图2所示的这种位线分层结构是可以采用的。即使在图31中，也能够得到相似于图2的效果。
图32示出了有关采用非易失存储单元1的存储单元阵列以及驱动器的布局的另一个例子。在图32的例子中，以相似于图19的方式，各个控制栅驱动器21分别接收地址译码信号，以便其操作被选择，同时分别提供存储器栅驱动器22A和源驱动器24，以便根据控制栅驱动器21的输出而选择它们的操作。控制栅驱动器21被排列在一侧上，而存储器栅驱动器22A和源驱动器24被排列在另一侧上，以存储器阵列50插入在其间。于是，各以高电压作为工作电源而工作的各个驱动器与各以比较低的电压作为工作电源而工作的各个电路被彼此分隔开。至此所述的构造与图19所示的完全相同，且下面将解释图32与图19之间的各种差异。顺便说一下，由于存储器栅驱动器22A相对于存储器栅驱动器22提高了驱动负载，故可以具有比存储器栅驱动器22更大的驱动能力，其中存储器栅驱动器22A缺乏这种能力。
第一不同点是存储器栅控制线ML被公共连接在多个部件中。亦即，与控制栅控制线CL成对的存储器栅控制线ML例如在16个部件中共用存储器栅驱动器22A。源线SL也例如在16个部件中共用源驱动器24。此时，被存储器栅驱动器22A共用的存储器栅控制线ML的数目Nm1满足被设定为小于或等于被源驱动器24共用的源线SL的数目Ns1的条件(Nm1≤Ns1)。
上述条件来自下列理由。当使电流在源和漏之间流动，从而将高电压施加到存储器栅电极14作为关于非易失存储单元的写入格式时，若使电流在写入被选择的存储单元的源与漏之间流动的源电位Vs被施加到其相应的源线SL，则共用写入非选择的非易失存储单元与写入被选择的存储单元之间的存储器栅控制线ML的写入非选择的非易失存储单元的源与存储器栅之间的电场不特别增强。在图31和32所示的例子中，源与存储器栅之间的电位差约为6V。若源电位是用于写入非选择的低源电位，则在共用写入非选择的存储单元与写入被选择的存储单元之间的存储器栅控制线的写入非选择的存储单元的源与存储器栅之间形成如12V的大电位差。这有可能会引起可与擦除比拟的大电场的作用。出现一种干扰，致使大电场不希望有地改变处于写入状态的存储单元的阈值电压。在预先防止这种干扰方面，被存储器栅驱动器22A共用的存储器栅控制线ML的数目与被源驱动器24共用的源线SL的数目之间的上述关系是有用的。
其理由将进一步详细描述。图33举例说明了一种电路格式，其中，如图19所示，存储器栅控制线ML被其相应的驱动器22以存储器栅控制线与控制栅控制线之间的一对一的对应关系驱动。被干扰的存储单元仅仅是A所示的位于存储器栅控制线ML与写入被选择的存储单元共用的同一行中的存储单元。由于即使在A所示的存储单元的情况下，6V也以相似于写入被选择的存储单元的方式被施加到源线SL，故仅仅大约6V的电位差出现在其源与存储器栅之间。因此，诸如擦除时产生的这种大电场不出现，故导致可允许的干扰。若即使源线被公共连接到图33中的各个写入被选择的存储单元，其它的存储单元也不同于存储器栅控制线ML中的写入被选择的存储单元，则在源与存储器栅之间仅仅出现方向与擦除时相反的电场，致使写入时不出现干扰。若详细描述的话，上述可允许干扰状态中的存储单元的电压施加状态被表示为图35所示。在对应于图32的图34的情况下，大约6V的电位差以相似于A所示的存储单元的方式出现在B和C所示的各个存储单元中的源与存储器栅之间。但这是与图33中A所示的存储单元相同的，因此，仅仅出现可允许的干扰。这是因为当图34中写入选择的存储器栅控制线ML的数目大于写入选择的源线的数目时，在根据0V被施加到写入非选择的源线而12V被施加到写入选择的存储器栅线而连接到写入非选择的源线和写入选择的存储器栅控制线之间，沿与擦除时相同的电场方向形成了12V的电位差，存储单元从而被置于与擦除状态可比拟的状态。
在上述条件Nm1≤Ns1下，存储器栅驱动器22A在存储器栅控制线ML之间被共用，而源驱动器24在源线SL之间被共用，从而如图34举例说明的那样，能够明显地减小由驱动器22A和24形成的芯片占据面积。在图33中，存储器栅驱动器22相对于1024个控制栅控制线CL被排列1024个，而在图34中，它们可以被提供64个，等于1024个存储器栅驱动器的16分之一。
第二个不同点在于用来产生用于存储器栅驱动器22A和源驱动器24的驱动控制信号的逻辑结构。亦即，如图32所示，存储器栅驱动器22A和源驱动器24被构造成根据用来形成对应于其相应的16个控制栅控制线CL0-CL15的选择状态的OR操作的OR电路的输出而被驱动。此时，为了缩短控制栅控制线CL0-CL15的路径，OR电路90被排列成靠近存储器阵列50，且其OR结果信号Clout0被馈送到驱动器22A和24。于是，诸如图36举例说明的布线路径就成为不是必须的。而且，无须使控制栅控制线CL0-CL15延伸在驱动器22A附近以及将它们输入到OR电路100。
图37示出了OR电路90的一种具体构造。此OR电路90包含NOR门。在图中，NOR门91被插入在其相继的级中。NOR门91不被信号Read用于读操作的指令，电压Vdd被施加到所有的存储器栅。换言之，NOR门91被用于读出操作之外的擦除和写入操作。
确切地说，为了减小NOR门90的布局面积，用晶体管Q0-Q15构成了控制栅控制线CL0-CL15的延伸部分用作栅电极。图38举例说明了NOR门90的布局结构。
第三个不同点在于从读出操作提速观点作出的改善。亦即，如图32举例说明的那样，用来使存储器栅控制线ML0，...响应于读出操作而导通到电源电压Vdd的多个充电MOS晶体管92，分别被提供在存储器栅控制线ML的不同位置处。从读出操作的观点看，能够缩短使相应的存储器栅控制线ML过渡到所希望的电平所需的时间。响应于用来由信号SWE指令禁止重写的状态而使充电MOS晶体管92处于开通状态。
而且，如图32举例说明的那样，提供了MOS晶体管95，用来使在16个部件中共用源驱动器24的源线SL0，...响应于读出操作而导通到电路的接地电位。而且，提供了耦合MOS晶体管94，用来选择性地使设置在16个部件中的源线SL组进入导电。如图39举例说明的那样，此耦合MOS晶体管94和MOS晶体管95在读出操作时被开通，从而有可能使源线SL中的电阻明显地减小。响应于由图32中的信号P提供非写入指令的状态，分别使MOS晶体管94和95处于开通状态。
图40是剖面图，示出了本发明的第一实施方案，这是采用浮栅的存储单元的情况。此存储单元包含提供在硅衬底上的p型阱区PWEL、用作源区的n型扩散层MS、用作漏区的n型扩散层MD、浮栅FLG、隧穿氧化物膜FTO、层间绝缘膜INTP、用来在写入/擦除时施加高电压的存储器栅电极MG(材料为n型多晶硅)、用来保护存储器栅电极MG的氧化物膜CAP、选择MOS型晶体管的栅氧化物膜STOX、由n型多晶硅组成的选择栅电极SG、以及用来隔离选择栅电极SG与存储器栅电极MG的绝缘膜GAPOX。栅氧化物膜STOX的特征在于栅氧化物膜STOX的厚度被制作得薄于绝缘膜GAPOX的厚度和用于写入/擦除的高电压MOS型晶体管的厚度。栅氧化物膜STOX和绝缘膜GAPOX分别由其它的层形成。层间绝缘膜INTP可以是浮栅型的硅的氧化物膜/氮化物膜/氧化物膜的通常使用的叠层结构。图41示出了图40所示的单元的工作以及如何对其施加电压。此处，电荷注入到浮栅FLG中被定义为写入(编程)。写入系统表示采用源侧注入的热电子写入。施加到源区MS的电压Vs为5V。施加到存储器栅电极MG的电压Vmg为10V。施加到选择MOS型晶体管的栅电极SG的电压Vsg被规定为基本上等于MOS型晶体管的阈值电压。热电子的产生区是GAPOX区下方的沟道部分，以相似于图40的方式，二个栅电极被GAPOX区彼此隔离。
在用作擦除操作的电荷从浮栅FLG排出的情况下，产生了诸如使储存的电荷(电子)放电即排出到p型阱区PWEL的电场。例如当电位差被设定为20V时，施加到存储器栅电极MG的电压Vmg被设定为-20V，而施加到p型阱区PWEL的电压Vwell被设定为0。作为变通，施加到存储器栅电极MG的电压Vmg被设定为-10V，施加到p型阱区PWEL的电压Vwell被设定为10V，而施加到栅电极SG的电压Vsg被设定为10V。施加到栅电极SG的电压Vsg是为消除栅电极SG与p型阱区PWEL之间的电位差以及避免栅氧化物膜STOX受到损伤所需的电压。
若读出时施加到源/漏的电压的方向与混合核心逻辑的工作电压为1.8V的写入时施加的电压方向相反，则施加到源区MS的电压Vs被设定为0V，施加到漏区MD的电压Vd被设定为1.8V，而施加到栅电极SG的电压Vsg被设定为1.8V。若此时擦除状态中的存储器的阈值电压被设定得足够低于0，则施加到存储器栅电极MG的电压Vmg能够在0V下被读出。在正向读出的情况下，施加到漏区MD的电压Vd可以被设定为1.8V，而施加到源区MS的电压Vs可以被设定为0。作为除了核心逻辑之外还混合有高电位的晶体管，指出了各处置从外部输入的信号以及输出到外部的信号的I/O的MOS型晶体管。它们克服了高于核心逻辑处置的，例如3.3V，2.5V等的电压。各个这种为I/O的MOS型晶体管的栅绝缘膜的厚度薄于绝缘膜GAPOX的厚度。在3.3V的情况下，其厚度约为8nm，而在2.5V的情况下，其厚度约为6nm。由于其厚度薄于需要高承受电压的绝缘膜GAPOX的厚度，故可以被用作栅氧化物膜STOX的厚度。可以采用上述的1.8V，或为I/O的3.3V或2.5V作为待要施加的读出电压。
图42示出了图40所示第一实施方案所示的存储单元以及其中混合的其他MOS型晶体管二者的剖面结构。新加入到图42剖面结构中作为标记的是器件隔离区SGI、核心逻辑n MOS型晶体管(核心逻辑MOS)的p型阱LPWEL、其栅氧化物膜LVGOX、其栅电极LVG、其源/漏区LVSD、写入/擦除高电压MOS型晶体管的p型阱HPWEL、其栅氧化物膜HVGOX、其栅电极HVG、其源/漏区HVSD、布线层间绝缘膜INSMI、用来将核心逻辑MOS型晶体管的低输出电压馈送到第一布线层中的选择栅电极SG的布线M1a、以及用来将写入/擦除MOS型晶体管的高输出电压馈送到存储器栅电极MG的布线M1b。虽然实际上还存在着上部布线，但在此图中被省略了。
若栅氧化物膜STOX、LVGOX、HVGOX、以及隧穿氧化物膜FTO都被确定为氧化硅膜，且它们的物理厚度分别被定义为tS、tL、tH、tF，则在根据本发明的非易失存储器件中有关系tL≤tS<tF<tH。虽然省略了为I/O的MOS型晶体管剖面图的描述，但若其栅绝缘膜的厚度被定义为tIO，则有关系tL<tIO<tF。即使与厚度tIO相同的厚度被用作厚度tS，关系tL≤tS<tF<tH也仍然保持，且能够在本发明的范围内。若这些膜不单独由氧化硅膜构成，例如在其部分中采用了氮化物膜，则本发明特有的厚度关系能够从物理厚度被概括为电学厚度。由于栅绝缘膜的结构和厚度相应于各个施加的电压而被设定，故符合本发明的特征，其中基于其上的厚度组成被应用于甚至单元结构。
说到有关MOS型晶体管与存储单元之间的连接关系方面的本发明的其它特点，核心逻辑的MOS型晶体管的选择栅电极SG与源/漏区LVSD彼此被布线层M1a直接连接，而写入/擦除MOS型晶体管的存储器栅电极MG与源/漏区HVSD彼此被布线层M1b直接连接。
图43是剖面图，示出了第二实施方案，其中，本发明被应用于执行分立电荷储存的MONOS型存储单元。图43与图40不同之处在于构造了其中电荷储存区导致硅的氮化物膜SIN的叠层结构，氧化物膜BOTOX被形成在氮化物膜SIN的正下方，而氧化物膜TOPOX被形成在氧化物膜BOTOX的正上方。氮化物膜SIN的厚度被设定为小于或等于50nm。假设氧化物膜TOPOX的厚度被定义为tT，且氧化物膜BOTOX的厚度被定义为tB，则tT和tB二者被设定为达到关系tB>tT，其中，储存的电荷经由氧化物TOPOX被抽出，而tT和tB二者被设定为达到关系tB<tT，其中，储存的电荷经由氧化物BOTOX被抽出。图42中所述的膜厚度关系，亦即tL≤tS<tF<tH，在二种情况下是相似的。虽然氮化硅膜已经被举例描述为本实施方案中的电荷存储层，但即使在其它绝缘捕获膜例如铝之类的情况下，也能够应用本发明。
图44示出了图43所公开的单元的工作以及如何将电压施加于其上。图44基本上与图41相同，但施加到存储器栅电极MG的电压Vmg被设定为12V，其中电荷被排向存储器栅电极MG并被擦除。这是一种电压施加方法，其中氧化物膜BOTOX的厚度厚于氧化物膜TOPOX的厚度。施加到存储器栅电极MG的电压Vmg被设定为-12V，其中电荷被放电到p型阱区PWEL中并被擦除。这是一种电压施加方法，其中氧化物膜BOTOX的厚度薄于氧化物膜TOPOX的厚度。顺便说一下，擦除电压的绝对值12V被示出作为例子。本发明不局限于这一数值。
图45举例说明了用于图43所示存储单元的源/漏结构。作为前提，各个工作电压对应于图44所示的写入、擦除、反向读出。在此情况下，漏的结承受电压可以完全相同于1.8V工作的CMOS(核心逻辑的MOS型晶体管)的。因此，漏区可以采用与核心逻辑相同的结构。亦即，漏区被构造成LDD结构，它包含低密度区MDM和高密度区MD，并能够与核心逻辑的MOS型晶体管的源/漏区共用。于是，由于能够抑制选择MOS型晶体管的短沟道效应，故其栅长度能够被缩短。这适合于在低电压下获得大的读出电流。另一方面，在写入时被施加高电压的漏区不能采用与核心逻辑晶体管源/漏区相同的结构，因而导致一种双漏结构，它包含高密度区MS和扩散层MSM，用来改善承受电压。其源区也能够与用于写入/擦除电压控制的高电压MOS型晶体管的源/漏区共用，并可以按需要被构造成存储单元专用的结构。
图46示出了图43所示存储单元中选择MOS型晶体管与存储器MOS型晶体管之间沟道密度的差异。为了确保低电压下的大读出电流，MOS型晶体管的阈值越低越好。但当选择MOS型晶体管的阈值变得非常低时，则即使其栅电压为0，选择MOS型晶体管也不完全关断。这导致泄漏电流使正常的读出操作不能进行。因此，选择MOS型晶体管的阈值最好在正的范围内低。另一方面，为了将读出电流设定得高，需要充分地降低存储器MOS型晶体管的阈值。为了能够长时间储存电荷，存储器栅电极MG的电压在读出时最好可以被设定为0V。这样，若假设在选择MOS型晶体管中不出现泄漏，则需要使擦除状态下的存储器MOS型晶体管的阈值为负。
借助于提高擦除电压或长时间施加擦除电压，常规的浮栅型能够获得足够低的阈值。但如本实施方案中那样采用捕获作用膜的存储单元的特征是阈值不被降低到恒定数值或以下。因此，为了降低存储器MOS型晶体管的阈值，应该需要调整沟道密度和将原来的阈值设定得低。若沟道杂质密度被设定成中性阈值变负，则也能够使擦除之后的阈值成为负。若进行了这种设定，则当选择MOS型晶体管被开通以读取信号时，能够得到大的读出电流值。因此，在MOS型晶体管的沟道区SE的杂质密度与存储器MOS型晶体管的沟道区ME的杂质密度之间必然不可避免地出现差异。若在图46所示的制作在p型阱区PWEL上的存储单元的情况下在沟道区SE的p型杂质密度Nse与沟道区ME的p型杂质密度Nme之间进行比较，则各个杂质密度被设定成使关系Nse>Nme成立。或者，各个p型杂质密度被设定为完全相同，但ME区的n型杂质密度被设定为高于SE区的n型杂质密度。密度的差别是本发明的重点之一，它有助于在低电压下获得大的读出电流。
顺便说一下，由于在采用常规浮栅型时存储器MOS型晶体管的阈值被设定为负的未被控制的状态下，阈值的变化量被抑制为小，故需要将存储器MOS型晶体管的中性阈值抑制小。当存储器栅电极MG的电压在读出时被设定为0时，其中性阈值也最好可以被设定为负。因此，不管存储器MOS型晶体管的电荷储存方法如何，上述重点都成立。
图47是剖面图，示出了第三实施方案，其中，本发明被应用于采用精细颗粒作为电荷储存部分的存储单元。精细颗粒DOTS被提供在底座氧化物膜BOTOX上。作为各个精细颗粒DOTS的材料，可以指出多晶硅。可以采用其它的材料。颗粒的直径最好是10nm或以下。层间绝缘膜INTOX被淀积，以便覆盖精细颗粒DOTS，且存储器栅电极MG被安装在其正上方。此电荷储存部分可以被认为等于具有变为分立的捕获性质的电荷储存膜。因此，迄今所述的本发明的内容能够被用于其任何组合或其所有组合。
上面已经描述了对应于本发明主旨的关系tL≤tS<tH以及单元结构。下面参照图48的示出了第四实施方案的剖面图来解释具体的制造方法。此处公开的是剖面结构，其中，用各向异性干法腐蚀方法形成的侧壁间隔GAPSW被用作绝缘膜GAPOX，用来隔离用于第二实施方案的选择栅电极SG和存储器栅电极MG。用相似于形成正常MOS型晶体管的扩散层的LDD(轻掺杂漏)结构所用侧壁间隔的方法的技术来形成侧壁间隔GAPSW。然而，干法腐蚀之后立即形成的氧化物膜的承受电压由于腐蚀损伤而降低了。由于在正常CMOS情况下施加的电压低，且未提供邻近侧壁间隔的电极，故承受电压的降低变得几乎无足轻重。但当侧壁间隔被用作绝缘膜GAPOX，用来彼此隔离选择栅电极SG与存储器栅电极MG时，就必须确保大约15V的承受电压。因而重要的是在氧气氛中进行退火工艺，以便淀积在整个表面上的氧化硅膜被各向异性干法腐蚀方法回腐蚀以形成侧壁间隔GAPSW之后，在淀积用作选择栅电极SG的多晶硅之前改善承受电压。这是实现根据本实施方案的存储单元结构的不可缺少的一个工艺。
图49是第五实施方案的剖面图，其中，图48所示的各个选择MOS型晶体管的栅电极被构造成自对准于一个储存区。此结构是借助于在整个表面上淀积栅电极材料(例如多晶硅)并对其进行各向异性干法腐蚀工艺而形成的结构。用这种技术形成的选择MOS型晶体管的栅电极，对应于图中的SGR1和SGR2。它们的形状不同于图48的具有相同功能的栅电极SG，但其间的不同之处仅仅在于这一点。亦即，对应于本发明主旨的关系tL≤tS<tH保持不变。
图50-56公开了根据本发明的上述存储单元与其它MOS型晶体管被混合时，有关制造工艺的剖面图。
首先来解释图50。器件隔离氧化物膜区SG1被形成在p型硅衬底PSUB上，以便形成核心逻辑的n型MOS型晶体管(nMOS)的p型阱PWL、核心逻辑的p型MOS型晶体管(pMOS)的n型阱NWL、写入/擦除的高电压控制n型MOS型晶体管(nHVMOS)的p型阱HPWL、高电压控制p型MOS型晶体管(pHVMOS)的n型阱HNWL、以及存储单元区的n型阱NWL。接着，用来控制各个MOS型晶体管的阈值的杂质被引入到用作沟道表面的区域中。结果形成nMOS杂质层NE、pMOS杂质层PE、nHVMOS杂质层HNE、pHVMOS杂质层HPE、以及存储器MOS型晶体管的杂质层ME。
接着来解释图51。硅衬底的表面被清洁处理。然后，用热氧化方法形成存储器MOS型晶体管的下部氧化物膜BOTOX(5nm)，并用化学气相淀积方法在其正上方淀积氮化硅膜SIN(15nm)。然后，对氮化硅膜SIN的表面进行热氧化处理，从而形成上部氧化物膜TOPOX(2nm)。随后，相继淀积稍后用作存储器栅电极的n型多晶硅层NMG(100nm)以及用来保护存储器栅电极MG的氧化硅膜CAP(100nm)。
接着来解释图52。利用光刻技术和干法腐蚀技术，对应于图51中硅衬底上形成的5个层的层叠的膜BOTOX、SIN、TOPOX、NMG、以及CAP被加工成存储器MOS型晶体管的栅电极MG1和MG2的形状。如图中所见，它们被表示为沿深度方向的直线形状。它们的数目与字线的数目相同。但在图中仅仅示出了二个线条。在加工时，干法腐蚀被停止于下部氧化物膜BOTOX表面暴露层处，其余的下部氧化物膜BOTOX被氢氟酸清除。这是用来防止对衬底表面不希望有的腐蚀损伤的方法。由于这一氢氟酸处理，衬底表面被暴露。随后，形成热氧化物膜BOX(5nm)，并在其上淀积氧化硅膜HVGOX(15nm)。然后，提供对应于此二个层的氧化物膜作为高电压控制MOS型晶体管的栅氧化物膜。由于单独淀积的膜的可靠性降低，故采用叠层结构。
接着来解释图53。用光刻技术对得到的结构进行加工，以便形成光抗蚀剂膜RES1，此光抗蚀剂膜覆盖用来形成核心逻辑的MOS型晶体管的区域以及用来形成高电压控制MOS型晶体管的区域。然后，用对氧化硅膜HVGOX有作用的各向异性干法腐蚀技术，清除各个选择MOS型晶体管沟道区中的氧化物膜，从而暴露衬底表面。根据此工艺，借助于加工氧化硅膜HVGOX而得到的侧壁间隔GAPSW也同时被形成在存储器MOS型晶体管的各个选择MOS型晶体管侧上。随后，在各个选择MOS型晶体管的沟道区中形成用于阈值控制的杂质层SE，同时留下光抗蚀剂膜RES1。杂质层SE和杂质层ME的杂质密度满足图46所公开的关系。
接着来解释图54。用光刻技术对光抗蚀剂膜RES2进行加工，以便仅仅对用来形成核心逻辑MOS型晶体管的区域开窗口。然后，利用氢氟酸处理方法，完全清除包含热氧化物膜BOX以及氧化硅膜HVGOX的叠层结构的氧化物膜。
接着来描述图55。在已经清除上图所述的光抗蚀剂膜RES2以及完成清洁工艺之后，在暴露的硅衬底表面(核心逻辑MOS型晶体管区和选择MOS型晶体管区)上形成热氧化物膜(4nm)。此热氧化物膜导致核心逻辑MOS型晶体管的栅氧化物膜LVGOX和各个选择MOS型晶体管的栅氧化物膜STOX。虽然在此图中为方便起见，核心逻辑MOS型晶体管和选择MOS型晶体管的各个栅氧化物膜被表示为分立的符号LVGOX和STOX，但若采用本制造方法，则二者的厚度变得完全相同。随后，不掺杂的多晶硅膜(150nm)被淀积在整个表面上。然后，杂质被引如到多晶硅膜中，其引入方式使n型被形成在各个用来形成nMOS和nHVMOS的区域上，而p型被形成在各个用来形成pMOS和pHVMOS的区域上。杂质的密度典型被设定为1×1020/cm3或以上。随后，氧化硅膜(20nm)被淀积在整个表面上。然后，用光刻技术和干法腐蚀技术对多晶硅膜和氧化硅膜的叠层膜进行加工，从而形成nMOS的栅电极LVGn、pMOS的栅电极LVGp、nHVMOS的栅电极HVGn、以及pHVMOS的栅电极HVGp。此时，在存储器区中，仅仅各个选择MOS型晶体管源侧上的栅电极末端被加工。0.18微米级中的栅长度在核心逻辑MOS型晶体管中导致例如0.15微米以及高电压控制MOS型晶体管HVMOS中的1.0微米。但这是待要处置的各个电压彼此不同所造成的必然结果。随后，利用光刻技术和使用杂质离子的离子注入技术，恰当地形成nMOS的具有浅结的n型源/漏LLDDn、pMOS的具有浅结的p型源/漏LLDDp、nHVMOS的具有高承受电压结的n型源/漏HLDDn、以及pHVMOS的具有高承受电压结的p型源/漏HLDDp。这些源/漏应该根据确保足以被使用的结承受电压来设计。在此处引入的各个源/漏杂质的密度方面，核心逻辑MOS型晶体管的高于高电压控制MOS型晶体管HVMOS的。虽然n型扩散层MDM被形成在各个选择MOS型晶体管的漏处，但根据此处公开的制造方法，能够使n型扩散层MDM和n型源/漏LLDDn的密度彼此完全相同。
接着来解释图56。在此图中，形成存储器MOS型晶体管的漏区。用光刻工艺来形成具有用作存储器MOS型晶体管的漏的窗口的、且其窗口末端被提供在存储器栅电极MG1和MG2上的光抗蚀剂膜RES3。然后，用各向异性干法腐蚀方法，对多晶硅膜和氧化硅膜的叠层膜进行加工，从而形成二个选择MOS型晶体管的栅电极SG1和SG2。随后，进行n型杂质的离子注入，从而形成存储器MOS型晶体管的源区MSM。
接着来描述图57。氧化硅膜(100nm)被淀积在整个表面上，随后对整个表面进行各向异性干法腐蚀。由于这一加工，间隔SWSPLDD就被形成在其所有栅电极的相应侧壁上。利用离子注入和热处理，高密度n型扩散层NSD和MS以及高密度p型扩散层PSD分别被形成在所有n型晶体管的源/漏中以及p型晶体管的源/漏中。随后，从所有源/漏NSD、MS、PSD、以及栅电极LVGn、LVGp、HVGn、HVGp、SG1、SG2清除氧化物膜，从而暴露硅。金属钴(10nm)被淀积在整个表面上，并在700℃下对其进行热处理，从而形成自对准的硅化钴。用清洗方法清除未反应的不必要的钴，随之以再次在750℃下执行加工，从而形成低电阻的硅化钴层COSI。然后，在整个表面上淀积绝缘氧化物膜INSM1。后续的布线工艺可以采用常规的技术。
图58示出了用本发明的存储单元技术构成的存储器阵列的一个实施方案。其基本构造是NOR型的，并采用了分层位线结构。在本实施方案中，为了简化而典型地示出了二个全局位线。全局位线BLP被连接到读出放大器SAP。全局位线BLP具有到局部位线的分支。ZAP表示用来选择局部位线LBAP的选择MOS型晶体管。多个存储单元MPA1-MPA4被连接到局部位线LBAP。虽然图中典型地示出了4个存储单元，但要连接的存储单元的数目也可以是16、32、或64。存储单元的选择MOS型晶体管被连接到局部位线LBAP。选择MOS型晶体管ZAP和存储单元MPA1-MPA4被统称为块BLCPA。在与块BLCPA对称排列的块BLCQA中，存储单元MQA1-MQA4被连接到局部位线LBAQ，且ZAQ表示用来选择它们的MOS型晶体管。对应于块BLCQA的全局位线被示于BLQ，并被连接到读出放大器SAQ。选择MOS型晶体管ZAP和ZAQ是各具有与各个核心逻辑MOS型晶体管相同的栅氧化物膜厚度的MOS型晶体管。用来将信号传输到选择MOS型晶体管ZAP和ZAQ的栅电极的驱动器被示于ZSLA。驱动器ZSLA也由核心逻辑MOS型晶体管构成。单元选择MOS型晶体管的栅电极被连接到其沿水平方向延伸跨越彼此相邻的各个块的相应字线。例如，属于块BLCP的存储单元MPA1的单元选择MOS型晶体管的栅电极被连接到字线WAP1，而属于块BLCQ的存储单元MPA2的单元选择MOS型晶体管的栅电极被连接到字线WAP2。用来选择字线WAP1的是驱动器WSLA1。这也采用了核心逻辑MOS型晶体管。驱动器WSLA2-WSLA4以一对一的关系与字线WAP2-WAP4相关。驱动器WSLA1-WSLA4以及驱动器ZSLA被统称为驱动器组DECA。存储器栅也沿水平方向跨越。MWAP1是存储单元MPA1和存储单元MQA1的各个存储器栅共用的布线。为了在写入/擦除时施加高电压，用来将电压馈送到布线MWAP1的驱动器MGSLA1由高电压MOS型晶体管组成。驱动器MGSLA2-MGSLA4以一对一的关系与布线MWAP2-MWAP4相关。在写入时，需要将5V的电压馈送到块BLCPA与块BLCQA之间共用的布线COMSL。利用由高电压MOS型晶体管构成的驱动器PRVS来完成这一工作。各包含高电压MOS型晶体管的驱动器MSGLA1-MSGLA4以及驱动器PRVSA被统称为驱动器组HVDRVA。如此图所示，其它块BLPB和BLQB分别被进一步连接到全局位线BLP和BLQ。存在着对应于它们的驱动器组DECB和HVDRVB。同样，存在着块BLPC和BLQC以及驱动器组DECC和HVDRVC。在读出时，包含在驱动器组DECA-DECC中的各个驱动器根据地址分别选择字线。但由于这些具有等效于核心逻辑的性能，故被选择的字线能够被高速驱动。因此，能够高速执行信息读出。这是一种构成对应于本发明存储单元结构的存储器阵列构成的方法。
图59示出了一种用来在写入时减少电子捕获到本发明存储单元中陷阱膜之外区域中的结构。虽然本发明的存储单元基本上与迄今所述的存储单元相同，但此存储单元的特征在于彼此隔离选择栅电极SG和存储器栅电极MG的绝缘膜的形状及其制作方法。如图所示，彼此隔离SG和MG的MG侧壁部分处的绝缘膜的形状在MG的侧壁处被做得厚，而在陷阱膜SIN的侧壁部分处被做得薄。源侧电子注入发生在靠近SG的MG末端附近。但某些电子被储存在用来彼此分隔SG与MG的绝缘膜中是不可避免的。由于其储存区域不对应于原来的电子储存部分，在擦除时无法施加必须的电场，故难以对储存的电子进行放电即排出。因此，有可能会禁止所需的写入和擦除操作。因此，这一区域对应于SG和MG承受电压的允许范围，并最好被设定为尽可能窄。仅仅加厚SG和MG的侧面彼此相对的区域中的绝缘膜的厚度，使得有可能确保SG和MG的承受电压而不损害原来的写入和擦除操作。
下面用图60-62来解释存储单元的制造方法。在图60中，用各向异性干法腐蚀方法来加工MG，然后用所谓ISSG氧化的方法，将大约10nm的氧化物膜ISSGOX附着或键合到整个表面上。在文献IEEE Electron Device Letters，Vol.21，No.9，Sept.2000，pp430-432中，已经描述了此氧化方法。这是一种能够形成高承受电压和高质量的薄氧化物膜的技术。此技术导致一种特征，即厚度相等的各个氧化物膜不仅能够形成在硅表面上，而且能够形成在氮化物膜表面上。甚至在储存缺陷膜的暴露侧壁上能够附着耐压优良的氧化膜。
图61是图60之后的工艺。虽然在已经附着ISSGOX之后加入了热氧化，但SIN侧壁几乎不被氧化，且对应于多晶硅的MG侧壁被氧化得厚。根据此工艺，能够使SG与储存陷阱膜之间的绝缘膜薄，且能够使SG与MG之间的绝缘膜厚。
图62是图61之后的工艺。在形成图61的形状之后，硅衬底的表面也立即被热氧化。当氧化物膜现在被各向异性腐蚀时，仅仅形成在衬底表面上的氧化物膜被清除，致使MG侧壁的厚氧化物膜GAPOX-TH能够留下作为必需的绝缘膜形状。硅衬底的表面被清除的热氧化物膜重新处理。然后，在清洗工艺之后，可以热形成选择MOS型晶体管的薄栅氧化物膜STOXR。随后，可以相继形成SG、源(MSM和MS)、以及漏(MDM和MD)。它们相似于本发明的其它执行项目。顺便说一下，即使当采用浮栅、陷阱膜、以及导电精细颗粒中任何一种时，也能够使用参照图59-62所述的结构。
图63示出了采取的一种处置方法，其中，淀积的氧化物膜被用于选择MOS型晶体管的栅绝缘膜。大量的缺陷通常存在于淀积的氧化物膜中，并导致不希望有的电荷储存和泄漏电流。产生的缺点是，当淀积的氧化物膜被用作栅绝缘膜时，可靠性变得明显地低。”Journal of Applied Physics in 1996”，No.80，pp3430中发表的Kamigaki等人的文章描述了用氧气氛中的热处理能够减少氧化物膜中的缺陷(E’中心)，且用氢气氛中的高温热处理能够减少界面态(Pb中心)。若此方法被采用，其中利用淀积的氧化物膜来形成构成本发明的存储单元的各个选择MOS型晶体管的栅绝缘膜，则选择MOS型晶体管能够被用作高可靠的MOS型晶体管。用图48所述的回腐蚀系统可以形成GAPOX。然后，将淀积的氧化物膜STOXCV附着到整个表面上。此淀积的氧化物膜STOXCV被用来隔离选择栅电极SG与存储器电极MG，且同时存在于SG的正下方。而且，淀积的氧化物膜STOXCV用作选择MOS型晶体管的栅绝缘膜。在附着STOXCV之后立即在氧气氛中进行热处理以及随后附着和形成SG的过程被执行。在本发明中，影响到STOXCV的氧气氛中的热处理被确定为800-850℃下10-20分钟的热解氧化。然后，形成诸如源MS、漏MD之类的扩散层。氢气氛中的高温热处理可以在700-750℃下进行。利用氢气氛中的热处理，能够明显地降低氮化硅膜中的电子电导率。这样，用于本发明的用来将热电子局部注入到诸如氮化物膜之类的陷阱膜中并将它们储存在其中的系统，就导致对防止电子由于自感应电场而沿水平方向的扩散来说很重要的一种工艺。利用在其中已经全部完成了其它700℃热处理的布线工艺之前立即进行氢气氛中的热处理，能够达到最满意的效果。虽然STOXCV已经被描述为对应于一个层的淀积氧化物膜，但也可以采用叠层结构，其中，在形成热氧化物膜即ISSG氧化物膜之后，淀积的氧化物膜被附着。
虽然根据所述的各个实施方案已经具体描述了本发明人上面提出的本发明，但本发明不局限于此。不言自明，可以在不偏离其主旨的范围内对其进行各种改变。
例如，有关非易失存储单元的阈值电压状态与写入/擦除状态之间的对应关系是一种相对的概念，也可以进行与上述相反的定义。
不言自明，非易失存储单元的低阈值电压状态不局限于耗尽型，也可以被设定为增强型。
而且，写入、擦除、以及读出工作电压可以被适当地改变而不局限于图2所述的电压。在擦除操作时，对电荷储存区11中的电子被排向存储器栅14的形式没有限制。擦除时的电场方向被反转，电荷储存区11中的电子就可以被排向阱区2。
位线可以不采用相对于全局位线被分层的构造或结构。各个位线可以被连接到读出放大器电路或写入电路。读出放大器电路和写入电路中的仅仅任何一个可以被设定为上述的分层结构。而且，电源电压、写入和擦除高电压等可以被适当地改变为其它的电压。
非易失存储单元的ONO结构中的膜厚度可以取沟道区附近之外的接近3nm、26.5nm、以及0nm的厚度的组合，或5nm、10nm、以及3nm的组合。
工业应用
根据本发明的半导体器件不局限于其中易失存储器被提供在芯片上的微计算机。此半导体器件能够广泛地应用于诸如单一快速存储器、逻辑规模比较大的芯片上系统LSI系统之类的非易失存储LSI。此外，根据本发明的半导体器件可应用于基于IDE(集成器件电子学)的采用非易失存储器、ATA(AT附件)等的存储卡。

Claims (16)

1.一种非易失存储器件，包括：
产生第一电压和第二电压的电压发生器；
被耦接为接收所述第一电压的第一电路；
被耦接到所述第二电压的第二电路；
非易失存储单元，包括耦接到所述第一电路的第一栅和耦接到所述第二电路的第二栅，所述非易失存储单元具有位于所述第二栅与沟道区之间的电荷存储区；和
具有MOS晶体管的逻辑电路，
其中，所述第一电路被配置在所述非易失存储单元的第一侧上；
所述第二电路被配置在所述非易失存储单元的与所述第一侧相对置的第二侧上；
所述第一电路的栅承受电压低于所述第二电路的栅承受电压；
所述逻辑电路中的所述MOS晶体管的栅承受电压低于所述第二电路的栅承受电压。
2.如权利要求1所述的非易失存储器件，其中，
所述逻辑电路包括中央处理器和寄存器。
3.一种集成微计算机，包括：
总线；
被耦接到所述总线上的中央处理器；
被耦接到所述总线上的非易失存储器，包括：
多个非易失存储单元，所述多个非易失存储单元的每个具有第一栅和第二栅；
与各个所述多个非易失存储单元的第一栅耦接的第一电路；
与各个所述多个非易失存储单元的第二栅耦接的第二电路；
向所述第一电路提供第一电压并向所述第二电路提供第二电压的电压发生器；
其中，所述第一电路的栅承受电压低于所述第二电路的栅承受电压。
4.如权利要求3所述的集成微计算机，其中，
所述多个非易失存储单元的每个具有位于所述第二栅与沟道区之间的电荷存储区。
5.如权利要求3所述的集成微计算机，其中，
所述第一电路被配置在所述多个非易失存储单元的第一侧上。
6.如权利要求5所述的集成微计算机，其中，
所述第二电路被配置在所述非易失存储单元的与所述第一侧相对置的第二侧上。
7.如权利要求3所述的集成微计算机，其中，
所述中央处理器具有MOS晶体管，
所述中央处理器中的所述MOS晶体管的栅承受电压低于所述第二电路的栅承受电压。
8.一种半导体芯片上的微计算机，包括：
总线；
被耦接到所述总线上的中央处理器，所述中央处理器具有MOS晶体管；
被耦接到所述总线上的快速存储器，包括：
多个非易失存储单元，所述多个非易失存储单元的每个具有第一栅和第二栅；
与各个所述多个非易失存储单元的第一栅耦接的第一驱动器、即字线驱动器；
与各个所述多个非易失存储单元的第二栅耦接的第二驱动器、即存储器栅线驱动器；
向所述第一驱动器提供第一电压并向所述第二驱动器提供第二电压的电压发生器；
其中，所述第一驱动器的栅承受电压以及所述中央处理器中的所述MOS晶体管的栅承受电压低于所述第二电路驱动器的栅承受电压。
9.如权利要求8所述的微计算机，其中，
所述多个非易失存储单元的每个具有位于所述第二栅与沟道区之间的电荷存储区。
10.如权利要求8所述的微计算机，其中，
所述第一驱动器被配置在所述多个非易失存储单元的第一侧上。
11.如权利要求10所述的微计算机，其中，
所述第二驱动器被配置在所述非易失存储单元的与所述第一侧相对置的第二侧上。
12.一种半导体芯片上的集成数据处理器，包括：
总线；
被耦接到所述总线上的中央处理器，所述中央处理器具有MOS晶体管；
被耦接到所述总线上的快速存储器，包括：
多个非易失存储单元，所述多个非易失存储单元的每个具有第一控制栅和第二控制栅；
与所述多个非易失存储单元耦接的多个字线、多个位线、多个控制线、以及多个源线，使得一个字线、一个位线、一个控制线、以及一个源线耦接到一个非易失存储单元；
通过相应的字线与相应的非易失存储单元的第一控制栅耦接的第一驱动器、即字线驱动器；
通过相应的控制线与相应的非易失存储单元的第二控制栅耦接的第二驱动器、即存储器栅线驱动器；
向所述第一驱动器提供第一电压并向所述第二驱动器提供第二电压的电压发生器；
其中，所述第一驱动器的栅承受电压低于所述第二电路驱动器的栅承受电压。
13.如权利要求12所述的集成数据处理器，其中，
所述多个非易失存储单元的每个具有位于所述第二控制栅与沟道区之间的电荷存储区。
14.如权利要求12所述的集成数据处理器，其中，
所述中央处理器具有MOS晶体管，
所述中央处理器中的所述MOS晶体管的栅承受电压低于所述第二电路的栅承受电压
15.如权利要求12所述的集成数据处理器，其中，
所述第一驱动器被配置在所述多个非易失存储单元的第一侧上。
16.如权利要求12所述的半导体芯片上的微计算机，其中，
所述第二驱动器被配置在所述非易失存储单元的与所述第一侧相对置的第二侧上。
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US (10) US7057230B2 (zh)
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JP (2) JP4317745B2 (zh)
KR (1) KR20040023650A (zh)
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TW (2) TW546840B (zh)
WO (1) WO2003012878A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366817A (zh) * 2013-08-01 2013-10-23 中国科学院微电子研究所 一种nor型闪存式存储器
CN110349958A (zh) * 2018-04-03 2019-10-18 三星电子株式会社 三维半导体存储器件
CN113362876A (zh) * 2020-05-27 2021-09-07 台湾积体电路制造股份有限公司 存储器件及其操作方法

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW546840B (en) 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4647175B2 (ja) 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4718104B2 (ja) * 2003-02-17 2011-07-06 ルネサスエレクトロニクス株式会社 半導体装置
JP2004303918A (ja) * 2003-03-31 2004-10-28 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4593159B2 (ja) 2003-05-28 2010-12-08 ルネサスエレクトロニクス株式会社 半導体装置
US6950348B2 (en) * 2003-06-20 2005-09-27 Sandisk Corporation Source controlled operation of non-volatile memories
US6816414B1 (en) * 2003-07-31 2004-11-09 Freescale Semiconductor, Inc. Nonvolatile memory and method of making same
JP4449374B2 (ja) * 2003-09-04 2010-04-14 株式会社日立製作所 半導体装置
JP2005116582A (ja) * 2003-10-03 2005-04-28 Renesas Technology Corp 半導体装置およびその製造方法
JP4866609B2 (ja) 2003-10-23 2012-02-01 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4545423B2 (ja) * 2003-12-09 2010-09-15 ルネサスエレクトロニクス株式会社 半導体装置
KR100620218B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 반도체 소자
JP4601316B2 (ja) 2004-03-31 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
TWI283408B (en) * 2004-05-14 2007-07-01 Samsung Electronics Co Ltd Circuit and method for controlling boosting voltage
CN100595923C (zh) * 2004-05-27 2010-03-24 株式会社瑞萨科技 集成半导体非易失性存储器的控制方法
US7091089B2 (en) * 2004-06-25 2006-08-15 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
JP5007017B2 (ja) 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP4683457B2 (ja) * 2004-07-09 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性メモリ、データプロセッサ及びｉｃカード用マイクロコンピュータ
JP2006065928A (ja) * 2004-08-25 2006-03-09 Renesas Technology Corp 不揮発性半導体記憶装置および半導体集積回路装置
US7361543B2 (en) 2004-11-12 2008-04-22 Freescale Semiconductor, Inc. Method of forming a nanocluster charge storage device
JP4683494B2 (ja) * 2005-02-10 2011-05-18 ルネサスエレクトロニクス株式会社 不揮発性半導体メモリ及び半導体装置
US7242051B2 (en) * 2005-05-20 2007-07-10 Silicon Storage Technology, Inc. Split gate NAND flash memory structure and array, method of programming, erasing and reading thereof, and method of manufacturing
JP4659527B2 (ja) * 2005-06-20 2011-03-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2007014115A1 (en) * 2005-07-25 2007-02-01 Freescale Semiconductor Electronic device including discontinuous storage elements
US7211487B2 (en) * 2005-07-25 2007-05-01 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
KR100634006B1 (ko) * 2005-09-05 2006-10-16 동부일렉트로닉스 주식회사 스플리트 게이트형 비휘발성 기억 장치 및 그 제조방법
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
TWI300931B (en) 2006-06-20 2008-09-11 Macronix Int Co Ltd Method of operating non-volatile memory device
CN100498973C (zh) 2006-06-22 2009-06-10 旺宏电子股份有限公司 非易失性存储元件的操作方法
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
WO2008041303A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
WO2008041306A1 (fr) * 2006-09-29 2008-04-10 Fujitsu Microelectronics Limited Appareil à mémoire à semi-conducteur non volatile, procédé de lecture associé, procédé d'écriture associé et procédé d'effacement associé
JP2008118040A (ja) * 2006-11-07 2008-05-22 Sharp Corp 不揮発性半導体記憶装置及びその製造方法とこれを用いた情報の書き込み方法
JP5376123B2 (ja) * 2006-12-19 2013-12-25 日本電気株式会社 半導体装置
US7460387B2 (en) 2007-01-05 2008-12-02 International Business Machines Corporation eDRAM hierarchical differential sense amp
US7460423B2 (en) * 2007-01-05 2008-12-02 International Business Machines Corporation Hierarchical 2T-DRAM with self-timed sensing
US7499312B2 (en) * 2007-01-05 2009-03-03 International Business Machines Corporation Fast, stable, SRAM cell using seven devices and hierarchical bit/sense line
US7471546B2 (en) * 2007-01-05 2008-12-30 International Business Machines Corporation Hierarchical six-transistor SRAM
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
KR101509663B1 (ko) 2007-02-16 2015-04-06 삼성전자주식회사 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법
JP5164400B2 (ja) * 2007-03-12 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US8803217B2 (en) * 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
KR20080088284A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
EP2158608A4 (en) 2007-06-19 2010-07-14 Samsung Electronics Co Ltd OXIDE SEMICONDUCTORS AND THIN FILM TRANSISTORS THEREWITH
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US7968934B2 (en) * 2007-07-11 2011-06-28 Infineon Technologies Ag Memory device including a gate control layer
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
JP5184851B2 (ja) * 2007-09-28 2013-04-17 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP5106022B2 (ja) * 2007-09-28 2012-12-26 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその製造方法
JP2009088060A (ja) * 2007-09-28 2009-04-23 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法
JP5365028B2 (ja) 2008-03-03 2013-12-11 富士通セミコンダクター株式会社 半導体記憶装置
KR100997837B1 (ko) 2008-03-31 2010-12-01 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치의 구동 방법 및 불휘발성 반도체 기억 장치
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
US20090285261A1 (en) * 2008-05-17 2009-11-19 Lsi Corporation Integrated Circuit System Monitor
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP5458526B2 (ja) * 2008-08-08 2014-04-02 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2010067645A (ja) * 2008-09-08 2010-03-25 Renesas Technology Corp 半導体装置およびその製造方法
KR101038886B1 (ko) * 2008-11-06 2011-06-02 주식회사 동부하이텍 이미지센서 및 그 제조방법
JP5519154B2 (ja) * 2009-01-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
WO2010082328A1 (ja) * 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8692310B2 (en) 2009-02-09 2014-04-08 Spansion Llc Gate fringing effect based channel formation for semiconductor device
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
KR101090328B1 (ko) * 2009-08-11 2011-12-07 주식회사 하이닉스반도체 비휘발성 메모리장치 및 이의 동작방법
JP2009301703A (ja) * 2009-09-24 2009-12-24 Renesas Technology Corp 半導体装置
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
KR101922849B1 (ko) 2009-11-20 2018-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8772856B2 (en) 2010-01-25 2014-07-08 Micron Technology, Inc. Charge storage nodes with conductive nanodots
FR2959349B1 (fr) 2010-04-22 2012-09-21 Commissariat Energie Atomique Fabrication d'une memoire a deux grilles independantes auto-alignees
JP5232835B2 (ja) * 2010-07-28 2013-07-10 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体装置
US9412598B2 (en) * 2010-12-20 2016-08-09 Cypress Semiconductor Corporation Edge rounded field effect transistors and methods of manufacturing
JP2011146733A (ja) * 2011-03-18 2011-07-28 Renesas Electronics Corp 半導体装置の製造方法
JP5640848B2 (ja) 2011-03-22 2014-12-17 富士通セミコンダクター株式会社 不揮発性半導体メモリ
US9209098B2 (en) 2011-05-19 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. HVMOS reliability evaluation using bulk resistances as indices
US8705282B2 (en) * 2011-11-01 2014-04-22 Silicon Storage Technology, Inc. Mixed voltage non-volatile memory integrated circuit with power saving
CN102394241A (zh) * 2011-11-02 2012-03-28 上海宏力半导体制造有限公司 存储器单元
US8724399B2 (en) 2012-04-20 2014-05-13 Freescale Semiconductor, Inc. Methods and systems for erase biasing of split-gate non-volatile memory cells
CN103456735A (zh) * 2012-06-05 2013-12-18 中芯国际集成电路制造(上海)有限公司 Cmos器件及其制造方法
JP5646569B2 (ja) * 2012-09-26 2014-12-24 株式会社東芝 半導体装置
US20140167141A1 (en) 2012-12-14 2014-06-19 Spansion Llc Charge Trapping Split Gate Embedded Flash Memory and Associated Methods
US8836006B2 (en) * 2012-12-14 2014-09-16 Spansion Llc Integrated circuits with non-volatile memory and methods for manufacture
US8822289B2 (en) * 2012-12-14 2014-09-02 Spansion Llc High voltage gate formation
US8816438B2 (en) 2012-12-14 2014-08-26 Spansion Llc Process charging protection for split gate charge trapping flash
US9368606B2 (en) 2012-12-14 2016-06-14 Cypress Semiconductor Corporation Memory first process flow and device
US9966477B2 (en) 2012-12-14 2018-05-08 Cypress Semiconductor Corporation Charge trapping split gate device and method of fabricating same
US10014380B2 (en) 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US20140167220A1 (en) 2012-12-14 2014-06-19 Spansion Llc Three dimensional capacitor
US9209197B2 (en) 2012-12-14 2015-12-08 Cypress Semiconductor Corporation Memory gate landing pad made from dummy features
US20140167142A1 (en) 2012-12-14 2014-06-19 Spansion Llc Use Disposable Gate Cap to Form Transistors, and Split Gate Charge Trapping Memory Cells
US8884358B2 (en) * 2013-01-24 2014-11-11 Freescale Semiconductor, Inc. Method of making a non-volatile memory (NVM) cell structure
US20140210012A1 (en) 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
JP5564588B2 (ja) * 2013-02-07 2014-07-30 ルネサスエレクトロニクス株式会社 半導体装置
CN104037131A (zh) * 2013-03-08 2014-09-10 飞思卡尔半导体公司 对选择栅极和部分替换栅极的栅电介质使用热氧化物
US9001546B2 (en) * 2013-08-22 2015-04-07 Taiwan Semiconductor Manufacturing Company Limited 3D structure for advanced SRAM design to avoid half-selected issue
US10192747B2 (en) 2014-01-07 2019-01-29 Cypress Semiconductor Corporation Multi-layer inter-gate dielectric structure and method of manufacturing thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
KR20170041728A (ko) 2014-08-14 2017-04-17 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
CN104157655B (zh) * 2014-08-27 2020-02-21 上海华力微电子有限公司 Sonos闪存器件及其编译方法
CN104183273B (zh) * 2014-08-27 2020-06-09 上海华力微电子有限公司 闪存器件的编程方法
US9922715B2 (en) * 2014-10-03 2018-03-20 Silicon Storage Technology, Inc. Non-volatile split gate memory device and a method of operating same
CN104392965B (zh) * 2014-11-17 2018-01-02 上海华力微电子有限公司 一种sonos闪存器件的编译方法
US10224335B2 (en) * 2015-01-29 2019-03-05 Hewlett-Packard Development Company, L.P. Integrated circuits
KR102373596B1 (ko) * 2015-11-23 2022-03-14 에스케이하이닉스 주식회사 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이
US9973197B2 (en) * 2016-09-07 2018-05-15 Toshiba Memory Corporation Phase-locked loop circuit
US10147734B1 (en) 2017-08-30 2018-12-04 Cypress Semiconductor Corporation Memory gate driver technology for flash memory cells
CN108054170B (zh) * 2017-11-27 2020-08-14 深圳市国微电子有限公司 一种可编程存储单元及其控制方法
FR3078792B1 (fr) * 2018-03-07 2020-03-27 Stmicroelectronics (Rousset) Sas Circuit integre muni de leurres contre l'ingenierie inverse et procede de fabrication correspondant
CN110610942B (zh) * 2018-06-15 2023-07-28 硅存储技术公司 用于减少闪存存储器系统中字线和控制栅极线之间的耦合的方法和装置
US10762966B2 (en) * 2018-10-30 2020-09-01 Globalfoundries Singapore Pte. Ltd. Memory arrays and methods of forming the same
US10861550B1 (en) * 2019-06-06 2020-12-08 Microchip Technology Incorporated Flash memory cell adapted for low voltage and/or non-volatile performance
US11069743B1 (en) * 2020-06-09 2021-07-20 Globalfoundries Singapore Pte. Ltd. Non-volatile memory elements with a multi-level cell configuration
CN113140624A (zh) * 2021-03-29 2021-07-20 上海华力集成电路制造有限公司 集成高k金属栅极和氧化物多晶硅栅极的结构和制备方法
CN113517353B (zh) * 2021-06-01 2024-06-07 上海华力集成电路制造有限公司 半浮栅器件的制造方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56135973A (en) * 1980-03-28 1981-10-23 Hitachi Ltd Manufacture of semiconductor device
US4659828A (en) 1984-06-15 1987-04-21 Nalco Chemical Company Dimethyl sulfate quaternary ammonium salt of 1-acryloyl-4-methyl piperazine
JPH0715973B2 (ja) * 1984-11-29 1995-02-22 新技術事業団 半導体不揮発性メモリ
JPS61172375A (ja) * 1985-01-28 1986-08-04 Toshiba Corp 不揮発性半導体記憶装置
JPH01133364A (ja) * 1987-11-18 1989-05-25 Matsushita Electron Corp 半導体装置の製造方法
JPH03228377A (ja) 1990-02-02 1991-10-09 Toshiba Corp 半導体装置
JP3372556B2 (ja) * 1991-07-23 2003-02-04 株式会社日立製作所 半導体集積回路
JPH0582798A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置及びその製造方法
US5357134A (en) * 1991-10-31 1994-10-18 Rohm Co., Ltd. Nonvolatile semiconductor device having charge trap film containing silicon crystal grains
JPH05136422A (ja) 1991-11-11 1993-06-01 Kawasaki Steel Corp 半導体記憶装置及びその製造方法
JP3765585B2 (ja) * 1992-08-10 2006-04-12 株式会社ルネサステクノロジ データ処理装置
JP3221754B2 (ja) * 1992-12-15 2001-10-22 ローム株式会社 半導体装置
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JP3406077B2 (ja) * 1994-08-26 2003-05-12 三菱電機株式会社 不揮発性半導体記憶装置
ATE213562T1 (de) * 1995-08-11 2002-03-15 Imec Inter Uni Micro Electr Verfahren zum programmieren einer flash-eeprom- speicherzelle unter optimierung des niedrigen leistungsverbrauchs und verfahren zum löschen dieser zelle
US5691939A (en) * 1995-12-07 1997-11-25 Programmable Microelectronics Corporation Triple poly PMOS flash memory cell
US5912843A (en) * 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US6057575A (en) * 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
JP3612144B2 (ja) 1996-06-04 2005-01-19 株式会社ルネサステクノロジ 半導体装置の製造方法
JPH1022404A (ja) * 1996-06-27 1998-01-23 Ricoh Co Ltd スプリットゲートタイプの半導体装置の製造方法
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
US5896315A (en) * 1997-04-11 1999-04-20 Programmable Silicon Solutions Nonvolatile memory
US5852578A (en) * 1997-06-17 1998-12-22 Hoang; Loc B. Flash cell having self-timed programming
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6134144A (en) * 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
JP3967440B2 (ja) * 1997-12-09 2007-08-29 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法
JP4367979B2 (ja) * 1998-01-27 2009-11-18 正気 小椋 不揮発性半導体記憶装置の製造方法
JP3883687B2 (ja) 1998-02-16 2007-02-21 株式会社ルネサステクノロジ 半導体装置、メモリカード及びデータ処理システム
US5991204A (en) * 1998-04-15 1999-11-23 Chang; Ming-Bing Flash eeprom device employing polysilicon sidewall spacer as an erase gate
US6136653A (en) * 1998-05-11 2000-10-24 Mosel Vitelic, Inc. Method and device for producing undercut gate for flash memory
KR19990088517A (ko) * 1998-05-22 1999-12-27 마 유에 예일 비휘발성메모리셀구조및비휘발성메모리셀을작동시키는방법
KR100270958B1 (ko) * 1998-07-10 2000-11-01 윤종용 비휘발성 반도체 소자 및 그 제조방법
US6048766A (en) * 1998-10-14 2000-04-11 Advanced Micro Devices Flash memory device having high permittivity stacked dielectric and fabrication thereof
US6324103B2 (en) * 1998-11-11 2001-11-27 Hitachi, Ltd. Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device
US6091104A (en) * 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
JP2000269361A (ja) * 1999-03-15 2000-09-29 Nec Corp 不揮発性半導体記憶装置およびその製造方法
JP2001015613A (ja) 1999-06-29 2001-01-19 Sony Corp 不揮発性半導体記憶装置およびその製造方法
JP2001044395A (ja) * 1999-08-04 2001-02-16 Nec Corp 不揮発性半導体記憶装置およびその製造方法
US6255166B1 (en) * 1999-08-05 2001-07-03 Aalo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, method of programming the same and nonvolatile memory array
US6388293B1 (en) * 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6097636A (en) * 1999-09-03 2000-08-01 Silicon Storage Technology, Inc. Word line and source line driver circuitries
JP4058219B2 (ja) * 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
JP4055103B2 (ja) * 2000-10-02 2008-03-05 株式会社ルネサステクノロジ 不揮発性メモリおよびそれを内蔵した半導体集積回路並びに不揮発性メモリの書込み方法
US6501300B2 (en) * 2000-11-21 2002-12-31 Hitachi, Ltd. Semiconductor integrated circuit
JP4084922B2 (ja) * 2000-12-22 2008-04-30 株式会社ルネサステクノロジ 不揮発性記憶装置の書込み方法
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4601287B2 (ja) * 2002-12-26 2010-12-22 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100519793B1 (ko) * 2003-01-06 2005-10-10 삼성전자주식회사 플래쉬 메모리 장치 및 이 장치의 프로그램 방법
JP4426868B2 (ja) * 2003-04-04 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および半導体集積回路装置
JP4331966B2 (ja) * 2003-04-14 2009-09-16 株式会社ルネサステクノロジ 半導体集積回路
US8686490B2 (en) * 2006-12-20 2014-04-01 Sandisk Corporation Electron blocking layers for electronic devices

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103366817A (zh) * 2013-08-01 2013-10-23 中国科学院微电子研究所 一种nor型闪存式存储器
CN110349958A (zh) * 2018-04-03 2019-10-18 三星电子株式会社 三维半导体存储器件
CN110349958B (zh) * 2018-04-03 2023-09-12 三星电子株式会社 三维半导体存储器件
CN113362876A (zh) * 2020-05-27 2021-09-07 台湾积体电路制造股份有限公司 存储器件及其操作方法
CN113362876B (zh) * 2020-05-27 2024-04-09 台湾积体电路制造股份有限公司 存储器件及其操作方法

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