JP3221754B2

JP3221754B2 - 半導体装置

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Publication number: JP3221754B2
Application number: JP33434792A
Authority: JP
Inventors: 広宣中尾
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1992-12-15
Filing date: 1992-12-15
Publication date: 2001-10-22
Anticipated expiration: 2016-10-22
Also published as: JPH06181319A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置のデータの読
み出しに関する。特に読み出しの正確化に関する。

【０００２】

【従来の技術】一般に、トラップ型半導体メモリのトラ
ップ膜としては、ＯＮＯ膜（Ｏｘｉｄｅ−Ｎｉｔｒｉｄ
ｅ−Ｏｘｉｄｅ）膜が用いられている。このＯＮＯ膜の
Ｏ膜は酸化膜であり絶縁膜である。一方、Ｎ膜は窒化膜
であり導電膜である。なお、導電膜であるＮ膜は酸化膜
であるＯ層に挟まれている。書込みの際には、電子がこ
のＮ膜に導かれる。

【０００３】図９Ａ，９ＢにＯＮＯ膜を用いたトラップ
型メモリの断面図を掲げてデータの書込み及び消去を示
す説明する。トラップ型メモリ２００には基板１内にソ
ース２、ドレイン４が形成されている。このソース２、
ドレイン４間にＯＮＯ膜（第一Ｏ膜８、Ｎ（窒化）膜１
０及び第二Ｏ膜１２）が形成されており、その上方に制
御ゲート１４が形成されている。

【０００４】このトラップ型メモリ２００の書込原理の
概要を図９Ａを用いて説明する。書込み時は、ソース２
からドレイン４に電子が放出されることでチャネルが形
成される。この放出された電子の一部はホットエレクト
ロンとしてドレイン近傍のＮ（窒化）膜１０にトラップ
される。Ｎ（窒化）膜１０に電子がトラップされている
と、チャネルを形成するために必要な制御ゲート電圧の
しきい値電圧が大きくなる。このように、しきい値が大
きくなった状態を”１”が書込まれた状態という。これ
に対し、電子がトラップされず、しきい値が小さいまま
の状態を”０”が書込まれている状態という。

【０００５】一方、消去の場合は、制御ゲート１４に負
の電圧を印加し、ドレインに正の電圧を印加すること
で、Ｎ膜に正孔を導いて注入された負の電子を中和する
（図９Ｂ参照）。なお、読み出しは、制御ゲートにセン
ス電圧（電子がトラップされている場合のしきい値電圧
とトラップされていない場合の中間値）を印加し、チャ
ネルが形成されなければ、”１”が書込まれていること
を読み出すことが出来る。また、チャネルが形成されれ
ば、”１”が書込まれていない（”０”である）ことを
読み出すことが出来る。このようにして、トラップ型メ
モリにおいて”１”の書込み、消去及び読み出しを自在
に行なうことが出来る。

【０００６】

【発明が解決しようとする課題】しかし、従来のトラッ
プ型メモリには以下のような問題があった。従来の装置
では図９Ａを用いて説明したように、書込みの際にＮ
（窒化）膜１０のドレイン４側に電子をホットエレクト
ロン注入によってトラップさせていた。また、読み出し
の際は、ドレイン４に比較的高い電圧を印加してトラッ
プされた電子の読み出しを行なっていた。しかし、ドレ
イン４に高電圧を印加すると、図９Ｂに示すようにドレ
イン４周辺の基板１内に空乏層１００が形成されてしま
う。

【０００７】この空乏層１００が広がってしまい、電子
がトラップされている箇所にまで達すると、実際にはチ
ャネルが形成されていないにもかかわらず、チャネルが
形成された場合と同じ状態になってしまう。すなわち、
Ｎ（窒化）膜１０に電子がトラップされており本来チャ
ネルが形成されない場合でも、チャネルが形成されてし
まうので、”１”が書込まれていないと検出されてしま
う。このように、従来の装置を用いると、読み出し時に
空乏層１００が広がり、正確な読み出しを行なうことが
できなくなっていた。

【０００８】そこで、本発明は正確な読み出しを行なう
ことが可能な半導体装置の提供を目的とする。

【０００９】

【課題を解決するための手段】請求項１に係る半導体装
置は、基板内に設けられたソース領域、基板内に設けら
れ、ソ−ス領域との間に電路形成可能領域を形成するよ
うに設けられたドレイン領域、電路形成可能領域上に設
けられたトラップ膜、トラップ膜上に設けられた制御電
極、ソース側の電路形成可能領域上に電路形成可能領域
と絶縁して設けられており、制御電極の側面に制御電極
と絶縁して設けられた側導電層、を備えた半導体装置で
あって、情報の書き込み時、電子をホットエレクトロン
として前記トラップ膜のソース側にトラップさせること
を特徴としている。

【００１０】本発明に係る半導体装置においては、情報
の書き込み時、電子をホットエレクトロンとして前記ト
ラップ膜のソース側にトラップさせている。

【００１１】したがって、ソース側で書込みを行なって
いるので、ドレイン側に高電圧が印加され空乏層が広が
ってもソース側に達することがない。

【００１２】

【実施例】本発明に係るトラップ型半導体メモリの一実
施例を図２Ｂに掲げて、その構造を説明する。Ｐ型基板
１内にはソース領域であるソース２及びドレイン領域と
してのドレイン４が形成されており、基板１上にはトラ
ップ膜としての第一酸化膜８、Ｎ（窒化）膜１０及び第
二酸化膜１２が形成されている（この第一酸化膜８、Ｎ
（窒化）膜１０及び第二酸化膜１２の三層膜を以下ＯＮ
Ｏ膜３０とする）。このＯＮＯ膜３０上には制御電極で
ある制御ゲート１４が形成され、また、制御ゲート１４
と基板１を覆うように酸化膜１６が形成されている。制
御ゲート１４の側面には側導電層としての選択ゲート２
０が設けられており、制御ゲート１４と基板１を覆うよ
うに層間膜１８も形成されている。さらに、層間膜１８
上にはビットライン（ドレイン線）２５が形成されてい
る。

【００１３】次に、図２Ｂに示したトラップ型半導体メ
モリの動作概要を図１を用いて説明する。図１Ａに書込
み時の動作状態を掲げる。本実施例に係るトラップ型半
導体メモリにおいては、ドレイン４側及び制御ゲート１
４に高電圧を印加し、ソース２に０Ｖを印加すること
で、ソース２からドレイン４に電子が飛出し、ソース
２、ドレイン４間に電路形成可能領域としてのチャネル
８０を形成する。ここで、ソース２側に設けられた選択
ゲート２０に基板１がちょうどＯＮ状態になる程度の電
圧を印加する。このような電圧を印加することで、基板
１、選択ゲート２０間に電界が集中する。ソース２から
飛出した電子は集中している電界によりホットエレクト
ロンとなる。この時、制御ゲートには高電圧が印加され
ているので、ホットエレクトロンの一部はＯＮＯ膜内の
Ｎ（窒化）膜１０のソース側にトラップされる。この電
子がＮ（窒化）膜１０にトラップされた状態が”１”が
書込まれた状態である。

【００１４】Ｎ（窒化）膜１０にトラップされた電子を
読み出す場合を図１Ｂを掲げて説明する。上述のよう
に、電子はＮ（窒化）膜１０のソース２側にトラップさ
れている。したがって、読み出しの際に、ドレイン４に
高い電圧を印加しても、空乏層は電子がトラップされて
いる箇所に達することがない。すなわち、図１Ｂに示す
ように、ドレイン４の近傍に空乏層１００が広がって
も、Ｎ（窒化）膜１０のソース側にまで広がる事がな
く、Ｎ（窒化）膜１０に電子がトラップされている（”
１”が書込まれている）か否かを正確に検出する事が可
能となる。なお、消去はトラップされた電子を基板１に
放出することによって行なわれる。

【００１５】次に、本実施例のトラップ型半導体メモリ
の動作詳細を図８に示す等価回路を用いて説明する。こ
こでは、セルＣ１０を情報を書込み、消去及び読み出し
を行なう選択セルとし、その他のセル（セルＣ２０、Ｃ
３０及びＣ４０）を非選択セルとする（図８Ａ）。図８
Ｂに各動作時点での各々の行、列及び部分に印加される
電圧を示す。

【００１６】まず、情報の書込みの際には、制御ゲート
線ＣＧ１に１０Ｖ、ビットラインＢＬ１に９Ｖ、さら
に、選択ゲート線ＳＧ１に１．５Ｖを印加し、その他に
は０Ｖを印加する。このとき、選択セルＣ１０において
は、ビットラインＢＬ１に９Ｖが与えられる事で、前述
のようにソース２からドレイン４間に電子が飛出し、チ
ャネル８０が形成される（図１Ａ参照）。また、選択ゲ
ートには１．５Ｖという基板がちょうどＯＮになる電圧
が印加されることで基板１、選択ゲート２０間に電界が
集中する。この集中した電界によりソース２から飛出し
た電子はホットエレクトロンとなる。さらに、制御ゲー
ト１４チャネルが制御ゲート１４に１０Ｖという高電圧
が与えられているので、ホットエレクトロンの一部はＯ
ＮＯ膜内のＮ（窒化）膜１０のソース側にトラップされ
る。こうして、Ｎ（窒化）膜１０にホットエレクトロン
の一部がトラップ（”１”が書込まれる）される。

【００１７】こうして、”１”が書込まれると、図１Ａ
に示すチャネル８０を形成させるのに必要な電圧のしき
い値が上昇する。このしきい値の上昇を検出すること
で、”１”が書込まれたことを検出する。すなわち、前
述のように制御ゲート１４にセンス電圧を印加し、ソー
ス２とゲート４間にチャネルが形成されず電流が流れな
ければ”１”が書込まれたと検出するのである。

【００１８】ここで、非選択セルＣ２０を観ると、制御
ゲート線ＳＧ１を通じて１０Ｖ、選択ゲート線ＣＧ１を
通じて１．５Ｖが与えられている。しかし、ビットライ
ンＢＬ２にはソース２と同電位である０Ｖが与えられて
おり、チャネルが形成されないので、誤書込みが生じる
虞がない。また、他の非選択セルＣ３０及びＣ４０に関
しても、選択ゲート線ＳＧ２、制御ゲート線ＣＧ２には
各々０Ｖが与えられているので、選択セルＣ１０以外の
セルに誤書込が生じる虞がない。

【００１９】次に、Ｎ（窒化）膜１０にトラップされた
電子を消去する場合について説明する。この場合、制御
ゲート線ＣＧ１及びＣＧ２にそれぞれー１５Ｖを印加
し、ビットラインＢＬ１及びＢＬ２の両方をオープンに
し、その他には０Ｖを与える。制御ゲートに負の電圧を
印加することで、上述した書込と逆の電界が生じる。し
たがって、トラップされている電子はＦＮ（Fowler-Nor
heim）トンネリングによって基板１に引出され、放出さ
れる。こうして、トラップされた電子が引出されると、
図１Ａに示すチャネル８０を形成させるのに必要な電圧
のしきい値が下降する。このしきい値の下降を検出する
ことで、Ｎ（窒化）膜１０から情報”１”が書込まれて
いないことが検出される。すなわち、上記のように、セ
ンス電圧を印加して、ソース２とドレイン４間にチャネ
ル８０が形成され、電流が流れると、Ｎ（窒化）膜１０
から情報”１”が書込まれていないことが検出されるの
である。

【００２０】さらに、選択セルＣ１０からの情報の読み
出しについて説明する。選択セルＣ１０に記憶された情
報を読み出す場合、制御ゲート線ＣＧ１にセンス電圧と
して３Ｖを与え、選択ゲートをＯＮさせるために選択ゲ
ート線ＳＧ１に５Ｖ、ビットラインＢＬ１に２Ｖを印加
する。ここで、センス電圧とは、Ｎ（窒化）膜１０に電
子がトラップされている場合のしきい値と、トラップさ
れていない場合のしきい値の中間値である。また、上記
以外には０Ｖを印加する。

【００２１】選択セルＣ１０が書込状態であれば、チャ
ネル８０（図１Ａ参照）は形成されず、ソース、ドレイ
ン間に電流が流れない。したがって、ビットラインＢＬ
１に接続したセンスアンプ（図示せず）では、電流を検
出することができず、選択セルＣ１０は書込み状態であ
ることを読み取る。一方、選択セルＣ１０が非書込み状
態であれば、ソースドレイン間に前述のチャネル８０が
形成される。したがって、ソース、ドレイン間に電流が
流れ、この電圧を前記センスアンプによって検出するこ
とで、選択セルＣ１０が非書込み状態であることを読み
取る。

【００２２】次に選択セルＣ２０について観ると、制御
ゲート線ＣＧ１にはセンス電圧である３Ｖが印加され、
選択ゲート線ＳＧ１には５Ｖが印加されている。しか
し、ビットラインＢＬ２には０Ｖが印加されており、セ
ンスアンプビットラインＢＬ１に接続されているので、
非選択セルＣ２０で読み出しが行なわれることはない。
さらに、他の非選択セルＣ３０及びＣ４０においては、
制御ゲート線ＣＧ２及び選択ゲート線ＳＧ２にそれぞれ
０Ｖが与えられているので、読み出しが行なわれること
はない。

【００２３】こうして、情報の書込みをホットエレクト
ロン注入方式によるソース側のＮ（窒化）膜１０に行な
い、消去をＦＮトンネリングにより行なうことで、正確
な読み出しを行なうことが可能となる。

【００２４】本実施例に係るトラップ型メモリの構造及
び製造方法を図に基づいて以下に説明する。まず、図２
Ｂに示すトラップ型メモリの製造方法を説明する。基板
１（Ｐウェル）上に熱酸化により第一Ｏ膜８を形成す
る。次に第一Ｏ膜８上にＬＰＣＶＤを用いてＮ（窒化）
膜１０膜を形成する。次に、Ｎ（窒化）膜１０上にウェ
ット酸化によって第二Ｏ膜１２を形成する（図３Ａ）。
こうして形成したＯＮＯ膜３０上に第一ポリシリコン膜
１３を形成する（図３Ａ）。次に、第一ポリシリコン膜
１３を図３Ｂのようにエッチングすることで制御ゲート
１４を形成する。この制御ゲート１４を形成する為に第
一ポリシリコン膜１３をエッチングする際に、制御ゲー
ト１４下以外のＯＮＯ膜３０を除去する（図３Ｃ）こう
して基板１上に形成されたＯＮＯ膜３０と制御ゲート１
に対し、これらを覆うように酸化膜１６を熱酸化によっ
て形成する（図３Ｄ）。次に、酸化膜１６上に第二ポリ
シリコン膜２８を形成する（図４Ａ）。この第二ポリシ
リコン膜２８を、異方性エッチングであるリアクティブ
エッチング（ＲＩＥ）によってエッチバックし、サイド
ウォール２０及び２２を形成する（図４Ｂ）。次に、サ
イドウォール２０、２２及び制御ゲート１４をマスクと
して、基板１に対しＡｓ（ひ素）をイオン注入する（図
４Ｂ）。Ａｓ（ひ素）注入後、サイドウォール２２だけ
をエッチングによって除去し、今度はサイドウォール２
０及び制御ゲートをマスクとして、基板に対し燐をイオ
ン注入する（図４Ｃ）。

【００２５】この時、既に基板に打込まれているＡｓ
（ひ素）と燐とは殆どの箇所で重複して存在することに
なる。しかし、サイドウォール２２のあった部分の基板
部分ＢＳ１には燐しか存在しない（図５Ａ）。燐が注入
された後、層間膜１８としてＢＰＳＧ膜を形成する（図
５Ｂ）。このＢＰＳＧとはボロンを添加したＰＳＧ（Ph
osoho-Silicate-Glass）のことである。次に、層間膜１
８をリフローさせる。このリフローの際に、基板１内に
打込まれたＡｓ（ひ素）及び燐は熱拡散し、図５Ｂに示
すように、ソース２とＬＤＤ（Lightly-Doped-Drain）
構造のドレイン４が形成される。すなわち、ドレイン側
の燐のみが打込まれている基板部分ＢＳ１はＡｓ（ひ
素）と燐が打込まれた部分と比べて濃度が薄く、ｎ−と
なり、他の部分はｎ＋となり、ＬＤＤ構造となる。この
ＬＤＤ構造とは、ドレイン４近傍の電界を緩和する構造
である。

【００２６】上記のように、ソース２及びドレイン４を
形成した後、層間層１８上にＡｌ（アルミニウム）をデ
ポシションし、パターニングしてビットライン（ドレイ
ン線）２５を形成するとともに、パッシベーション膜
（図示せず）もビットライン２５上に形成する（図２
Ｂ）。このようにして、図２Ｂに示すトラップ型半導体
メモリが製造される。

【００２７】次に、本発明に係るトラップ型半導体メモ
リの他の実施例の構造を図２Ａに掲げる。前述の図２Ｂ
のものと比べると図２Ａのメモリは基板１上の全面にＯ
ＮＯ膜３０が形成されている点で異なる。しかし、両者
は同様の動作を行なうことでメモリとして動作する。以
下に図２Ａの製造方法を説明する。

【００２８】基板１上にＯＮＯ膜３０を生成し、ＯＮＯ
膜３０上に第一ポリシリコン膜１３を形成してエッチン
グにより制御ゲート１４を形成するまでは前述の工程と
同様である（図３Ａ参照、図６Ａ）。ただし、前述の製
造方法と異なり、ＯＮＯ膜３０をエッチングせず、酸化
膜１６を熱酸化によりＯＮＯ膜３０上及び基板１上に形
成する（図６Ａ）。その後の工程は、前述の図２Ｂのト
ラップ型半導体メモリの製造方法と同じであるので簡単
に説明する。

【００２９】形成した酸化膜１６の上に第二ポリシリコ
ン膜２８を形成する（図６Ｂ）。この第二ポリシリコン
膜２８を、異方性エッチングであるリアクティブエッチ
ング（ＲＩＥ）によってエッチバックし、サイドウォー
ル２０及び２２を形成する（図６Ｃ）。次に、サイドウ
ォール２０、２２及び制御ゲート１４をマスクとして、
基板１に対しＡｓ（ひ素）を打込む（図６Ｃ）。

【００３０】Ａｓ（ひ素）を打込んだ後、サイドウォー
ル２２だけをエッチングによって除去する（図７Ａ）。
さらに、サイドウォール２０及び制御ゲート１４をマス
クとして、基板１に対し燐を打込む（図７Ｂ）。燐を打
込んだ後、層間膜１８としてＢＰＳＧ膜を形成する（図
７Ｂ）。このＢＰＳＧ膜のリフロー時に、打込まれたＡ
ｓ（ひ素）及び燐は熱拡散し、ソース２及びドレイン４
が形成される（図７Ｃ）。この拡散の際にも、ドレイン
４側は燐のみの部分と燐とひ素とが打込まれた部分の濃
度差によって、前述のようにＬＤＤ構造となる。

【００３１】ソース２及びドレイン４形成後、層間膜１
８上にＡｌ（アルミニウム）をデポシションし、パター
ニングしてビットライン（ドレイン線）２５を形成する
とともに、パッシベーション膜（図示せず）をビットラ
イン２５上に形成する（図２Ａ）。このようにして図２
Ａに示す、トラップ型半導体メモリが製造される。

【００３２】

【発明の効果】本発明に係る半導体装置においては、情
報の書き込み時、電子をホットエレクトロンとして前記
トラップ膜のソース側にトラップさせている。すなわ
ち、ソース側で書き込みを行なっているので、ドレイン
側に高電圧が印加され空乏層が広がってもソース側に達
することがない。

【００３３】したがって、正確な読み取りを行なうこと
が可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置（トラップ型半導体メ
モリ）の動作概要を示す図である。

【図２】本発明に係る半導体装置（トラップ型半導体メ
モリ）の構造を示す断面図である。

【図３】図２Ｂに示す半導体装置の製造工程を示す図で
ある。

【図４】図２Ｂに示す半導体装置の製造工程を示す図で
ある。

【図５】図２Ｂに示す半導体装置の製造工程を示す図で
ある。

【図６】図２Ａに示す半導体装置の製造工程を示す図で
ある。

【図７】図２Ａに示す半導体装置の製造工程を示す図で
ある。

【図８】図２に示す半導体装置（トラップ型半導体メモ
リ）のセルを組合せた状態を示す図である。Ａはセルを
組合せた等価回路であり、Ｂは書込、消去及び読み出し
時の各部での電圧の一例を示す図である。

【図９】従来の半導体装置の書込み及び読み出しの動作
概要を示す図である。

【符号の説明】

１・・・・・基板２・・・・・ソース４・・・・・ドレイン１０・・・・・Ｎ（窒化）膜１４・・・・・制御ゲート２０・・・・・選択ゲート８０・・・・・チャネル１００・・・・・空乏層

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims

(57)【特許請求の範囲】

【請求項１】基板内に設けられたソース領域、基板内に設けられ、ソ−ス領域との間に電路形成可能領
域を形成するように設けられたドレイン領域、電路形成可能領域上に設けられたトラップ膜、トラップ膜上に設けられた制御電極、ソース側の電路形成可能領域上に電路形成可能領域と絶
縁して設けられており、制御電極の側面に制御電極と絶
縁して設けられた側導電層、を備えた半導体装置であって、情報の書き込み時、電子をホットエレクトロンとして前
記トラップ膜のソース側にトラップさせること、を特徴とする半導体装置。