JP2006065928A - 不揮発性半導体記憶装置および半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 フラッシュメモリモジュール8は、電源回路9、およびメモリ部101 〜10N から構成されている。メモリ部101 〜10N には、電源切り替え回路28が設けられている。この電源切り替え回路28は、電源回路9が生成した昇圧電圧、および負昇圧電圧などを書き換え電圧、読み出し電圧などとして各動作毎に切り替えて供給する。たとえば、書き換え対象となるメモリ部101 に設けられた電源切り替え回路28は、書き換え電圧を該メモリ部101 のメモリアレイ31に供給するように切り替え、その他のメモリ部102 〜10N に設けられた電源切り替え回路28は、読み出し電圧をメモリ部102 〜10N のメモリアレイ31にそれぞれ供給するように切り替えを行う。
【選択図】 図2
Description
メモリセルSのコントロールゲートcgとメモリゲートmgには、アドレスデコーダ25,26によってそれぞれ選択されるドライバ回路29,30が接続されている。また、メモリセルSのメモリゲートmgには、NチャネルMOSからなるトランジスタ(第1の電圧固定用トランジスタ)T3が接続されており、ソース線slには、NチャネルMOSからなるトランジスタ(第1の基準電位固定用トランジスタ)T4、およびトランジスタ(電圧トランスファ用トランジスタ)T5がそれぞれ接続されている。
2 周辺回路
3 バスコントローラ
4 CPU(中央処理装置)
5 RAM
6 I/O
7 フラッシュメモリコントローラ
8 フラッシュメモリモジュール(不揮発性記憶部)
9 電源回路(電圧生成部)
9a 電源回路(電圧生成回路)
101 〜10N メモリ部(不揮発性メモリ部)
11,12 正昇圧回路
13 負昇圧回路
14 正チャージポンプ回路
15 基準電圧発生回路
16 比較回路
17 抵抗部
18 降圧回路
19 負チャージポンプ回路
20 基準電圧発生回路
21,22 比較回路
23,24 抵抗部
25,26 アドレスデコーダ
27 センスアンプ
28 電源切り替え回路
28a 電源切り替え回路
29,30 ドライバ回路(ドライバ部)
31 メモリアレイ
32 電源トランスファ回路
T1 トランジスタ(第2の電圧固定用トランジスタ)
T2 トランジスタ(第2の基準電位固定用トランジスタ)
T3 トランジスタ(第1の電圧固定用トランジスタ)
T4 トランジスタ(第1の基準電位固定用トランジス)
T5 トランジスタ(電圧トランスファ用トランジスタ)
B バス
S メモリセル(不揮発性メモリセル)
Claims (10)
- 複数の不揮発性メモリ部と、前記複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備えた不揮発性半導体記憶装置であって、
任意の1つの前記不揮発性メモリ部が消去/書き込み動作する際には、前記任意の1つの不揮発性メモリ部に前記電圧生成部が生成した書き込み/消去電圧を供給し、その他の前記不揮発性メモリ部には、前記電圧生成部が生成した読み出し電圧を供給することを特徴とする不揮発性半導体記憶装置。 - 請求項1記載の不揮発性半導体記憶装置において、
前記複数の不揮発性メモリ部は、
複数の不揮発性メモリセルを有するメモリアレイと、前記不揮発性メモリセルを駆動するドライバ部とを備え、
前記不揮発性メモリセルは、コントロールゲートとメモリゲートとを有した2トランジスタ構成からなり、
前記ドライバ部は、
前記不揮発性メモリセルのコントロールゲートに接続され、第1のアドレスデコーダによって駆動制御される第1のドライバと、
前記不揮発性メモリセルのメモリゲートに接続され、第2のアドレスデコーダによって駆動制御される第2のドライバとを有し、
前記メモリアレイは、
前記不揮発性メモリセルのメモリゲートに接続された第1の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された第1の基準電位固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第2の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第2の基準電位固定用トランジスタとを有し、
前記第2のドライバ、前記第1の電圧固定用トランジスタ、前記第1の基準電位固定用トランジスタ、および前記電圧トランスファ用トランジスタは、高耐圧MOSトランジスタよりそれぞれ構成され、
前記第1のドライバ、前記第2の電圧固定用トランジスタ、および前記第2の基準電位固定用トランジスタは、低耐圧MOSトランジスタよりそれぞれ構成されたことを特徴とする不揮発性半導体記憶装置。 - 請求項1または2記載の不揮発性半導体記憶装置において、
前記複数の不揮発性メモリ部は、
前記不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、
前記電源切り替え部は、前記複数の不揮発性メモリ部の動作に応じて、書き込み/消去電圧、または読み出し電圧の供給を切り替えることを特徴とする不揮発性半導体記憶装置。 - 請求項3記載の不揮発性半導体記憶装置において、
前記電圧生成部は、前記複数の不揮発性メモリ部のうち、いずれか1つの前記不揮発性メモリ部に備えられていることを特徴とする不揮発性半導体記憶装置。 - 請求項1または2記載の不揮発性半導体記憶装置において、
前記電圧生成部は、
所定の各電圧を生成する電圧生成回路と、
前記電圧生成回路が生成した所定の各電圧を切り替え、書き込み/消去電圧、または読み出し電圧として前記複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、
前記複数の不揮発性メモリ部は、
前記電源切り替え部から出力された前記不揮発性メモリ部への書き込み/消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたことを特徴とする不揮発性半導体記憶装置。 - 不揮発性記憶部と、中央処理装置とを有し、前記中央処理装置は、所定の処理を実行し、前記不揮発性記憶部に動作指示を行うことが可能である半導体集積回路装置であって、
前記不揮発性記憶部は、
複数の不揮発性メモリ部と、
前記複数の不揮発性メモリ部にそれぞれ供給する所定の電圧を生成する電圧生成部とを備え、
任意の1つの前記不揮発性メモリ部が消去/書き込み動作する際には、前記任意の1つの不揮発性メモリ部に前記電圧生成部が生成した書き込み/消去電圧を供給し、その他の前記不揮発性メモリ部には、前記電圧生成部が生成した読み出し電圧を供給することを特徴とする半導体集積回路装置。 - 請求項6記載の半導体集積回路装置において、
前記複数の不揮発性メモリ部は、
複数の不揮発性メモリセルを有するメモリアレイと、
前記不揮発性メモリセルを駆動するドライバ部とを備え、
前記不揮発性メモリセルは、
コントロールゲートとメモリゲートとを有した2トランジスタ構成からなり、
前記ドライバ部は、
前記不揮発性メモリセルのコントロールゲートに接続され、第1のアドレスデコーダによって駆動制御される第1のドライバと、
前記不揮発性メモリセルのメモリゲートに接続され、第2のアドレスデコーダによって駆動制御される第2のドライバとを有し、
前記メモリアレイは、
前記不揮発性メモリセルのメモリゲートに接続された第1の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された第1の基準電位固定用トランジスタと、
前記不揮発性メモリセルが接続されるソース線に接続された電圧トランスファ用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第2の電圧固定用トランジスタと、
前記不揮発性メモリセルが接続されるビット線に接続された第2の基準電位固定用トランジスタとを有し、
前記第2のドライバ、前記第1の電圧固定用トランジスタ、前記第1の基準電位固定用トランジスタ、および前記電圧トランスファ用トランジスタは、高耐圧MOSトランジスタよりそれぞれ構成され、
前記第1のドライバ、前記第2の電圧固定用トランジスタ、および前記第2の基準電位固定用トランジスタは、低耐圧MOSトランジスタよりそれぞれ構成されたことを特徴とする半導体集積回路装置。 - 請求項6または7記載の半導体集積回路装置において、
前記複数の不揮発性メモリ部は、
各々の前記不揮発性メモリ部の動作に応じて、電圧生成部が生成した電圧を切り替える電源切り替え部をそれぞれ備え、
前記電源切り替え部は、前記複数の不揮発性メモリ部の動作に応じて、書き込み/消去電圧、または読み出し電圧の供給を切り替えることを特徴とする半導体集積回路装置。 - 請求項8記載の半導体集積回路装置において、
前記電圧生成部は、前記複数の不揮発性メモリ部のうち、いずれか1つの前記不揮発性メモリ部に備えられていることを特徴とする半導体集積回路装置。 - 請求項6または7記載の半導体集積回路装置において、
前記電圧生成部は、
所定の各電圧を生成する電圧生成回路と、
前記電圧生成回路が生成した所定の各電圧を切り替え、書き込み/消去電圧、または読み出し電圧として前記複数の不揮発性メモリ部に供給する電源切り替え部とよりなり、
前記複数の不揮発性メモリ部は、
前記電源切り替え部から出力された前記不揮発性メモリ部への書き込み/消去電圧、または読み出し電圧の供給を制御する電源トランスファ部を備えたことを特徴とする半導体集積回路装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2004245477A JP2006065928A (ja) | 2004-08-25 | 2004-08-25 | 不揮発性半導体記憶装置および半導体集積回路装置 |
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JP2006065928A true JP2006065928A (ja) | 2006-03-09 |
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JP2004245477A Pending JP2006065928A (ja) | 2004-08-25 | 2004-08-25 | 不揮発性半導体記憶装置および半導体集積回路装置 |
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---|---|---|---|---|
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KR101416878B1 (ko) | 2007-11-13 | 2014-07-09 | 삼성전자주식회사 | 파워 공급 회로 및 이를 구비하는 상 변화 메모리 장치 |
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2004
- 2004-08-25 JP JP2004245477A patent/JP2006065928A/ja active Pending
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