JP2010092516A - 電圧発生回路、及びそれを備えた半導体記憶装置 - Google Patents

Abstract

【課題】動作信頼性、または動作速度を向上させる電圧発生回路、及びそれを備えた半導体記憶装置を提供すること。
【解決手段】第１電圧を発生し、これを第１ノードに出力するポンプ回路１５と、一端が第１ノードに接続され、前記第１電圧を分圧して第２電圧を発生する第１抵抗部３７乃至３９を含み、第２ノードにおいて前記第２電圧を出力する第１電圧発生部と、前記第２ノードと出力端子とを接続する第１スイッチ素子３５、３６と、前記第２ノードと前記第１スイッチ素子３２、３３とを接続する配線間に一方の電極が接続され、他方の電極が接地されたキャパシタ素子３４、３５とを具備し、前記キャパシタ素子３４、３５の容量は、前記出力端子に接続される容量３０よりも大きく、前記第２ノードから前記出力端子に達する配線に存在する寄生抵抗の抵抗値は、前記第１抵抗素子３７乃至３９の抵抗値よりも小さい。
【選択図】 図４

Description

本発明は、電圧発生回路、及びそれを備えた半導体記憶装置に関する。

例えば、ＥＥＰＲＯＭなどからなる半導体記憶装置において、データの書き込み動作、及び消去動作には、該半導体記憶装置における内部電圧よりも大きい電圧を必要とする。

このような高電圧を必要とする半導体記憶装置は、半導体記憶装置内に昇圧回路（ポンプ回路）を有し、この昇圧回路により電源電圧を昇圧して必要とする高電圧を発生している。

ここで、従来の電圧発生回路には、例えば、スタンドバイ時に出力電圧に応じて動作するスタントバイ用昇圧電圧回路と、アクティブ時に出力電圧に応じて動作するアクティブ用昇圧回路とを備えるものがある（例えば、特許文献１、及び特許文献２参照）。

そして、従来に係る電圧発生回路では、特に読み出し電圧のポンピング動作の制御を行っている上記アクティブ用昇圧回路において、所望の読み出し電圧に達しているのにもかかわらず、立て続けにポンピング動作を指示させてしまっていた。その結果、電圧発生回路の動作信頼性を低下させてしまっていた。
特開２０００−１０５９９８号公報 特開２０００−２６８５７５号公報

本発明は、動作信頼性、または動作速度を向上させる電圧発生回路、及びそれを備えた半導体記憶装置を提供しようとするものである。

本発明の第一態様に係る電圧発生回路は、第１電圧を発生し、これを第１ノードに出力するポンプ回路と、一端が第１ノードに接続され、前記第１電圧を分圧して第２電圧を発生する第１抵抗部を含み、第２ノードにおいて前記第２電圧を出力する第１電圧発生部と、前記第２ノードと出力端子とを接続する第１スイッチ素子と、前記第２ノードと前記第１スイッチ素子とを接続する配線間に一方の電極が接続され、他方の電極が接地されたキャパシタ素子とを具備し、前記キャパシタ素子の容量は、前記出力端子に接続される容量よりも大きく、前記第２ノードから前記出力端子に達する配線に存在する寄生抵抗の抵抗値は、前記第１抵抗素子の抵抗値よりも小さい。

また、本発明の一態様に係る半導体記憶装置は、電気蓄積層と制御ゲートとを含み、２ビット以上のデータを保持可能なメモリセルトランジスタを複数含むメモリセルアレイと、前記メモリセルトランジスタの前記制御ゲートに接続されたワード線と、前記ワード線を選択するロウデコーダと、前記ロウデコーダに前記第２電圧を転送する上記電圧発生回路とを具備し、前記電圧発生回路は前記メモリセルトランジスタから前記データを読み出すべく、読み出しの対象となる前記データに応じて前記第２電圧を低下させていく。

本発明によれば、動作信頼性、または動作速度を向上させる電圧発生回路、及びそれを備えた半導体記憶装置を提供できる。

以下、この発明の実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。なお、本実施形態では、ＮＯＲ型フラッシュメモリを一例に挙げて説明する。

[第１の実施形態]
図１は、本発明の第１の実施形態に係る高電圧発生回路、及びそれを備えた半導体記憶装置の構成例を示したものである。図示するように、本実施形態に係る半導体記憶装置１００は、メモリセルアレイ１、デコーダ２、高電圧発生回路３、及びアクティブ信号生成回路４を備えている。

＜メモリセルアレイ１の構成例＞
メモリセルアレイ１は、データ保持可能な複数の不揮発性のメモリセルを備えている。そしてメモリセルは、例えば電荷蓄積層と制御ゲートを含む積層ゲートを備えたｎチャネルＭＯＳトランジスタである。メモリセルの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。

上記メモリセルアレイ１について、図２を参照しつつ説明する。図示するようにメモリセルアレイ１は、マトリクス状に配置された（ｍ＋１）×（ｎ＋１）個のメモリセルトランジスタＭＴを備えている（ｍ、ｎは自然数）。メモリセルトランジスタＭＴは、例えばＭＯＮＯＳ型の積層ゲートを備えたｎチャネルＭＯＳトランジスタである。ＭＯＮＯＳ型の積層ゲートは、次のような構成を有する。すなわち積層ゲートは、ｐ型半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された絶縁膜と、該絶縁膜上に形成された制御ゲートとを有する。また、メモリセルトランジスタＭＴのソースはソース線ＳＬに共通接続されている。つまり、メモリセルトランジスタＭＴをマトリクス状に配置し、該メモリセルトランジスタＭＴ毎にビット線ＢＬとワード線ＷＬとを接続した構成を有している。

同一行にあるメモリセルトランジスタＭＴの制御ゲートはワード線ＷＬ０〜ＷＬｍのいずれかに共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬｍを区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にあるメモリセルトランジスタＭＴのドレインは、いずれかのビット線ＢＬ０〜ＢＬｎ（ｎは自然数）に共通接続される。以下、ビット線ＢＬ０〜ＢＬｎについても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。

＜メモリセルトランジスタＭＴの閾値分布について＞
次に上記メモリセルトランジスタＭＴの閾値分布について図３を用いて説明する。図３は、横軸に閾値分布をとり、縦軸にメモリセルトランジスタＭＴの存在確率を示したグラフである。

図示するように、各々のメモリセルトランジスタＭＴは、例えば４値（4-levels）のデータ（２ビットデータ）のいずれか１つを保持できる。すなわち、メモリセルトランジスタＭＴは、閾値電圧Ｖｔｈの低い順に‘０’、‘１’、‘２’、‘３’の４閾値をとり得る。そして、‘０’データの電圧Ｖｔｈ０は、Ｖｔｈ０＜Ｖ０１である。‘１’データの閾値電圧Ｖｔｈ１は、Ｖ０１＜Ｖｔｈ１＜Ｖ１２である。‘２’データの閾値電圧Ｖｔｈ２は、Ｖ１２＜Ｖｔｈ２＜Ｖ２３である。‘３’データの閾値電圧Ｖｔｈ３は、Ｖ２３＜Ｖｔｈ３である。

そして、例えば本実施形態において上記電圧Ｖ０１が０［Ｖ］であると ‘０’データの閾値電圧Ｖｔｈ０は負の値であり、‘１’〜‘３’データ閾値電圧Ｖｔｈ１〜Ｖｔｈ３は正の値である。そして、‘０’〜‘３’データのうち、‘０’データの読み出しレベルが負の値であり、‘１’データ以上についての読み出しレベルは正の値である。そして、データの読み出し時には、上記読み出しレベルに相当する電圧が、メモリセルトランジスタＭＴのゲート・ソース間に印加される。

このようにメモリセルトランジスタＭＴは、閾値に応じて‘０’乃至‘３’データの２ビットデータを保持可能とされている。この閾値電圧は、電荷蓄積層に電荷を注入することによって変動する。なお、正の読み出し電圧は電圧Ｖ０１に限られない。

また、メモリセルトランジスタＭＴが保持可能なデータは上記４値に限られない。例えば、８値（３ビットデータ）、１６値（４ビットデータ）などであっても良い。また、上記メモリセルトランジスタＭＴは１６値以上のデータを保持可能とされても良い。

＜デコーダ２について＞
次に図１に戻ってデコーダ２について説明する。デコーダ２は、図示せぬ制御部から与えられたロウアドレスに基づいて、メモリセルアレイ１のロウ方向を選択する。すなわち、ワード線ＷＬを選択する。そして、デコーダ２は、選択したワード線ＷＬに対し、高電圧発生回路３が発生させた所定の電圧を印加する。

＜高電圧発生回路３の詳細について＞
次に、本実施形態に係る高電圧発生回路３であって、特に読み出し電圧ＶＤＤＲを発生するための構成の詳細について説明する。

高電圧発生回路３は、アクティブ用分圧回路７、スイッチ回路ＳＷ１７、アクティブ用電圧検知回路１２、スタンドバイ用分圧回路１０、ブースト回路１３、スタンドバイ用電圧検知回路１４、ポンプ回路１５、及び生成部１６を備える。なお、高電圧発生回路３がスタンバイ状態であると、アクティブ信号生成回路４によりスイッチ回路ＳＷ１７はオフ状態となる。

＜アクティブ信号生成回路４について＞
まず、アクティブ信号生成回路４について説明する。アクティブ信号生成回路４は、スイッチ回路ＳＷ１７に信号ＲＡＣＴＩＶＥを出力する。すなわち、アクティブ信号生成回路４は、高電圧発生回路３がスタンドバイ状態では信号ＲＡＣＴＩＶＥを‘Ｌ’レベルとし、アクティブ状態では信号ＲＡＣＴＩＶＥを‘Ｈ’レベルとする。なお、アクティブ信号生成回路４は、例えば、チップが選択された事を示すチップイネーブル信号ＣＥＢや読み出し動作を規定するＡＴＤ信号などの入力に基づき信号ＲＡＣＴＩＶＥを生成する。

＜スイッチ素子１７について＞
スイッチ素子１７の一端にはノードＮ１が接続され、他端はアクティブ用分圧回路７の電流経路の一端に接続される。そして、スイッチ素子１７は、上記アクティブ信号生成回路４から信号ＲＡＣＴＩＶＥとして‘Ｌ’レベルを受け取ると、スイッチをオフ状態とし、‘Ｈ’レベルを受け取るとスイッチをオン状態とする。すなわち、スイッチ１７がオン状態の場合、ノードＮ１とアクティブ用分圧回路７とを電気的に接続させ、オフ状態の場合、該ノードＮ１とアクティブ用分圧回路７とを非導通とさせる。

＜ポンプ回路１５について＞
ポンプ回路１５は、例えばチャージポンプを有する。そしてポンプ回路１５は、高電圧発生回路３がスタンドバイ状態時には信号ＣＰ＿Ｓに基づき、またアクティブ状態時には信号ＣＰ＿Ａに基づいて電圧ＶＤＤＲを発生し、これをノードＮ１に出力する。すなわち、スタンドバイ状態からアクティブ状態へと速やかに移行できるように、該スタンドバイ状態においてもポンプ回路１５は電圧ＶＤＤＲを出力する。なお、ポンプ回路１５はアクティブ用電圧検知回路１２、及びスタンドバイ用電圧検知回路１４の各々に対し個別のポンプ回路を設けても良い。

＜生成部１６について＞
生成部１６は、ノードＮ１を介してポンプ回路１５から与えられた電圧ＶＤＤＲを用いて、メモリセルアレイ１に転送すべき電圧を生成する。生成部１６が生成する電圧については後述する。

＜アクティブ用分圧回路７について＞
アクティブ用分圧回路７は抵抗素子５、６、及び１１を備える。そして、抵抗素子１１の一端は上記スイッチ回路ＳＷ１７を介して、ノードＮ１に接続され、該抵抗素子１１の他端は、ノードＮ３を介して抵抗素子５の一端と接続されており、該抵抗素子５の他端はノードＮ４を介して抵抗素子６の一端と接続されている。そして、抵抗素子６の他端は接地されている。

そして、アクティブ信号生成回路４により与えられた信号ＲＡＣＴＩＶＥによりスイッチ回路ＳＷ１７がオフ状態であると、アクティブ用分圧回路７には、貫流電流Ｉ_Ａは流れない。一方、スイッチ回路ＳＷ１７がオン状態であると、アクティブ用分圧回路７には貫流電流Ｉ_Ａが流れ、ノードＮ１における電圧が抵抗素子５、６、及び１１により分圧される。なおノードＮ４における電圧を電圧ＶＭＯＮＡとする。

＜ブースト回路１３について＞
ブースト回路１３は、抵抗素子１１の他端と抵抗素子５の一端とが接続されたノードＮ３に接続されている。そして、ブースト回路１３は、スイッチ素子１７がオフ状態（スタンドバイ状態）からオン状態（アクティブ状態）に切り替るのに同期して、ノードＮ３における電圧を昇圧している。

＜アクティブ電圧検知回路１２について＞
アクティブ用電圧検知回路１２は、Ｅｎａｂｌｅ信号を受信すると該アクティブ用電圧検知回路１２に供給された例えば、ＢＧＲ回路で生成された基準電圧ＶＲＥＦと、ノードＮ４における電圧ＶＭＯＮＡとを比較する。すなわち、アクティブ用電圧検知回路１２は、該アクティブ用電圧検知回路１２に供給される基準電圧ＶＲＥＦとノードＮ４における電圧ＶＭＯＮＡとが一致するように、ポンプ回路１５が出力する電圧ＶＤＤＲを制御する。そして、アクティブ用電圧検知回路１２は、基準電圧ＶＲＥＦと電圧ＶＭＯＮＡとを比較し、ＶＲＥＦ≦ＶＭＯＮＡであると、ポンプ回路１５に信号ＣＰ＿Ａとして‘Ｌ’を出力する。これにより、ポンプ回路１５はポンピングを停止する。またＶＲＥＦ＞ＶＭＯＮＡであると、アクティブ用電圧検知回路１２は、ポンプ回路１５に信号ＣＰ＿Ａとして‘Ｈ’を出力する。これにより、ポンプ回路１５はポンピングを行い出力電圧を上昇させる。なお、Ｅｎａｂｌｅ信号とは、上記アクティブ用分圧回路に貫流電流Ｉ_Ａが流れた後、電圧ＶＭＯＮＡが一定値に落ち着くと供給される信号である。

＜スタンドバイ用分圧回路１０について＞
スタンドバイ用分圧回路１０は抵抗素子８、及び９を備える。そして、抵抗素子８の一端はノードＮ１に接続され、該抵抗素子８の他端は、抵抗素子９の一端と接続されており、該抵抗素子９の他端は接地されている。なお、ノードＮ３６において抵抗素子８の他端と抵抗素子９の一端とが接続されている。

そして、アクティブ信号生成回路４により与えられた信号ＲＡＣＴＩＶＥによりスイッチ回路ＳＷ１７がオフ状態、すなわち高電圧発生回路３がスタンドバイ状態である場合、スタンドバイ用分圧回路１０には貫流電流Ｉ_Ｓが流れる。これによりノードＮ１における電圧が抵抗素子８、及び抵抗素子９により分圧される。つまり、ノードＮ１におけるスタンドバイ用分圧回路１０が備える抵抗素子８、及び抵抗素子９により分圧される。なお、ノードＮ３６における電圧を電圧ＶＭＯＮＳとする。なお、抵抗素子８、及び９の合成抵抗値は、上記アクティブ用分圧回路７が備える抵抗素子５、６、及び１１の合成抵抗値よりも大きく設定されている。したがって、貫流電流Ｉ_Ａよりも貫流電流Ｉ_ｓの方が小さい値となる。

＜スタンドバイ電圧検知回路１４について＞
スタンドバイ用電圧検知回路１４は、該スタンドバイ用電圧検知回路１４に供給される例えば、ＢＧＲ回路で生成された基準電圧ＶＲＥＦと、ノードＮ３６における電圧ＶＭＯＮＳとを比較する。すなわち、スタンドバイ用電圧検知回路１４は、該スタンドバイ用電圧検知回路１４に供給される基準電圧ＶＲＥＦとノードＮ３６における電圧ＶＭＯＮＳとが一致するように、ポンプ回路１５が出力する電圧ＶＤＤＲを制御する。具体的には、スタンドバイ用電圧検知回路１４は、基準電圧ＶＲＥＦと電圧ＶＭＯＮＳとを比較し、ＶＲＥＦ≦ＶＭＯＮＳであると、ポンプ回路１５に信号ＣＰ＿Ｓとして‘Ｌ’を出力する。これにより、ポンプ回路１５はポンピングを停止する。またＶＲＥＦ＞ＶＭＯＮＳであると、スタンドバイ用電圧検知回路１４は、ポンプ回路１５に信号ＣＰ＿Ｓとして‘Ｈ’を出力する。これにより、ポンプ回路１５はポンピングを行い、出力電圧を上昇させる。

＜生成部１６の構成例について＞
次に、上記半導体記憶装置１００において、生成部１６の構成例の詳細について図４を用いて説明する。図４は、生成部１６の詳細を示した回路図である。図示するように、生成部１６は、寄生キャパシタ素子３０、スイッチ素子３１乃至３３、並びに４４乃至４７、キャパシタ素子３４乃至３６、抵抗素子３７乃至４３、及び放電部５７を備える。

ノードＮ１に、上記ポンプ回路１５が発生させた電圧ＶＤＤＲが供給される。そして、ノードＮ１から出力される電圧ＶＤＤＲが、該ノードＮ１と共通接続されたノードＮ６、Ｎ７、Ｎ８、及びＮ１３へと供給される。

そして、ノードＮ８における電圧ＶＤＤＲが、抵抗素子３７乃至３９により分圧される。すなわち、抵抗素子３７の一端は、ノードＮ８と接続されている。そして、ノードＮ９において該抵抗素子３７の他端と抵抗素子３８の一端とが接続されている。ノードＮ１０において、抵抗素子３８の他端と抵抗素子３９の一端とが接続されている。そして抵抗素子３９の他端が接地されている。なお、ノードＮ９における電圧を、電圧ＶＤＤＲ１とし、ノードＮ１０における電圧を電圧ＶＤＤＲ２とする。すなわち、抵抗素子３７乃至３９は、電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２を発生させる電圧発生部として機能する。また、電圧ＶＤＤＲ１は、電圧ＶＤＤＲから抵抗素子３７における電圧降下分に相当する電圧を差し引いた値であり、電圧ＶＤＤＲ２は、該電圧ＶＤＤＲ１から更に、抵抗素子３８における電圧降下分に相当する電圧を差し引いた値となる。つまり、ＶＤＤＲ＞ＶＲＲＤ１＞ＶＤＤＲ２となる。そして、ノードＮ９から出力される電圧ＶＤＤＲ１が、該ノードＮ９と共通接続されたノードＮ１７、Ｎ１４、及びＮ１８へと供給される。そしてノードＮ１０から出力される電圧ＶＤＤＲ２が、該ノードＮ１０と共通接続されたノードＮ１６、Ｎ１５、及びＮ１８へと供給される。

また、ノードＮ７における電圧ＶＤＤＲが、抵抗素子４０、及び４１により分圧される。すなわち、抵抗素子４０の一端は、ノードＮ７と接続されている。そして、ノードＮ１１において、抵抗素子４０の他端と抵抗素子４１の一端とが接続されている。そして、抵抗素子４１の他端はスイッチ素子４６を介して接地されている。また、スイッチ素子４６には制御信号ＳＷ５が与えられる。そして、ノードＮ１１とノードＮ９とが、スイッチ素子４４を介して接続されている。また、スイッチ素子４４には制御信号ＳＷ４が与えられる。すなわち、制御信号ＳＷ４によりスイッチ素子４４がオン状態になることで、抵抗素子３７と抵抗素子４０とが並列接続される。更に、制御信号ＳＷ５によりスイッチ素子４６がオン状態となることで、抵抗素子３７、４０との並列接続に加え、抵抗素子３８、３９と抵抗素子４１とが並列接続される。

また、ノードＮ６における電圧ＶＤＤＲが、抵抗素子４２、及び４３により分圧される。すなわち、抵抗素子４２の一端は、ノードＮ６と接続されている。そして、ノードＮ１２において、抵抗素子４２の他端と抵抗素子４３の一端とが接続されている。そして、抵抗素子４３の他端はスイッチ素子４７を介して接地されている。そして、スイッチ素子４７には制御信号ＳＷ７が与えられる。そして、ノードＮ１２とノードＮ１０とが、スイッチ素子４５を介して接続されている。そして、スイッチ素子４５には制御信号ＳＷ６が与えられる。すなわち、制御信号ＳＷ６によりスイッチ素子４５がオン状態になることで、抵抗素子３７、３８と抵抗素子４２とで並列接続がなされる。更に、上記並列接続に加え、制御信号ＳＷ７によりスイッチ素子４７がオン状態になることで、抵抗素子３９と抵抗素子４３とが並列接続される。なお、スイッチ素子４４がオン状態となるタイミングは、スイッチ素子４６をオン状態とさせた後、ノードＮ１１がノードＮ９と同電位、すなわち電圧ＶＤＤＲ１となった後である。同様に、スイッチ素子４５がオン状態となるタイミングは、スイッチ素子４７をオン状態とさせた後、ノードＮ１２がノードＮ１０と同電位、すなわち電圧ＶＤＤＲ２となった後である。

また、ノードＮ１３における電圧ＶＤＤＲがキャパシタ素子３４において充電される。すなわち、キャパシタ素子３４の一方の電極にはノードＮ１３が接続され、他方の電極は接地されている。そして、ノードＮ１３にはスイッチ素子３１を介して、ノードＮ１８が接続されている。そして、スイッチ素子３１には制御信号ＳＷ１が与えられる。そして、制御信号ＳＷ１によりスイッチ素子３１がオン、またはオフ状態のいずれか状態をとる。

また、ノードＮ９における電圧ＶＤＤＲ１がキャパシタ素子３５において充電される。すなわち、キャパシタ素子３５の一方の電極にはノードＮ１４が接続され、他方の電極は接地されている。そして、ノードＮ１４にはスイッチ素子３２、及びノードＮ５を介して、ノードＮ１８が接続されている。すなわち、スイッチ素子３１とスイッチ素子３２とが共通接続されている。そして、スイッチ素子３２には制御信号ＳＷ２が与えられる。そして、制御信号ＳＷ２によりスイッチ素子３２がオン、またはオフ状態のいずれか状態をとる。

また、ノードＮ１５における電圧ＶＤＤＲ２がキャパシタ素子３６において充電される。すなわち、キャパシタ素子３６の一方の電極にはノードＮ１５が接続され、他方の電極は接地されている。そして、ノードＮ１５にはスイッチ素子３３を介して、ノードＮ１８が接続されている。すなわち、ノードＮ１８においてスイッチ素子３１乃至３３が共通接続されている。そして、スイッチ素子３３には制御信号ＳＷ３が与えられる。そして、制御信号ＳＷ３によりスイッチ素子３３がオン、またはオフ状態のいずれか状態をとる。

そして、ノードＮ１８はノードＮ１９を介して出力ノードＮ２に接続されている。すなわち、ノードＮ１８における電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２いずれかの電位が出力ノードＮ２から出力される。なお、ノードＮ１９における電圧ＶＤＤＲ乃至ＶＤＤＲ２のいずれかが寄生キャパシタ素子３０で充電される。つまり、寄生キャパシタ素子３０の一方の電極にはノードＮ１９が接続され、他方の電極は接地されている。なお、寄生キャパシタ素子３０の容量をＣｏｕｔ、キャパシタ素子３４の容量をＣ１、キャパシタ素子３５の容量をＣ２、キャパシタ素子３６の容量をＣ３とすると、Ｃ１＞Ｃｏｕｔ、Ｃ２＞Ｃｏｕｔ、Ｃ３＞Ｃｏｕｔという関係になる。またＣ１乃至Ｃ３の大きさは、それぞれが少なくともＣｏｕｔよりも大きければ問わないが、好ましくはキャパシタ素子３４乃至３６の容量であるＣ１乃至Ｃ３は寄生キャパシタ素子３０の容量Ｃｏｕｔの１００倍以上である。なお、寄生キャパシタ素子は例えば、デコーダ２やメモリセルアレイ１内に設けられた抵抗素子、キャパシタ素子、及びＭＯＳトランジスタなどである。

更に、放電部５７はノードＮ１９とノードＮ１７との電位差、及びノードＮ１９とノードＮ１６との電位差に相当する電荷を放電する。すなわち、放電部５７は電圧（ＶＤＤＲ−ＶＤＤＲ１）、及び電圧（ＶＤＤＲ１−ＶＤＤＲ２）に相当する電荷をそれぞれ放電する。

次に放電部５７の詳細について説明する。放電部５７は、図示するように、スイッチ素子４８、４９、キャパシタ素子５０、５２、ＭＯＳトランジスタ５１、及び５３を備える。

ノードＮ１６は、スイッチ素子４８を介して、キャパシタ素子５０の一方の電極に接続されている。またキャパシタ素子５０の他方の電極は接地されている。またＭＯＳトランジスタ５１の電流経路の一端はキャパシタ素子５０の一方の電極に接続され、他端は接地され、ゲートには図示せぬ制御部からの信号が与えられる。すなわち、スイッチ素子４８を介して、ノードＮ１６とキャパシタ素子５０の一方の電極と、ＭＯＳトランジスタ５１の電流経路の一端とが共通接続されている。なお、キャパシタ素子５０の容量をＣ_ｃｓ１とする。そして、スイッチ素子４８には、制御信号ＳＷ８が与えられる。そして、制御信号ＳＷ８によりスイッチ素子４８がオン、またはオフ状態となる。またＭＯＳトランジスタ５１のゲートには制御信号ＳＷ９が与えられる。

同様に、ノードＮ１７は、スイッチ素子４９を介して、キャパシタ素子５２の一方の電極に接続されている。またキャパシタ素子５２の他方の電極は接地されている。またＭＯＳトランジスタ５３の電流経路の一端はキャパシタ素子５２の一方の電極に接続され、他端は接地され、ゲートには図示せぬ制御部からの信号が与えられる。すなわち、スイッチ素子４９を介して、ノードＮ１７とキャパシタ素子５２の一方の電極と、ＭＯＳトランジスタ５３の電流経路の一端とが共通接続されている。なお、キャパシタ素子５２の容量をＣ_ｃｓ２とする。そして、スイッチ素子４９には、制御信号ＳＷ１０が与えられる。そして、制御信号ＳＷ１０によりスイッチ素子４９がオン、またはオフ状態となる。またＭＯＳトランジスタ５３のゲートには制御信号ＳＷ１１が与えられる。

そして、図示せぬ制御部がＭＯＳトランジスタ５１、及び５３のゲートに制御信号ＳＷ９、及びＳＷ１１として‘Ｈ’レベルの信号を与える事で、該ＭＯＳトランジスタ５１、及び５３はそれぞれオン状態となる。このため、ＭＯＳトランジスタ５１、及び５３を介してキャパシタ素子５０、及び５２が接地されるため、該キャパシタ素子５０、及び５２に充電された電荷が放電される。次に一例としてＭＯＳトランジスタ５３のゲートに与えられる制御信号ＳＷ１１を出力する回路を図５に示す。図５は、スイッチ素子３２に与えられる制御信号ＳＷ２に対してＭＯＳトランジスタ５３がオン状態をとるタイミングをずらす遅延回路である。図示するように、制御信号生成部６７は、遅延回路６４、ＮＯＲ回路６５を備えている。そしてＮＯＲ回路６５にはタイミングがずれた制御信号ＳＷ２がそれぞれ与えられる。すなわち、ＮＯＲ回路６５の一方の入力端には直接制御信号ＳＷ２が与えられ、また他方の入力端には遅延回路６４を介して制御信号ＳＷ２が与えられる。すなわち、遅延回路６４を介してＮＯＲ回路６５に与えられる制御信号ＳＷ２は、制御信号ＳＷ２が直接ＮＯＲ回路６５に与えられるタイミングよりも遅延される。そして、ＮＯＲ回路６５は、タイミングがずれて与えられた制御信号ＳＷ２のＮＯＲ演算を行い、その演算結果を反転させた後、制御信号ＳＷ１１として出力する。なお、遅延回路６４にて、制御信号ＳＷ２が遅延するのは、制御信号ＳＷ２が‘Ｌ’レベルの場合である。

なお、スイッチ素子３３、及びＭＯＳトランジスタ５１のゲートにそれぞれ与えられる制御信号ＳＷ３、及びＳＷ９のタイミングにおいても図５で示した制御信号生成部６７により制御されるため説明を省略する。すなわち、制御スイッチＳＷ３を遅延した信号を使用して、制御信号ＳＷ９が生成される。

なお、上記放電部５７が備えるキャパシタ素子５０、５２の容量Ｃ_ｃｓ１、及びＣ_ｃｓ２は以下のように決定される。一例として、スイッチ素子３２がオン状態に切り替る事で、寄生キャパシタ素子３０の電位がそれまでの電圧ＶＤＤＲから電圧ＶＤＤＲ１に遷移する場合を例に挙げて説明する。なお、この際、制御信号ＳＷ１０により、スイッチ素子４９はオン状態である。

前述したようにＶＤＤＲ＞ＶＤＤＲ１であるため、制御信号ＳＷ２によりスイッチ素子３２がオン状態になることで、電圧（ＶＤＤＲ−ＶＤＤＲ１）に相当する電荷が、寄生キャパシタ素子３０から、ノードＮ１８を介して、ノードＮ１７へと転送される。すなわち下記（１）式で表される。

Ｑ_ｏｕｔ＝Ｃ_ｏｕｔ×（ＶＤＤＲ−ＶＤＤＲ１） （１）
なお、転送される電荷をＱ_ｏｕｔとする。

そして、キャパシタ素子５２に蓄積される電荷は、下記（２）式で表される。

Ｑ_ｃｓ２＝Ｃ_ｃｓ２×（ＶＤＤＲ１−Ｖ_ＳＳ） （２）
なお、転送される電荷をＱ_ｃｓ２とする。なお、電圧Ｖ_ＳＳはキャパシタ素子５２の他方の電極の電位である。

そして、寄生キャパシタ素子３０から転送された電荷がキャパシタ素子５２により放電されるためには、Ｑ_ｏｕｔ＝Ｑ_ｃｓ２となればよい。つまり、キャパシタ素子５２の容量Ｃ_ｏｕｔは下記（３）式で表される。

Ｃ_ｏｕｔ×（ＶＤＤＲ−ＶＤＤＲ１）＝Ｃ_ｃｓ２×（ＶＤＤＲ１−Ｖ_ＳＳ） （３）
そして（３）式より、キャパシタ素子５２の容量Ｃ_ｃｓ２は、下記（４）式で表される。

Ｃ_ｃｓ２＝（ＶＤＤＲ−ＶＤＤＲ１）／（ＶＤＤＲ１−Ｖ_ＳＳ）×Ｃ_ｏｕｔ （４）
同様の計算をキャパシタ素子５０についても計算すると、下記（５）式で表される。

Ｃ_ｃｓ１＝（ＶＤＤＲ１−ＶＤＤＲ２）／（ＶＤＤＲ２−Ｖ_ＳＳ）×Ｃ_ｏｕｔ （５）
なお、（５）式は、一例として、スイッチ素子３３がオン状態に切り替る事で、該寄生キャパシタ素子３０がそれまでの電圧ＶＤＤＲ１から電圧ＶＤＤＲ２に遷移する場合を例に挙げた場合に得られる式である。なお、この場合制御信号ＳＷ３、及びＳＷ８により、スイッチ素子３３とスイッチ素子４８とは共にオン状態となる。

なお、前述したように寄生キャパシタ素子３０の容量に対し十分大きな上記キャパシタ素子３４乃至３６を設ける手法以外の手法を以下説明する。それは、上記キャパシタ素子３４乃至３６を設ける代わりに、デコーダ２、及びメモリセルアレイ１の形成と同時に、該デコーダ２、及びメモリセルアレイ１に設けられる抵抗素子、キャパシタ素子、及びＭＯＳトランジスタ等を高電圧発生回路３内にも形成する手法である。すなわち、図４における寄生キャパシタ素子３０に対し高電圧発生回路３内にデコーダ２、及びメモリセルアレイ１の擬似回路を設ける。なおこの場合、寄生キャパシタ素子３０との容量比から、擬似回路として用いられる抵抗素子、キャパシタ素子、及びＭＯＳトランジスタを適切な個数にする必要がある。またなお、制御信号ＳＷ１乃至ＳＷ１１は、それぞれのスイッチ素子３１乃至３３、並びにスイッチ素子４４乃至４９、及びＭＯＳトランジスタ５１、及び５３に‘Ｌ’、または‘Ｈ’レベルの信号を与える。そして、該制御信号ＳＷ１乃至ＳＷ１１が‘Ｌ’レベルであると、上記スイッチ素子、及びＭＯＳトランジスタはオフ状態となり、‘Ｈ’レベルであるとオン状態となる。なお、出力ノードＮ２からノードＮ８乃至Ｎ１０のそれぞれ配線経路に存在する配線抵抗の値は、抵抗素子３７乃至３９の抵抗値よりも十分大きい。

＜ＮＯＲ型フラッシュメモリの読み出し動作について＞
次に、本実施形態に係る高電圧発生回路３を備えたＮＯＲ型フラッシュメモリの読み出し動作について、例えば図３のワード線ＷＬ０を選択ワード線とした場合を例に挙げて以下説明する。なお、本実施形態における読み出し動作は２ビットデータを保持可能なメモリセルトランジスタＭＴを例に挙げる。

まず、図示せぬセンスアンプが全ビット線ＢＬをプリチャージする。更に、デコーダ２は図示せぬ制御部により与えられたロウアドレスに基づきワード線ＷＬ０を選択し、高電圧発生回路３は‘３’データを読みだすべくワード線ＷＬ０に読み出し電圧ＶＤＤＲを供給する。なお、電圧ＶＤＤＲは図２で説明した電圧Ｖ２３に相当する。そして、メモリセルトランジスタＭＴがオフ状態であれば、ビット線ＢＬとソース線ＳＬとは電気的に非導通状態となる。すなわち、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは‘３’データを保持していることが分かる。またこの場合、ビット線ＢＬからソース線ＳＬへは電流は流れない。他方、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴがオン状態となれば、ビット線ＢＬとソース線ＳＬとが導通状態となる。すなわち、メモリセルトランジスタＭＴは‘０’乃至‘２’データのいずれか値を保持していることが分かる。またこの場合、ビット線ＢＬからソース線ＳＬへ電流が流れる。そこで、高電圧発生回路３は、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴが‘０’乃至‘２’いずれのデータを保持しているのか判定すべくワード線ＷＬ０に読み出し電圧ＶＤＤＲ１を印加する。なお、電圧ＶＤＤＲ１は電圧Ｖ１２に相当する。同様に、メモリセルトランジスタＭＴがオフ状態であれば、選択ワード線ＷＬに接続されたメモリセルトランジスタＭＴは‘２’データを保持していることが分かる。他方、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴがオン状態となれば、メモリセルトランジスタＭＴは‘０’、または‘１’データのいずれか値を保持していることが分かる。以下、メモリセルトランジスタＭＴが‘０’データか‘１’データかを判定するため、高電圧発生回路３が出力する電圧ＶＤＤＲ２についても同様である。以上の動作により、全ビット線につき一括してデータが読み出される。

＜データの読み出しにおける生成部１６の動作＞
次に上記データの読み出しにおける生成部１６の動作について図６（ａ）〜（ｃ）を用いて説明する。図６（ａ）〜（ｃ）に各ノードにおける信号、及び電圧を示す。

まず、図６（ａ）はスイッチ素子３１乃至３３に与えられる制御信号ＳＷ１乃至ＳＷ３の取り得るタイミングを示したタイムチャートである。また、縦軸に各スイッチ素子に与えられる制御信号のレベル、すなわち‘Ｌ’、及び‘Ｈ’を取り、横軸に時間を取ったものである。なお、‘Ｌ’レベルでスイッチ素子３１乃至３３がオフ状態、‘Ｈ’レベルでオン状態とする。

まず、時刻ｔ０においてスイッチ素子３１乃至３３をオフ状態にすべく図示せぬ制御部は制御信号ＳＷ１乃至ＳＷ３をそれぞれ‘Ｌ’レベルとされる。そして、時刻ｔ１において、電圧ＶＤＤＲを出力ノードＮ２へと転送すべく、制御部はスイッチ素子３１に与える制御信号ＳＷ１を‘Ｌ’レベルから‘Ｈ’レベルへとする。そして、時刻ｔ２において電圧ＶＤＤＲの転送を終了すべく制御部はスイッチ素子３１に与える制御信号ＳＷ１を‘Ｌ’レベルとする。そして、時刻ｔ３になると、制御部はスイッチ素子３２に与える制御信号ＳＷ２を‘Ｈ’レベルとする。すなわち、スイッチ素子３２をオン状態とすることで、出力ノードＮ２がそれまで出力していた電圧ＶＤＤＲを電圧ＶＤＤＲ１へと切り替える。その後、時刻ｔ４になると、制御部は電圧ＶＤＤＲ１の転送を終了すべくスイッチ素子３２に与える制御信号ＳＷ２を‘Ｌ’レベルとする。そして、時刻ｔ５となると、制御部はスイッチ素子３３に与える制御信号ＳＷ３を‘Ｈ’レベルとする。すなわち、スイッチ素子３３をオン状態とすることで、出力ノードＮ２がそれまで出力していた電圧ＶＤＤＲ１を電圧ＶＤＤＲ２へと切り替える。その後、時刻ｔ６となると、制御部は電圧ＶＤＤＲ２の転送を終了すべくスイッチ素子３３に与える制御信号ＳＷ３を‘Ｌ’レベルとする。

次に、上記説明したスイッチ素子３１乃至３３に与えられる制御信号ＳＷ１乃至ＳＷ３の動作に応じて、生成部１６が出力ノードＮ２を介してデコーダ２に出力する電圧について図６（ｂ）を用いて説明する。生成部１６は、出力ノードＮ２からデコーダ２を介して、必要に応じた電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２のいずれかに切り替えてメモリセルアレイ１に転送する。すなわち、スイッチ素子３１乃至３３の動作に応じて、ワード線ＷＬに転送される電位が切り替る。図６（ｂ）は、出力ノードＮ２において出力される読み出し電圧のタイムチャートである。また、縦軸に出力ノードＮ２から出力される読み出し電圧をとり、横軸に時間を取ったものである。

まず、時刻ｔ０では、スイッチ素子３１乃至３３はすべてオフ状態であるため、出力ノードＮ２の電位は０[Ｖ]となる。時刻ｔ１において、スイッチ素子３１がオン状態となると同時に、出力ノードＮ２の電位は上昇し、時刻ｔ１’で電圧ＶＤＤＲに達する。なお、ｔ１＜ｔ１’＜ｔ２である。そして、時刻ｔ２までの期間、出力ノードＮ２は電圧ＶＤＤＲを保つ。

時刻ｔ２になると、スイッチ素子３１はオン状態からオフ状態へと切り替るため、出力ノードＮ２の電位は電圧ＶＤＤＲから降下する。そして、時刻ｔ３になるとスイッチ素子３２がオン状態となるため、出力ノードＮ２は電圧ＶＤＤＲ１となる。そして、スイッチ素子３２がオフ状態からオン状態へと切り替る時刻ｔ４まで、出力ノードＮ２は電圧ＶＤＤＲ１を保つ。

その後、時刻ｔ４においてスイッチ素子３２がオン状態からオフ状態へと切り替るため、出力ノードＮ２の電位は電圧ＶＤＤＲ１から降下する。

時刻ｔ５になると、スイッチ素子３３がオフ状態からオン状態へと切り替る。このため、出力ノードＮ２の電位は電圧ＶＤＤＲ２へと切り替る。そして、スイッチ素子３３がオン状態からオフ状態へと切り替る時刻ｔ６まで、電圧ＶＤＤＲ２を保つ。その後も同様に出力ノードＮ２から電圧ＶＤＤＲ乃至ＶＤＤＲ２の電位が繰り返し出力される。なお、図６（ｂ）では電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２が切り替る順序の一例を示したものであり、特に限定するものではない。

次に、上記放電部５７の動作について図６（ｃ）を用いて説明する。なおここでは、一例として、制御信号ＳＷ２によりスイッチ素子３２がオン状態へと切り替ることにより、出力ノードＮ２の電圧が、電圧ＶＤＤＲから電圧ＶＤＤＲ１へと遷移される場合を挙げて説明する。つまりこの場合、放電部５７では、スイッチ素子４９、ＭＯＳトランジスタ５３が動作する。なお前述したように、スイッチ素子４９には制御信号ＳＷ１０が、ＭＯＳトランジスタ５３には制御信号ＳＷ１１が与えられ、該制御信号ＳＷ１０、及びＳＷ１１によりスイッチ素子４９、及びＭＯＳトランジスタ５３はオン、又はオフ状態をとる。

図６（ｃ）は、スイッチ素子３２、スイッチ素子４９、及びＭＯＳトランジスタ５３にそれぞれ与えられる制御信号ＳＷ２、ＳＷ１０、ＳＷ１１の動作を示したタイムチャートである。また、縦軸に各制御信号ＳＷの信号レベル、すなわち‘Ｌ’、及び‘Ｈ’を取り、横軸に時間を取ったものである。なお、‘Ｌ’レベルでスイッチ素子３２、４９、ＭＯＳトランジスタ５３がオフ状態、‘Ｈ’レベルでオン状態とする。

前述したように、時刻ｔ３において図示せぬ制御部はスイッチ素子３２をオフ状態からオン状態へと切り替えるべく制御信号ＳＷ２を‘Ｌ’レベルから‘Ｈ’レベルとする。すなわち、電圧ＶＤＤＲ１であるノードＮ１７に、ノードＮ１９から電圧ＶＤＤＲが転送される。また同時刻、すなわち時刻ｔ３において、制御部はＭＯＳトランジスタ５３をオン状態からオフ状態へと切り替えるべく、制御信号ＳＷ１１を‘Ｈ’レベルから‘Ｌ’レベルへと切り替える。その後、時刻ｔ３’において、制御部はスイッチ素子４９をオフ状態からオン状態へと切り替えるべく制御信号ＳＷ１０を‘Ｌ’レベルから‘Ｈ’レベルへと切り替える。すなわち、ノードＮ１７とキャパシタ素子５２とが電気的に接続される。そしてこれにより、ノードＮ１７における電圧（ＶＤＤＲ−ＶＤＤＲ１）がキャパシタ素子５２で充電させる。その後、前述したように時刻ｔ４において、制御部が制御信号ＳＷ２を‘Ｌ’レベルとすることでスイッチ素子３２をオフ状態とする。また同時刻、すなわち時刻ｔ４において制御部は制御信号ＳＷ１０を‘Ｈ’レベルから‘Ｌ’レベルへと切り替えることでスイッチ素子４９をオンからオフ状態へと切り替える 。すなわち、ノードＮ１７とキャパシタ素子５２とを非導通とする。その後、時刻ｔ４’になると制御部は制御信号ＳＷ１１を‘Ｈ’レベルとすることでＭＯＳトランジスタ５３をオン状態とする。このため、キャンセルキャパシタ素子４９の一方の電極が接地される。これによりキャンセルキャパシタ素子４９に充電された（１）式、若しくは（２）式に相当する電荷が放電される。なお、スイッチ素子４９がオン状態である期間、ＭＯＳトランジスタ５３はオフ状態であるよう、制御部は制御信号ＳＷ１０、及び１１のタイミングを制御する。

なお上記図６（ｃ）における説明では、スイッチ素子３２、及び放電部５７におけるスイッチ素子４９、ＭＯＳトランジスタ５３の動作について説明したが、スイッチ素子３３、及び放電部５７におけるスイッチ素子４８、ＭＯＳトランジスタ５１についても同一のタイミングで動作するため説明を省略する。

＜本実施形態に係る効果＞
本実施形態に係る電圧発生回路及びそれを備えた半導体記憶装置であると、以下（１）、（２）の効果を奏することが出来る。
（１）動作速度を向上することが出来る（その１）。

本実施形態に係る半導体記憶装置１００が備える高電圧発生回路３が奏する効果について、比較例を挙げつつ以下説明する。まず、比較例に係る高電圧発生回路３として、上記生成部１６において抵抗素子３７乃至３９のみしか設けられていない構成を考える。すなわち、比較例に挙げる生成部１６は、抵抗素子４０乃至４３、キャパシタ素子３４乃至３６、及び放電部５７が設けられていない構成とする。

そして、一般的に高電圧発生回路３では、スタンドバイ状態であっても抵抗素子３７乃至３９、アクティブ用分圧回路７及びスタンドバイ用分圧回路１０には常に一定の電流が流れる。このため例えば、該電流が大きいとそれを生成するポンプ回路１５において消費電力が増大してしまう。これにより、抵抗素子３７乃至３９、検知抵抗１０、及び１３に流れる電流の値を小さくする必要があった。つまり、抵抗素子３７乃至３９、検知抵抗１０、及び１３の抵抗値をある程度大きくする必要があった。この場合、比較例において、例えば上記図６で説明したように電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２を時刻の経過と共に変化させ、何度もワード線ＷＬに転送する電圧を切り替えると、該ワード線ＷＬに転送される電圧が所望の電圧に設定されるまで長時間を要するおそれがあった。つまり、ワード線ＷＬに転送する電圧を高い読み出し電圧から低い読み出し電圧に切り替えた場合、低い電圧に落ち着くまでの時間が掛かるおそれがあった。具体的には、ワード線ＷＬが電圧ＶＤＤＲ１や電圧ＶＤＤＲ２に推移するまで長時間を要するおそれがあった。

理由を以下述べる。高電圧発生回路３においてデータの読み出し動作により出力ノードＮ２から転送される読み出し電圧を切り替えると、キャパシタ素子３０が蓄積する電荷が、キャパシタ素子３４乃至３６のいずれかへと転送される。これにより該キャパシタ素子３４、及び３５における電位が上昇してしまう。そして、この上昇された電圧を放電するための抵抗素子が、比較例に挙げた高電圧発生回路３は、抵抗値の大きい抵抗素子３７乃至３９、アクティブ用分圧回路７及びスタンドバイ用分圧回路１０を備えているため、該抵抗素子３７乃至３９、アクティブ用分圧回路７及びスタンドバイ用分圧回路１０における消費電力が低かった。このため、該上昇された電圧が放電されるまでに長時間を要した。

また近年、データの読み出し周期が短くなっている。つまり、メモリセルアレイ１に設けられたメモリセルトランジスタＭＴが備えるデータを判定するまでに掛かる時間が短くなってきている。このため出力ノードＮ２から出力される読み出し電圧の切り替え周期が短い。これにより、上昇された電圧を放電するまでに掛かる時間よりも、読み出し電圧の切り替えによって例えばノードＮ１４における電位の上昇する時間が早いため、何度もワード線ＷＬに転送する読み出し電圧の切り替え動作を繰り返すと、所望の読み出し電圧からずれてしまうおそれがあった。

この点につき、本実施形態に係る高電圧発生回路及びそれを備えた半導体記憶装置であると、上記問題を解決することができる。すなわち、本実施形態に係る高電圧発生回路３であると、素早いデータの読み出し動作が実現できる。以下、詳細に説明する。

本実施形態に係る高電圧発生回路３はキャパシタ素子３４乃至３６を備える。そして、それらキャパシタ素子３４乃至３６は、出力ノードＮ２に接続された寄生キャパシタ素子３０の１００倍程度の容量を備える。すなわち、たとえ寄生キャパシタ素子３０に印加された電圧が高く、該キャパシタ素子３０とキャパシタ素子３４乃至３６のそれぞれとの電圧差に相当する電荷が、該キャパシタ素子３４乃至３６に転送されても、該キャパシタ素子３４乃至３６の備える容量が該寄生キャパシタ素子３０よりも十分大きいため、該寄生キャパシタ素子３０の電位はすぐにキャパシタ素子３４乃至３６いずれかの電位に遷移することができる。すなわち、出力ノードＮ２の電位は、素早くノードＮ１３乃至Ｎ１５の電位となる。また前述したように、生成部１６の配線抵抗がワード線ＷＬに比べ十分に小さい為、時定数が大きくなる。つまりこれらにより、たとえノードＮ１３乃至Ｎ１５に接続されたキャパシタ素子３４乃至３６における電位が上昇したとしても、素早く所望の電圧を出力ノードＮ２から出力し、ワード線ＷＬに転送することができる。

更に本実施形態に係る高電圧発生回路３における生成部１６では、抵抗素子３７乃至３９と並列接続された抵抗素子４０乃至４３が設けられている。このため、抵抗素子３７乃至３９のみの抵抗値よりも、並列接続された抵抗素子３７乃至４３全体としての抵抗値の方が小さくなる。すなわちワード線ＷＬに転送する電圧の切り替えにより、たとえノードＮ９、及び１０における電圧が上昇したとしても、素早く所望の電圧を出力ノードＮ２から出力し、ワード線ＷＬに転送することができる。なぜなら抵抗素子３７乃至４３全体としての抵抗値が小さいため、該抵抗素子３７乃至４３に流れる電流が、抵抗素子３７乃至３９のみが設けられている場合に比べ大きくなるからである。換言すれば、消費電力量が大きくなるからである。

また、前述したようにノードＮ１１及びノードＮ１２の電位をそれぞれ安定させてからスイッチ素子４４及び４５をオン状態とすることで、安定した電圧ＶＤＤＲ１及び電圧ＶＤＤＲ２を出力することができる。

また、たとえ上記キャパシタ素子３４乃至３６、及び抵抗素子３７乃至４０において十分に消費することができなくとも、前述した放電部５７で放電を行うことで更なる効果を奏することが出来る。以下、上記挙げたキャパシタ素子３４乃至３６、抵抗素子３７乃至４３、及び放電部５７を設けることで得られる効果につき図７を用いて説明する。図７は生成部１６におけるノードＮ１３乃至Ｎ１５、及び出力ノードＮ２における電位のタイムチャートである。図示するように、縦軸に各ノードにおける電位レベルを、横軸に時間をとる。図示するように、出力ノードＮ２における読み出し電圧を電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２まで順に切り替えても、例えばノードＮ１４では電圧（ＶＤＤＲ−ＶＤＤＲ１）に相当する電荷が放電され、データの読み出し時間内で電圧ＶＤＤＲ１に収束していく。なお、読み出し時間とは、例えばメモリセルトランジスタＭＴが２ビットのデータを保持しているとすれば、該メモリセルトランジスタＭＴが‘０’乃至‘３’いずれのデータを保持しているかを読み出す期間である。同様にノードＮ１５においても同様である。これにより、素早く出力ノードＮ２から読み出し電圧が出力されるため、データの読み出し速度の向上が図れる。

（２）動作速度を向上することが出来る（その２）。
また、本実施形態に係る電圧発生回路及びそれを備えた半導体記憶装置であると、ワード線ＷＬに転送する最大の読み出し電圧ＶＤＤＲをポンプ回路１５にて生成し、データの読み出し時には読み出し電圧ＶＤＤＲから低い読み出し電圧例えば、電圧ＶＤＤＲ１など低い読み出し電圧へと切り替えて出力する。すなわち、予め最大の読み出し電圧を設定し、その読み出し電圧から低い読み出し電圧へと切り替える。このため例えば、データの読み出し動作において低い読み出し電圧ＶＤＤＲ２から高い読み出し電圧ＶＤＤＲへ切り替えた場合に、仮に該電圧ＶＤＤＲよりも大きい電圧を生成しようとすると、その昇圧動作に時間を要するといった問題を、本実施形態に係る電圧発生回路及びそれを備えた半導体記憶装置であると回避することができる。

また、上記説明したように本実施形態に係る高電圧発生回路、及びそれを備えた半導体記憶装置では、最大の読み出し電圧を生成すればよいため、該最大の読み出し電圧を生成するためのポンプ回路１５のみを設けるだけで足りる。すなわち、読み出し電圧ＶＤＤＲ１、及びＶＤＤＲ２などを生成するためのポンプ回路を不要とするため高電圧発生回路３の面積削減や、開発コストの削減といった利点がある。
[第２の実施形態]
次に、この発明の第２の実施形態に係る高電圧発生回路、及びそれを備えた半導体記憶装置について説明する。本実施形態においてもＮＯＲ型フラッシュメモリを例に挙げて説明する。本実施形態は、上記第１の実施形態において、生成部１６の構成を代えたものである。以下、本実施形態に係る生成部１６の詳細について図８を用いて説明する。図８は、本実施形態に係る生成部１６の回路図である。

＜生成部１６について＞
図示するように、本実施形態に係る生成部１６は、第１生成部５４、第２生成部５５、スイッチ回路２１乃至２３を備える。ノードＮ１から供給される電圧ＶＤＤＲは、ノードＮ６０、Ｎ６１を介して第１生成部５４、及び第２生成部５５へと与えられる。すなわち、第１生成部５４、及び第２生成部５５はそれぞれ、ノードＮ６０、及びＮ６１を介してノードＮ１に接続されている。また、ノードＮ１から与えられる該電圧ＶＤＤＲは、スイッチ回路２１及びノードＮ６２を介して出力ノードＮ２へ与えられる。

そして、第１生成部５４は与えられた電圧ＶＤＤＲにより、電圧ＶＤＤＲ１を生成する。そして第１生成部５４はスイッチ回路２２、ノードＮ６３、及びノードＮ６２を介して出力ノードＮ２から該電圧ＶＤＤＲ１を出力する。

また、第２生成部５５は与えられた電圧ＶＤＤＲにより、電圧ＶＤＤＲ２を生成する。そして第２生成部５５はスイッチ回路２３、ノードＮ６３、及びノードＮ６２を介して出力ノードＮ２から該電圧ＶＤＤＲ２を出力する。すなわち、第２生成部５５はノードＮ６３、及びノードＮ６２を介して出力ノードＮ２に接続されている。そして、生成部１６は、図示せぬ制御部によりスイッチ素子１２乃至１４をオン、又はオフ状態とすることで、出力ノードＮ２から所望の読み出し電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２のいずれかを出力する。なお、スイッチ回路２１乃至２３の切り替えタイミングは図６（ａ）に示した制御信号ＳＷ１乃至ＳＷ３とそれぞれ同一であるため説明を省略する。つまり、図８におけるスイッチ回路２１は制御信号ＳＷ１が出力する‘Ｌ’、または‘Ｈ’レベルのタイミングによりオン、またはオフ状態のいずれか状態をとる。また、スイッチ回路２２は制御信号ＳＷ２が出力する‘Ｌ’、または‘Ｈ’レベルのタイミングによりオン、またはオフ状態のいずれか状態をとる。そして、スイッチ回路２３は制御信号ＳＷ３が出力する‘Ｌ’、または‘Ｈ’レベルのタイミングによりオン、またはオフ状態のいずれか状態をとる。以下、特に読み出し電圧ＶＤＤＲ１を生成する第１生成部５４の構成について図９を用いて説明する。

＜第１生成部５４について＞
図９は、第１生成部５４の回路図である。なお、読み出し電圧ＶＤＤＲ２を生成する第２生成部５５は上記第１生成部５４と出力する電圧が異なる以外、構成が同一であるため、説明を省略する。図示するように、本実施形態に係る第１生成部５４は、電圧発生部６０、ｎチャネル型ＭＯＳトランジスタ６１、及びｐチャネル型ＭＯＳトランジスタ６２を備えている。なお、ＭＯＳトランジスタ６１の閾値をＶｔｈｎ、ＭＯＳトランジスタ６２の閾値をＶｔｈｐとする。

ＭＯＳトランジスタ６１のドレイン端にはノードＮ６１が接続され、ゲートには電圧発生部６０から電圧Ｖ１が与えられ、ソース端にはノードＮ２０が接続されている。そして、ノードＮ２０における電圧ＶＳを出力端子へと出力する。なお、以下、電圧ＶＤＤＲ１を電圧ＶＳとして説明する（第２生成部５５の場合は電圧ＶＤＤＲ２）。また、ノードＮ６１には電圧ＶＤＤＲが供給される。そして、電圧発生部６０から与えられる電圧Ｖ１を、ＭＯＳトランジスタ６１の閾値分だけ高い、電圧（ＶＳ＋Ｖｔｈｎ）とすると、ノードＮ６１から印加される電圧ＶＤＤＲによりノードＮ２０の電位は電圧ＶＳまで充電される。すなわち、ＭＯＳトランジスタ６１がカットオフするまでノードＮ２０の電位が上昇する。そして、ノードＮ２０の電位が電圧ＶＳよりも大きくなると、ＭＯＳトランジスタ６１のゲート・ソース間の閾値Ｖｔｈｎよりも大きくなる。これにより、ＭＯＳトランジスタ６１はオンからオフ状態へと切り替る。その結果、ノードＮ２０の電位は電圧ＶＳか、若しくは電圧ＶＳよりも大きい値でフローティング状態となる。

そして、ＭＯＳトランジスタ６２のドレイン端には、ノードＮ２０が接続され、ゲートには電圧発生回路６０から電圧Ｖ２が与えられ、ソース端は接地されている。すなわち、ノードＮ２０においてＭＯＳトランジスタ６１のソース端、ＭＯＳトランジスタ６２のドレイン端が共通接続されている。そして、電圧発生部６０から与えられる電圧Ｖ２を、ノードＮ２０における電圧ＶＳよりＭＯＳトランジスタ６２の閾値分だけ低い、電圧（ＶＳ−Ｖｔｈｐ）とする。すると、ノードＮ６１から印加される電圧ＶＤＤＲによりノードＮ２０の電位は電圧ＶＳまで充電され、ノードＮ２０の電位が電圧ＶＳよりも大きくなると、ＭＯＳトランジスタ６２のゲート・ソース間の電圧は閾値Ｖｔｈｐよりも大きくなる。これにより、ＭＯＳトランジスタ６２はオフからオン状態へと切り替る。これによって、ノードＮ２０はＭＯＳトランジスタ６２を介して接地される。すなわち、フローティングの状態になっていた状態から導通状態へと切り替り、該ノードＮ２０の電位は、電圧ＶＳ、若しくは電圧ＶＳよりも大きい値から降下し始める。そして、ノードＮ２０の電位が電圧ＶＳよりも小さくなると、ＭＯＳトランジスタ６２のゲート・ソース間の電位差が該ＭＯＳトランジスタ６２の閾値Ｖｔｈｐよりも小さくなるためオフ状態に切り替る。そしてＭＯＳトランジスタ６１のゲート・ソース間の電位差が該ＭＯＳトランジスタ６１の閾値Ｖｔｈｎより大きくなるためオン状態に切り替るため、再度ノードＮ２０の電位が電圧ＶＳへと充電される。

＜電圧発生部６０の構成例について＞
次に、上記電圧発生部６０の構成について図１０を用いて詳細に説明する。図１０は、電圧発生部６０の詳細を示した回路図である。

図示するように、電圧発生部６０は第１電圧発生部９０と第２電圧発生部９１とを備える。第１電圧発生部９０は前述したＭＯＳトランジスタ６１のゲートに電圧Ｖ１を与える。そして、第２電圧発生部９１は前述したＭＯＳトランジスタ６２のゲートに電圧Ｖ２を与える。

第１電圧発生部９０は比較器７４、ｐチャネル型ＭＯＳトランジスタ７０、ｎチャネル型ＭＯＳトランジスタ７１、抵抗素子７２、及び抵抗素子７３を備える。ＭＯＳトランジスタ７０の電流経路の一端はノードＮ２１に接続され、電流経路の他端はノードＮ３０を介してＭＯＳトランジスタ７１の電流経路の一端に接続されている。なお、ノードＮ２１からは例えば電圧ＶＤＤＲが与えられる。ＭＯＳトランジスタ７１の電流経路の他端はノードＮ３２を介して抵抗素子７２の一端に接続され、ゲートはノードＮ３０と共通接続されている。すなわち、ＭＯＳトランジスタ７１はダイオード接続され、ノードＮ３０の電圧がゲートに供給される。なお、ノードＮ３０における電位を電圧Ｖ１とし、この電圧Ｖ１がＭＯＳトランジスタ７１のゲートに与えられる。すなわち、ＭＯＳトランジスタ７１の電流経路の一端と他端との電位差と該電流経路の他端とゲートとの電位差とが同値となる。このため、ＭＯＳトランジスタ７１は５極管動作をする。また、ＭＯＳトランジスタ７１の閾値をＶｔｈｎ（７１）とする。なお、ノードＮ３２の電位を電圧Ｖ０とする。そして、ノードＮ３２における電圧Ｖ０が抵抗素子７２、及び７３で分圧される。すなわち、抵抗素子７２の他端はノードＮ３１を介して抵抗素子７３の一端と接続されており、抵抗素子７３の他端は接地されている。また、抵抗素子７２の抵抗値はＲ２、抵抗素子７３の抵抗値はＲ１である。

比較器７４の反転入力端子には、例えばＢＧＲ回路で生成された基準電圧ＶＲＥＦが供給される。また、抵抗素子７２の他端と抵抗素子７３の一端とが接続されたノードＮ３１における電圧ＶＭ１が比較器７４の正入力端子に供給される。すなわち、比較器７４は、該比較器７４に供給される基準電圧ＶＲＥＦと該ノードＮ３１とにおける電圧ＶＭ１とが一致するように、ＭＯＳトランジスタ７０のオン、またはオフ状態を制御する。すなわち、比較器７４は基準電圧ＶＲＥＦと電圧ＶＭ１とを比較し、ＶＲＥＦ＜ＶＭ１であると、ＭＯＳトランジスタ７０のゲートに‘Ｈ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ７０はオフ状態となる。このため、ノードＮ２１からノードＮ３０への電圧の供給は停止される。また、ＶＲＥＦ≧ＶＭ１であると、比較器７４はＭＯＳトランジスタ７０のゲートに‘Ｌ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ７０はオン状態となる。このため、ノードＮ２１からノードＮ３０へと電圧が供給され、その結果、ノードＮ３０は電圧Ｖ１にまで達する。なお、ノードＮ３０における電圧がＶ１に達した場合、ノードＮ３１の電位は電圧ＶＲＥＦであることから、ノードＮ３２における電圧Ｖ０は下記（６）式で表すことができる。

Ｖ０＝（１＋Ｒ２／Ｒ１）・ＶＲＥＦ （６）
また、前述したようにＭＯＳトランジスタ７１の閾値はＶｔｈｎ（７１）より、ノードＮ３０の電位、すなわち電圧Ｖ１は下記（７）式で表すことができる。

Ｖ１＝（１＋Ｒ２／Ｒ１）・ＶＲＥＦ＋Ｖｔｈｎ（７１） （７）
なお、上式（６）、及び（７）を満たすのは抵抗素子７２、７３の抵抗値Ｒ１、及びＲ２が十分大きい場合である。また、電圧Ｖ１の詳細の値については後述する。

次に第２電圧発生部９１について説明する。第２電圧発生部９１は比較器８０、ｐチャネル型ＭＯＳトランジスタ７５、７８、抵抗素子７６、抵抗素子７７、及び抵抗素子７９を備える。ＭＯＳトランジスタ７５の電流経路の一端はノードＮ２２に接続され、電流経路の他端はノードＮ４０を介して抵抗素子７６の一端に接続されている。なお、ノードＮ２２からは例えば電圧ＶＤＤＲが与えられる。なお、ノードＮ４０の電位をＶ０’とする。そして、ノードＮ４０における電圧Ｖ０’が抵抗素子７６、及び７７で分圧される。すなわち、抵抗素子７６の他端はノードＮ４１を介して抵抗素子７７の一端と接続されており、該抵抗素子７７の他端は接地されている。また、抵抗素子７６の抵抗値はＲ２、抵抗素子７７の抵抗値はＲ１である。

比較器８０の反転入力端子には、例えばＢＧＲ回路で生成された基準電圧ＶＲＥＦが供給される。また、抵抗素子７６の他端と抵抗素子７７の一端とが接続されたノードＮ４１における電圧ＶＭ２が比較器８０の正入力端子に供給される。すなわち、比較器８０は、該比較器８０に供給される基準電圧ＶＲＥＦと該ノードＮ４１とにおける電圧ＶＭ２とが一致するように、ＭＯＳトランジスタ７５のオン、またはオフ状態を制御する。すなわち、比較器８０は基準電圧ＶＲＥＦと電圧ＶＭ２とを比較し、ＶＲＥＦ＜ＶＭ２であると、ＭＯＳトランジスタ７５のゲートに‘Ｈ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ７５はオフ状態となる。このため、ノードＮ２２からノードＮ４０への電圧の供給は停止される。また、ＶＲＥＦ≧ＶＭ２であると、比較器８０はＭＯＳトランジスタ７５のゲートに‘Ｌ’レベルの信号を出力する。これにより、ＭＯＳトランジスタ７５はオン状態となる。このため、ノードＮ２２からノードＮ４０へと電圧が供給され、その結果ノードＮ４０は電圧Ｖ０’にまで達する。なお、ノードＮ４０における電圧がＶ０’に達した場合、ノードＮ４１における電圧ＶＭ２は電圧ＶＲＥＦと等しくなることから、ノードＮ４０における電圧Ｖ０’は下記（８）式で表すことができる。

Ｖ０’＝（１＋Ｒ２／Ｒ１）・ＶＲＥＦ （８）
そして、ＭＯＳトランジスタ７８の電流経路の一端がノードＮ４０に接続され、電流経路の他端はノードＮ５０を介して抵抗素子７９の一端と接続され、ゲートはノードＮ５０に接続されている。すなわち、ＭＯＳトランジスタ７８はダイオード接続され、ノードＮ５０の電圧がゲートに供給される。このとき、ＭＯＳトランジスタ７８は５極管動作をする。すなわち、ＭＯＳトランジスタ７８の電流経路の一端と他端との電位差と該電流経路の他端とゲートとの電位差とが同値となる。そして、抵抗素子７９の他端は接地されている。また、ノードＮ５０における電位を電圧Ｖ２とし、該電圧Ｖ２がＭＯＳトランジスタ７８のゲートに与えられる。そして、ノードＮ４０が電圧Ｖ０’にまで達すると、ノードＮ５０における電圧Ｖ２は下記（９）式で表すことができる。

Ｖ２＝（１＋Ｒ２／Ｒ１）・ＶＲＥＦ−Ｖｔｈｐ（７８） （９）
すなわち、ノードＮ５０の電位は（９）式で表す電圧にまで達する。なお、Ｖｔｈｐ（７８）はＭＯＳトランジスタ７８の閾値である。なお、ＶＭ１、及びＶＭ２を区別しない場合は、単にＶＭと呼ぶ。

なお、上式（８）、及び（９）を満たすのは抵抗素子７９の抵抗値Ｒ３が十分大きい場合である。また、電圧Ｖ２の詳細の値については後述する。

なお、図９における電圧発生部６０は図１０に示す構成以外、以下のような構成をとってもよい。以下、図１０と同様に電圧Ｖ１、及びＶ２を出力する構成について図１１を用いて説明する。図１１は電圧発生回路６０の詳細な回路図であり、図１０に示す第１電圧発生部９０、及び第２電圧発生部９１を１つにまとめたものである。すなわち、図１０の第１電圧発生部９０において比較器７４、ＭＯＳトランジスタ７０、７１、抵抗素子７２、７３をそれぞれ、比較器９７、ＭＯＳトランジスタ９３、９４、抵抗素子９５、９６とし、第２電圧発生部９１においてＭＯＳトランジスタ７８、抵抗素子７９をそれぞれＭＯＳトランジスタ９８、抵抗素子９９に代えたものである。なお、図１１においてノードＮ５１からは電圧ＶＤＤＲが与えられ、ノードＮ５２からは電圧Ｖ１が出力され、ノードＮ５３の電位を電圧Ｖ０、ノードＮ５４の電位を電圧ＶＭ１、ノードＮ５５からは電圧Ｖ２が出力される。また、抵抗素子９６、９５、及び９９の抵抗値はそれぞれ抵抗Ｒ１、Ｒ２、Ｒ３であり、ＭＯＳトランジスタ７１と７８の閾値はそれぞれＶｔｈｎ（７１）、Ｖｔｈｐ（７８）である。以下、説明では特に図１０に示す電圧発生回路６０を用いて説明する。

＜電圧Ｖ１、及びＶ２の詳細について＞
次に、上記第１電圧発生部９０、及び第２電圧発生部９１が出力した電圧Ｖ１、及び電圧Ｖ２の値の詳細について図１２、及び図１３を用いて説明する。図１２及び図１３は、第１電圧発生部９０のＶ−Ｉ特性及び第２電圧発生部９１のＶ−Ｉ特性である。

まず図１２において、縦軸にＭＯＳトランジスタ７０、ノードＮ３０、ＭＯＳトランジスタ７１、抵抗素子７２、及び抵抗素子７３に流れる電流Ｉ_（I）を、そして横軸にノードＮ３２における電位を示す。すなわち、横軸において電圧の低い順に電圧ＶＲＥＦ、電圧Ｖ０、電圧（Ｖ１−Ｖｔｈｎ（７１））、Ｖ１となる。また、図中の（ａ）で示した直線は、抵抗素子７２、及び７３の負荷線（以下、（ａ）線と呼ぶことがある）であり、（ｂ）で示した曲線（以下、（ｂ）線と呼ぶことがある）は電流Ｉ_（I）である。

負荷線の傾きは、１／（Ｒ１＋Ｒ２）であり、該負荷線の傾きは抵抗値Ｒ１、Ｒ２の値に従って変化する。

また、図示するように、ＭＯＳトランジスタ７１の電流経路の他端における電位が、該ＭＯＳトランジスタ７１のゲートの電位から閾値分引いた値と等しくなるまで、該ＭＯＳトランジスタ７１のチャネル領域には電流Ｉ_（I）が流れる。すなわち、ＭＯＳトランジスタ７１における電流経路の他端の電位が電圧（Ｖ１−Ｖｔｈｎ（７１））と等しくなるまでＭＯＳトランジスタ７１はオン状態を維持する。また、ＭＯＳトランジスタ７１はダイオード接続されているため、ＭＯＳトランジスタ７１の電流経路の一端と他端との電位差が、該他端と該ＭＯＳトランジスタ７１のゲートとの電位差と等しくなる。すなわち、前述したようにＭＯＳトランジスタ７１は５極管動作をする。また、ＭＯＳトランジスタ７１における電流経路の他端の電位が電圧（Ｖ１−Ｖｔｈｎ（７１））を越えると、該ＭＯＳトランジスタ７１のゲートと他端との電位差が該ＭＯＳトランジスタ７１の閾値よりも小さくなるためオフ状態となる。すなわち、電流Ｉ_（I）は流れなくなる。また、ＭＯＳトランジスタ７１、及び６１は同一のチャネル長を有するものとする。そしてＭＯＳトランジスタ６１はチャネル幅Ｗ１’、ＭＯＳトランジスタ７１はチャネル幅Ｗ２を有するものとする。すると、ＭＯＳトランジスタ６１のチャネル領域に流れる電流Ｉ_（I’）は、Ｉ_（I）・Ｗ１／Ｗ１’となる。

また、抵抗素子７２の一端、すなわちノードＮ３２の電位、及び抵抗素子７２、７３に流れる電流Ｉ_（I）は（ｂ）線と（ａ）線との交点の値となる。なお該交点における電圧は、ＭＯＳトランジスタ７１の電流経路の他端における電圧でもある。すなわち、上記Ｖ−Ｉ特性と負荷線との交点における電圧Ｖ０は、電圧Ｖ１からＭＯＳトランジスタ７１の閾値Ｖｔｈｎ（７１）を引き、さらにその値から電圧αを引いた値に落ち着く。そして、抵抗値Ｒ１、Ｒ２が大きくなると、負荷線の傾きは小さくなる。するとノードＮ３２の電圧Ｖ０が電圧（Ｖ１−Ｖｔｈｎ（７１））に近づくため、電圧αの値が小さくなる。すなわち電圧αの値は、抵抗素子７２、及び７３の抵抗値の値によって変化する。すなわち、抵抗素子７１、及び７３の抵抗値が大きい程αの値は小さくなる。他方、抵抗素子７１、及び７３の抵抗値が小さい程αの値は大きくなる。このように、電圧Ｖ１はノードＮ３２における電位に電圧（Ｖｔｈｎ（７１）＋α）を足した値をとる。また、（ｂ）線の傾きはＭＯＳトランジスタ７１のチャネル幅によって変化する。

次に図１３を用いて電圧Ｖ２の詳細について説明する。縦軸にＭＯＳトランジスタ７５、ノードＮ４０、ＭＯＳトランジスタ７８、ノードＮ５０、及び抵抗素子７９に流れる電流Ｉ_（II）を、そして横軸にノードＮ５５における電位を示す。すなわち、横軸において電圧の低い順に電圧ＶＲＥＦ、電圧Ｖ２、電圧（Ｖ０−Ｖｔｈｐ（７８）、電圧Ｖ０となる。また、図中の（ｃ）で示した直線は抵抗素子７９の負荷線（以下、（ｃ）線と呼ぶことがある）であり、（ｄ）線で示した曲線（以下、（ｄ）線と呼ぶことがある）は電流Ｉ_（II）である。

負荷線の傾きは、１／Ｒ３であり、抵抗値Ｒ３の値に従って変化する。

また、図１３に示すように、ＭＯＳトランジスタ７８の電流経路の他端、すなわちゲートにおける電位が、該ＭＯＳトランジスタ７８の一端における電位から閾値分だけ引いた電位と等しくなるまで、該ＭＯＳトランジスタ７８のチャネル領域には電流Ｉ_（II）が流れる（以下、（ｄ）線と呼ぶことがある）。すなわち、ＭＯＳトランジスタ７８における電流経路の他端の電位が電圧（Ｖ０−Ｖｔｈｐ（７８））と等しくなるまでＭＯＳトランジスタ７８はオン状態を維持する。また、ＭＯＳトランジスタ７８はダイオード接続されているため、ＭＯＳトランジスタ７８の電流経路の一端と他端との電位差が、該他端と該ＭＯＳトランジスタ７８のゲートとの電位差と等しくなる。すなわち、ＭＯＳトランジスタ７８は５極管動作をする。また、ＭＯＳトランジスタ７８における電流経路の他端の電位が電圧（Ｖ０−Ｖｔｈｐ（７８））を越えると、該ＭＯＳトランジスタ７８のゲートと一端との電位差が該ＭＯＳトランジスタ７８の閾値よりも大きくなるためオフ状態となる。すなわち、電流Ｉ_（II）は流れなくなる。また、ＭＯＳトランジスタ７８、及び６２は同一のチャネル長を有するものとする。そしてＭＯＳトランジスタ６２はチャネル幅Ｗ２’、ＭＯＳトランジスタ７８はチャネル幅Ｗ２を有するものとする。すると、ＭＯＳトランジスタ６２のチャネル領域に流れる電流Ｉ_（II’）は、Ｉ（II）・Ｗ２／Ｗ２’となる。

また、抵抗素子７９の一端、すなわちノードＮ５０の電位、及び抵抗素子７９に流れる電流Ｉ_（II）は（ｄ）線と（ｃ）線との交点の値となる。なお該交点における電圧は、ＭＯＳトランジスタ７９の電流経路の他端における電圧でもある。すなわち、上記Ｖ−Ｉ特性と負荷線との交点における電圧Ｖ２は、電圧Ｖ０’からＭＯＳトランジスタ７９の閾値Ｖｔｈｎ（７９）を引き、さらにその値から電圧βを引いた値に落ち着く。

そして、抵抗値Ｒ３の値が大きくなると、負荷線の傾きは小さくなる。するとノードＮ５０の電圧Ｖ２が電圧（Ｖ０−｜Ｖｔｈｐ（７８）｜）に近づくため、電圧βの値が小さくなる。そして抵抗素子７１、及び７３の抵抗値が小さい程βの値は大きくなる。すなわち電圧βの値は、抵抗素子７９の抵抗値Ｒ３の値によって変化する。このように、電圧Ｖ２はノードＮ４０における電位から電圧（Ｖｔｈｐ（７８）＋β）を引いた値をとる。そして、ＭＯＳトランジスタ７８のチャネル幅Ｗが大きくなると（ｄ）線の傾きは大きくなる。

＜比較器７４、及び８０の構成例について＞
次に、上記第１電圧発生部９０、及び第２電圧発生部９１が備える比較器７４、８０の構成例の詳細について図１４に示す。なお、比較器７４、８０の構成例は同一であるため、以下では比較器７４についてのみ説明する。また、前述したように比較器７４、８０の正入力端子に与えられる電圧ＶＭ１、ＶＭ２を単に電圧ＶＭと呼ぶ。図示するように、比較器７４はｐチャネル型ＭＯＳトランジスタ１１０、１１１、１１３、ｎチャネル型ＭＯＳトランジスタ１１２、１１４、１１５、及びリミット回路１１６を備える。

そして、ＭＯＳトランジスタ１１０の電流経路の一端にはノードＮ２３が接続され、電流経路の他端はノードＮ２４を介してＭＯＳトランジスタ１１１の電流経路の一端、及びＭＯＳトランジスタ１１３の電流経路の一端にそれぞれ接続され、ゲートには制御信号ＳＷ１５が与えられる。なお、ノードＮ２３から例えば電圧ＶＤＤＲが与えられる。ＭＯＳトランジスタ１１１の電流経路の他端はノードＮ２６を介してＭＯＳトランジスタ１１２の一端に接続され、ゲートはノードＮ２５に接続されている。ＭＯＳトランジスタ１１２の電流経路の他端はノードＮ２７に接続され、ゲートには電圧ＶＭが与えられる。ＭＯＳトランジスタ１１３の他端はノードＮ２８を介してＭＯＳトランジスタ１１４の電流経路の一端に接続され、ゲートにはノードＮ２５が接続される。すなわち、ＭＯＳトランジスタ１１３とＭＯＳトランジスタ１１４とは互いのゲートが共通接続されている。また、ノードＮ２８は出力端子（図中ＯＵＴと表記）を介して、ＭＯＳトランジスタ７０のゲートに接続されている。ＭＯＳトランジスタ１１４の電流経路の他端にはノードＮ２７が接続され、ゲートには基準電圧ＶＲＥＦが与えられる。ＭＯＳトランジスタ１１５の電流経路の一端はノードＮ２７に接続され、他端は接地され、ゲートにはリミット回路１１６から電圧ＶＬＩＭが与えられる。なお、リミット回路１１６の詳細な構成例については後述する。以下、比較器７４の動作について説明する。なお、比較器８０についても、比較器７４の動作と同一であるため省略する。

＜比較器７４の動作について＞
以下、電圧ＶＭと基準電圧ＶＲＥＦとの比較動作につき比較器７４を例として説明する。なお、ＭＯＳトランジスタ１１０のゲートには制御信号ＳＷ１５として‘Ｌ’レベルが与えられるものとし、またリミット回路１１６から電圧ＶＬＩＭとして‘Ｈ’レベルがＭＯＳトランジスタ１１５のゲートに与えられているものとする。すなわち、ＭＯＳトランジスタ１１０、及び１１５はオン状態である。また、ノードＮ２８の電位が上昇する場合、出力端子よりＭＯＳトランジスタ７０のゲートには‘Ｈ’レベルが与えられるものとし、他方、該ノードＮ２８の電位が０[Ｖ]へと向かう場合、出力端子よりＭＯＳトランジスタ７０のゲートには‘Ｌ’レベルが与えられるものとする。

（１）ＶＭ＜ＶＲＥＦの場合
ＶＭ＜ＶＲＥＦであることにより、ＭＯＳトランジスタ１１２がオフ状態、ＭＯＳトランジスタ１１４がオン状態であるとする。この場合、ＭＯＳトランジスタ１１２はオフ状態であることからノードＮ２６、Ｎ２５はフローティングの状態にある。すなわち、ＭＯＳトランジスタ１１２がオン状態でないことから、ノードＮ２６、Ｎ２５がＭＯＳトランジスタ１１５により接地されることがない。このため、ノードＮ２６、Ｎ２５は０[Ｖ]よりも高い電位で維持する。よって、ＭＯＳトランジスタ１１１、及び１１３はオフ状態を維持する。一方、前述したように、ＭＯＳトランジスタ１１４はオン状態であることから、ノードＮ２８、ＭＯＳトランジスタ１１４、ノードＮ２７、ＭＯＳトランジスタ１１５が電気的に接続される。すなわち、ノードＮ２８は０[Ｖ]に向かうことから、出力端子からは‘Ｌ’レベルが出力される。これにより、図示せぬＭＯＳトランジスタ７０はオン状態となる。そして、ＶＭ＝ＶＲＥＦとなるまで、ノードＮ３１を充電させる。

（２）ＶＭ＞ＶＲＥＦの場合
ＶＭ＞ＶＲＥＦであることにより、ＭＯＳトランジスタ１１２がオン状態、ＭＯＳトランジスタ１１４がオフ状態であるとする。この場合、ＭＯＳトランジスタ１１２がオン状態であることからノードＮ２５、Ｎ２６、ＭＯＳトランジスタ１１２、及びＭＯＳトランジスタ１１５が電気的に接続される。すなわち、ノードＮ２５、２６が接地されるため、該ノードＮ２５、Ｎ２６の電位が０[Ｖ]となる。これにより、ＭＯＳトランジスタ１１１、及び１１３がオン状態となる。一方、ＭＯＳトランジスタ１１４はオフ状態であるので、ノードＮ２３、ＭＯＳトランジスタ１１０、ノードＮ２４、ＭＯＳトランジスタ１１３、及びノードＮ２８を介して出力端子からは‘Ｈ’レベルが出力される。これにより、図示せぬＭＯＳトランジスタ７０はオフ状態となる。そして、ＶＭ＞ＶＲＥＦの状態からＶＭ＝ＶＲＥＦとなるまで、ノードＮ３１は放電される。

＜リミット回路１１６の構成例について＞
次に、リミット回路１１６の構成例について図１５を用いて説明する。図１５は、リミット回路１１６の回路図である。図示するように、ＭＯＳトランジスタ１２０、１２２、及び抵抗素子１２１を備える。また抵抗素子１２１の抵抗値をＲ４とする。

ＭＯＳトランジスタ１２０の電流経路の一端はノードＮ３３に接続され、他端は抵抗素子１２１の一端と接続され、ゲートには制御信号ＳＷ１２が与えられる。抵抗素子１２１の他端はノードＮ２９を介してＭＯＳトランジスタ１２２の電流経路の一端に接続されている。ＭＯＳトランジスタ１２２の電流経路の他端は接地され、ゲートにはノードＮ３５が接続されている。なお、ノードＮ３５とノードＮ２９とが接続されている。すなわち、ノードＮ３５はノードＮ２９を介して抵抗素子１２１の他端、及びＭＯＳトランジスタ１２２の電流経路の一端とにそれぞれ接続されている。なお、ノードＮ３３には例えば外部電源からの電圧ＶＤＤが与えられる。そして、ＭＯＳトランジスタ１２０の抵抗が十分に小さいとすると、抵抗素子１２１に流れる電流Ｉ_（Ｒ４）は、下記（１０）式で表すことができる。

Ｉ_（Ｒ４）＝（ＶＤＤ−Ｖｔｈｎ（１２２））／Ｒ４ （１０）
なお、ＭＯＳトランジスタ１２２の閾値をＶｔｈｎ（１２２）とする。

そして、ＭＯＳトランジスタ１２２と図示せぬＭＯＳトランジスタ１１５とがミラー回路を組んでいるため、該ＭＯＳトランジスタ１１５のチャネル領域には上記（１０）式で表した電流Ｉ_（Ｒ４）が流れる。そして、ＭＯＳトランジスタ１２２、及び１１５のゲートに与えられる電圧ＶＬＩＭの値に応じて該ＭＯＳトランジスタ１２２、及び１１５のチャネル領域に流れる電流Ｉ_（Ｒ４）を制御することができる。なお、電圧ＶＬＩＭの値は、電圧（ＶＤＤ−Ｖｔｈｎ（１２２））である。そして、制御信号ＳＷ１２によりＭＯＳトランジスタ１２０がオン、またはオフ状態に切り替ることにより、ＭＯＳトランジスタ１１５に流れる電流Ｉ_（Ｒ４）を制御する。なお、ＭＯＳトランジスタ１２２におけるノードＮ２９及び３５の電位と該ＭＯＳトランジスタ１２２の電流経路の他端との電位差は、図９で説明したＭＯＳトランジスタ７０、及び７８のように、該ＭＯＳトランジスタ１２２が備える閾値に例えば電圧αを加えた値である。

＜本実施形態に係る効果＞
本実施形態に係る電圧発生回路及びそれを備えた半導体記憶装置であると以下効果を奏することができる。

（３）動作信頼性を向上することができる（その１）。

本実施形態に係る効果につき、比較例を挙げ以下説明する。本実施形態に係る比較例として、第１電圧発生部９０におけるＭＯＳトランジスタ７１のチャネル幅Ｗを小さくし、且つ抵抗素子７２、及び７３の抵抗値Ｒ２、Ｒ１を十分大きくした場合を例に挙げて説明する。この場合、図１２における（ｂ）線の傾きは小さくなり、且つ（ａ）線で示した負荷線の傾きは小さくなる。このため、ＭＯＳトランジスタ７１のチャネル領域に流れる電流Ｉ_（I）が小さくなり、また電圧の変化に対する電流の変化分が小さくなる。このため、ＭＯＳトランジスタ７１のチャネル領域に流れる電流が急激に変化すると、ＭＯＳトランジスタ７１における電圧の変化分が大きくなる。すなわち電流_（I）の値が変化することで電圧αの値が変化する幅が大きくなり電圧Ｖ０の値が不安定となる。なお、第２電圧発生部９１についても同様である。

この点、本実施形態において例えばＭＯＳトランジスタ７１のチャネル幅Ｗを大きくし図１２における（ｂ）線の傾きを大きくする。すなわち、（ｂ）線において電圧の変化に対する電流の変化分を大きくする。更に、抵抗素子７２、及び７３の抵抗値Ｒ２、及びＲ１を調整することでＭＯＳトランジスタ７１のチャネル領域にある一定の電流Ｉ_（I）を流す。すなわち電圧αを少なくとも０[Ｖ]より大きくする。より具体的には、ＭＯＳトランジスタ７１のチャネル領域に電流Ｉ_（I）として例えば１０[μＡ]程度流れるようなαの値に調整する。すなわち、電流Ｉ_（I）として例えば１０[μＡ]流すため、ＭＯＳトランジスタ７１のチャネル幅Ｗを大きくしつつ抵抗素子７２、７３の値を調整する。これにより、たとえＭＯＳトランジスタ７１のチャネル領域に流れる電流_（I）が急激に変化したとしても、ＭＯＳトランジスタ７１における電圧の変化分が少なく、また該電流の変化に応じて電圧Ｖ０の値も安定させることが出来る。つまり、電圧Ｖ１を安定して出力することができる。なお、上記効果は第２電圧発生部９１においても同様の結果を得ることが出来る。すなわち、電圧βは少なくとも０[Ｖ]よりも大きい値であり、ＭＯＳトランジスタ７８のチャネル領域に流す電流Ｉ_（II）の大きさに応じて、ＭＯＳトランジスタ７８のチャネル幅Ｗ及び抵抗素子７９の値をそれぞれ調整する。

[第３の実施形態]
次に、この発明の第３の実施形態に係る電圧発生回路、及びそれを備えた半導体記憶装置について説明する。本実施形態においてもＮＯＲ型フラッシュメモリを例に挙げて説明する。本実施形態は、上記第２の実施形態において、図８、及び図９に示した第１生成部５４の構成を代えたものである。以下、第２の実施形態に係る第１生成部５４と異なる構成のみについて図１６を用いて説明する。図１６は第１生成部５４のブロック図である。図示するように、本実施形態に係る第１生成部５４は更に、ｐチャネル型ＭＯＳトランジスタ１３０、ｎチャネル型ＭＯＳトランジスタ１３２、及びスイッチ素子１３１を備えている。

＜第１生成部５４について＞
ＭＯＳトランジスタ６１の電流経路の一端とノードＮ６１との間にＭＯＳトランジスタ１３０が設けられ、ＭＯＳトランジスタ６２の電流経路の他端とグランド（０[Ｖ]）との間にＭＯＳトランジスタ１３２が設けられ、ノードＮ２０と出力端子との間にスイッチ素子１３１が設けられている。すなわち、ＭＯＳトランジスタ１３０の電流経路の一端にノードＮ６１が接続され、他端にはＭＯＳトランジスタ６１の電流経路の一端が接続され、ゲートには制御信号ＳＷ１７が与えられる。また、ＭＯＳトランジスタ１３２の電流経路の一端にはＭＯＳトランジスタ６２の電流経路の他端が接続され、他端は接地され、ゲートには制御信号ＳＷ１８が与えられている。また、スイッチ素子１３１の一端はノードＮ２０に接続され、他端は出力端子に接続されている。そして、スイッチ素子１３１には制御信号ＳＷ１９が与えられる。そして、制御信号ＳＷ１９によりスイッチ素子１３１はオン、又はオフ状態のいずれかをとる。なお、制御信号ＳＷ１７乃至ＳＷ１９のタイミングは図示せぬ制御部により制御される。以下、制御信号ＳＷ１７乃至ＳＷ１９のタイミングについて説明する。その他、構成については上記第２の実施形態における第１生成部５４と同一であるので説明を省略する。

＜制御信号ＳＷ１７乃至ＳＷ１９について＞
以下、制御信号ＳＷ１７乃至ＳＷ１９の動作につき、上記第１生成部５４が非動作状態から動作状態へと切り替り、出力端子から電圧ＶＳを出力する場合（以下、（I）とする）と上記第１生成部５４が動作状態から非動作状態へと切り替り、それまで出力端子から出力されていた電圧ＶＳが停止される場合（以下、（II）とする）とに分けて説明する。

（I）第１生成部５４が出力端子から電圧ＶＳを出力する場合
まず、（I）について図１７を用いて説明する。図１７は制御信号ＳＷ１７乃至ＳＷ１９のタイミングチャートである。まず、ノードＮ２０の電位を電圧ＶＳとするため、時刻ｔ０において図示せぬ制御部はＭＯＳトランジスタ１３０をオン状態に切り替えるべく制御信号ＳＷ１７を‘Ｈ’レベルから‘Ｌ’レベルとする。そして同時刻ｔ０において、制御部はＭＯＳトランジスタ１３２をオン状態に切り替えるべく制御信号ＳＷ１８を‘Ｌ’レベルから‘Ｈ’レベルとする。ＭＯＳトランジスタ１３０、及び１３２はオフ状態からオン状態へと切り替るため、ノードＮ２０がノードＮ６１から充電される。その後、ノードＮ２０の電圧ＶＳを出力端子へと出力するため、時刻ｔ１において、制御部はスイッチ素子１３１をオン状態に切り替えるべく、制御信号ＳＷ１９を‘Ｌ’レベルから‘Ｈ’レベルとする。ＭＯＳトランジスタ１３１はオフ状態からオン状態へと切り替るため、これによりノードＮ２０の電圧ＶＳが出力端子へと出力される。

（II）第１生成部５４が電圧ＶＳを停止する場合
次に（II）について図１８を用いて説明する、図１８は制御信号ＳＷ１７乃至ＳＷ１９のタイミングチャートである。電圧ＶＳの出力を停止させる為、図示するように、時刻ｔ０において、制御部はスイッチ素子１３１をオフ状態にすべく制御信号ＳＷ１９を‘Ｈ’レベルから‘Ｌ’とする。これによりスイッチ素子１３１はオン状態からオフ状態へと切り替るため、出力端子からノードＮ２０の電圧ＶＳが停止される。その後、ノードＮ６１からノードＮ２０への充電を停止すべく時刻ｔ１において、制御部はＭＯＳトランジスタ１３０をオフ状態にすべく制御信号ＳＷ１７を‘Ｌ’レベルから‘Ｈ’レベルとする。そして同時刻ｔ１において、制御部はＭＯＳトランジスタ１３２をオフ状態にすべく制御信号ＳＷ１８を‘Ｌ’レベルから‘Ｈ’レベルとする。すなわちこれにより、ＭＯＳトランジスタ１３０、及び１３２はオン状態からオフ状態へと切り替る。

＜本実施形態に係る効果＞
上記本実施形態に係る電圧発生回路及びそれを備えた半導体記憶装置であると、上記効果（３）に加え、下記（４）（５）の効果が得られる。

（４）動作信頼性を向上できる（その２）。

本実施形態に係る高電圧発生回路３であると第１電圧生成部５４の出力端子から出力される電圧ＶＳを安定に保つことができる。なお第２電圧生成部５５についても同様の効果を得られるため説明を省略する。以下、第１電圧生成部５４について詳細に述べる。

例えば、電圧発生部６０からの出力が電圧Ｖ１、及びＶ２に固定されていても図１６で説明したようなタイミングで制御信号ＳＷ１７乃至ＳＷ１９により、ＭＯＳトランジスタ１３０、１３２、及びスイッチ素子１３１をそれぞれオン、またはオフ状態切り替えることで、ノードＮ６１からノードＮ２０へと充電が十分なされ、該ノードＮ２０が電圧ＶＳに安定した後、出力端子へと該電圧ＶＳを出力することができる。すなわち、制御信号ＳＷ１７、ＳＷ１８によりＭＯＳトランジスタ１３０、及び１３２が、スイッチ素子１３１よりも先にオン状態となることで、ノードＮ２０を電圧ＶＳに安定させることが出来る。このため、生成部１６は、出力端子から安定した電圧ＶＳを出力することができる。

一方、出力端子からの電圧ＶＳを停止させる場合も同様である。すなわち、図１８で説明したようなタイミングで制御信号ＳＷ１７乃至ＳＷ１９により、ＭＯＳトランジスタ１３０、１３２、及びスイッチ素子１３１をオン、またはオフ状態に切り替えることで、ノードＮ２０における電圧ＶＳを安定に維持した状態で、出力端子からの出力を停止させることができる。

（５）動作信頼性を向上できる（その３）
また、本実施形態に係る高電圧発生回路、及びそれを備えた半導体記憶装置における効果につき、比較例として第１電圧生成部５４にＭＯＳトランジスタ１３０、及び１３２が設けられていない構成を挙げる。比較例における第１電圧生成部５４の構成においてＭＯＳトランジスタ１３０、及び１３２が設けられていないとすると、たとえ第１電圧生成部５４がスタンバイ状態であったとしても、ノードＮ６１、ＭＯＳトランジスタ６１、ノードＮ２０、ＭＯＳトランジスタ６２にスタンバイ電流が流れてしまう。この場合、内部電源ＶＤＤと電圧ＶＳＳ（０[Ｖ]）を用いてポンプ回路１５は、生成部１６にスタンバイ電流を流すだけのポンピングを行う必要がある。すなわち、ポンプ回路１５におけるポンピング処理によりＮＯＲ型フラッシュメモリにおける消費電力が大きくなってしまう。

この点、本実施形態に係る高電圧発生回路３、及びそれを備えた半導体記憶装置１００であると上記問題を解決することができる。つまり、本実施形態に係る高電圧発生回路３における第１電圧生成部５４は、ＭＯＳトランジスタ１３０、及び１３２を備える。このため、生成部１６がスタンバイ状態である場合には、制御信号ＳＷ１７、及びＳＷ１８により該ＭＯＳトランジスタ１３０、及び１３２をオフ状態とすること第１電圧生成部５４にはスタンバイ電流が流れなくなるため、ポンピング処理に伴う消費電力の増大も防止することが出来る。

＜変形例＞
次に、本実施形態の変形例に係る高電圧発生回路３について図１９を用いて説明する。本実施形態に係る変形例は、上記第３の実施形態における第１電圧生成部５４、及び５５における構成を代えたものである。上記第２の実施形態で説明した第１電圧生成部５４と異なる構成にのみ説明する。なお、同じ構成については同一の符号を使用し、第２電圧生成部５５については構成が第１電圧生成部５４と同一であるため説明を省略する。

本実施形態に係る第１電圧生成部５４は、図９に示した第１電圧生成部５４の構成に加え、ＭＯＳトランジスタ１３４、抵抗素子１３５、及び抵抗素子１３６を備える。ＭＯＳトランジスタ１３４の電流経路の一端はノードＮ６１、及びＭＯＳトランジスタ６１の電流経路の一端に接続され、他端は抵抗素子１３５の一端に接続され、ゲートには制御信号ＳＷ２０が与えられる。抵抗素子１３５の他端はノードＮ３４を介して抵抗素子１３６の一端に接続されている。また、抵抗素子１３６の他端は接地されている。また、ノードＮ３４はノードＮ２０と出力端子とに接続されている。なお、抵抗素子１３５、及び１３６の抵抗値をそれぞれ抵抗Ｒ５、Ｒ６とする。そして、抵抗Ｒ５、Ｒ６は、抵抗素子１３５、及び１３６に流れるスタンドバイ電流程度の大きさの電流により、ノードＮ３４における電位が電圧ＶＳとなるような十分大きな抵抗値である。

＜本実施形態の変形例に係る効果＞
本実施形態の変形例に係る電圧発生回路及び半導体記憶装置であると上記（３）乃至（５）に加え、以下の効果を奏することができる。

（６）動作信頼性を向上することができる（その４）。

本実施形態に係る効果につき、図１９においてＭＯＳトランジスタ１３４、抵抗素子１３５、及び１３６が設けられていない第１電圧生成部５４を比較例として挙げつつ説明する。なお、比較例において同一の構成については同一の符号を使用する。比較例に挙げる第１電圧生成部５４でスタンバイ状態であると、ノードＮ６１、ＭＯＳトランジスタ６１、６２にはスタンバイ電流が流れる。すなわち、第１電圧生成部５４は電圧ＶＳを出力しない状態である。そして、この状態が長時間継続されると、ノードＮ２０において電圧ＶＳを維持できなくなることがある。すなわち、ノードＮ２０の電位は、電圧ＶＳから値がずれた電圧となる。すると、第１電圧生成部５４がスタンバイ状態からアクティブ状態へと移行した際に、出力端子からは所望の電圧ＶＳからずれた電圧が出力されてしまう。

この点につき、本実施形態に係る高電圧発生回路３、及びそれを備えた半導体記憶装置１００であると上記問題点を克服することが出来る。本実施形態に係る高電圧発生回路３であると、第１電圧生成部５４がたとえスタンドバイ状態であったとしても、抵抗素子１３５、１３６に流れる微小な電流により、ノードＮ３４の電位を常に電圧ＶＳに維持することができる。これにより、第１電圧生成部５４がスタンドバイ状態からアクティブ状態へと移行した場合であっても、ノードＮ２０は安定した電圧ＶＳを維持しつつ出力端子から出力することが出来る。なお、第１電圧生成部５４がスタンドバイ状態である場合、制御信号ＳＷ２０は‘Ｌ’レベルをＭＯＳトランジスタ１３４のゲートに与える。つまり、ＭＯＳトランジスタ１３４はオン状態となる。そして、生成部１６がアクティブ状態となると、制御信号ＳＷ２０は‘Ｈ’レベルをＭＯＳトランジスタ１３４のゲートに与える。つまり、ＭＯＳトランジスタ１３４はオフ状態となる。

なお、上記第２乃至第３の実施形態に係る高電圧発生回路３であっても、上記第１の実施形態におけるＮＯＲ型フラッシュメモリの読み出し動作に適用することができる。

なお、上記第１乃至第３の実施形態に係る高電圧発生回路では、４値のメモリセルトランジスタＭＴに対して、読み出し電圧ＶＤＤＲ乃至電圧ＶＤＤＲ２を生成したが、読み出し電圧の値の数に限りはない。すなわち、８値のメモリセルトランジスタＭＴに対して読み出し動作をする場合には、本実施形態に係る高電圧発生回路３は、例えば電圧ＶＤＤＲ乃至電圧ＶＤＤＲ７のような７つの電圧を生成することもできる。なお、電圧ＶＤＤＲ１＜電圧ＶＤＤＲ２＜・・・＜電圧ＶＤＤＲ６＜電圧ＶＤＤＲ７なる関係が成立する。

すなわち、上記実施形態に係る半導体記憶装置は、電気蓄積層と制御ゲートとを含み、２ビット以上のデータを保持可能なメモリセルトランジスタを複数含むメモリセルアレイと、前記メモリセルトランジスタの前記制御ゲートに接続されたワード線と、前記ワード線を選択するロウデコーダと、前記ロウデコーダに前記第２電圧を転送する電圧発生回路とを具備し、前記電圧発生回路は前記メモリセルトランジスタから前記データを読み出すべく、読み出しの対象となる前記データに応じて前記第２電圧を低下させていく。

なお、以上ＭＯＮＯＳ構造について説明したが、ＦＧ型の構成をとるメモリセルでもよい。ＦＧ型の構成であると、積層ゲートはｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含む。

また上記実施形態では、一例としてＮＯＲ型メモリセルを備えているものとして説明したが、ＮＡＮＤ型フラッシュメモリであってもよい。そして、ＮＡＮＤ型フラッシュメモリを構成するメモリセルトランジスタＭＴは上記ＭＯＮＯＳ型、またはＦＧ型いずれでもよい。

なお、スイッチ素子３１乃至３３、スイッチ素子４４乃至４９、及びスイッチ素子１３１には制御信号ＳＷ１乃至１０、及び制御信号ＳＷ１９の信号と反転した制御信号／ＳＷ１乃至１０、及び制御信号／ＳＷ１９が制御信号ＳＷ１乃至１０、及び制御信号ＳＷ１９と同時に与えられる。すなわち、これによりスイッチ素子３１乃至３３、スイッチ素子４４乃至４９、及びスイッチ素子１３１がオン状態、またはオフ状態とされる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係る電圧発生回路を備えた半導体記憶装置の構成例のブロック図。 この発明の第１の実施形態に係るメモリセルアレイの回路図。 この発明の第１の実施形態に係るメモリセルトランジスタの閾値分布図。 この発明の第１の実施形態に係る高電圧発生回路のブロック図。 この発明の第１の実施形態に係る高電圧発生回路における制御信号ＳＷ１１を出力する遅延回路。 この発明の第１の実施形態に係る高電圧発生回路における生成部による電圧切り替え動作を示し、（ａ）はスイッチＳＷ１、ＳＷ２、及びＳＷ３の信号を示すタイムチャートであり、（ｂ）は出力ノードＮ２における読み出し電圧を示すタイムチャートであり、（ｃ）は制御信号ＳＷ２、ＳＷ１０、及びＳＷ１１の信号を示すタイムチャートである。 この発明の第１の実施形態に係る高電圧発生回路による読み出し電圧切り替え動作を示し、ノードＮ１３、１４、１５、及び出力ノードＮ２における電圧を示すタイムチャート。 この発明の第２の実施形態に係る高電圧発生回路のブロック図。 この発明の第２の実施形態に係る高電圧発生回路の第１電圧生成部のブロック図。 この発明の第２の実施形態に係る第１電圧生成部の回路図。 この発明の第２の実施形態に係る第１電圧生成部の回路図。 図１０に示す第１電圧生成部のＩ−Ｖ特性を示すグラフ。 図１０に示す第２電圧生成部のＩ−Ｖ特性を示すグラフ。 図１０に示す第１電圧生成部の比較器の構成例を示した回路図。 図１４に示すリミット回路の構成例を示した回路図。 この発明の第３の実施形態に係る第１電圧発生部のブロック図。 この発明の第１の実施形態に係る第１電圧発生部による読み出し電圧出力動作を示し、制御信号ＳＷ１７乃至ＳＷ１９のタイムチャート。 この発明の第３の実施形態に係る第１電圧発生部による読み出し電圧停止動作を示し、制御信号ＳＷ１７乃至ＳＷ１９のタイムチャート。 この発明の第３の実施形態の変形例に係る第１電圧発生部のブロック図。

符号の説明

１…メモリセルアレイ、２…デコーダ、３…高電圧発生回路、４…アクティブ信号生成回路、５、６、８、９、３７〜４３、１２１…抵抗素子、７、アクティブ用分圧回路、１０…スタンドバイ用分圧回路、１２…アクティブ用電圧検知回路、１４…スタンドバイ用電圧検知回路、１５…ポンプ回路、１６…生成部、１７・・・スイッチ回路ＳＷ、２０…メモリセル、３１〜３３…スイッチ素子、３４〜３６、５０、５２…キャパシタ素子、４４乃至４９…スイッチ素子、５７…放電部、５１、５３、７０、７１、７５、７８、１１０〜１１５、１２０、１２２、１３０〜１３６…ＭＯＳトランジスタ、７４、７５…比較器、１１６…リミット回路

Claims (6)

1. 第１電圧を発生し、これを第１ノードに出力するポンプ回路と、
   一端が第１ノードに接続され、前記第１電圧を分圧して第２電圧を発生する第１抵抗部を含み、第２ノードにおいて前記第２電圧を出力する第１電圧発生部と、
   前記第２ノードと出力端子とを接続する第１スイッチ素子と、
   前記第２ノードと前記第１スイッチ素子とを接続する配線間に一方の電極が接続され、他方の電極が接地されたキャパシタ素子と
   を具備し、前記キャパシタ素子の容量は、前記出力端子に接続される容量よりも大きく、
   前記第２ノードから前記出力端子に達する配線に存在する寄生抵抗の抵抗値は、前記第１抵抗素子の抵抗値よりも小さい
   ことを特徴とする電圧発生回路。
2. 一端が前記第１ノードに接続され、他端が第２スイッチ素子を介して接地され、前記第１電圧を分圧する第２抵抗部を含み、第３ノードにおいて第３電圧を出力する第２電圧発生部と、
   前記第２ノードと前記第３ノードとを接続する第３スイッチ素子と、
   前記第２ノードにおける電荷を放電する放電部と
   を更に備え、前記第２抵抗部は、前記第２スイッチ素子がオン状態とされることにより、前記第２電圧と等しい値の前記第３電圧を発生し、前記第３スイッチ素子は、互いに等電位の前記第２ノードと前記第３ノードとを接続する
   ことを特徴とする請求項１記載の電圧発生回路。
3. ｐチャネル型の第１ＭＯＳトランジスタと、
   ドレイン端が、前記第１ＭＯＳトランジスタのソース端に接続され、ソース端は第１ノードに接続され、ゲートには第１ゲート電圧が印加されるｎチャネル型の第２ＭＯＳトランジスタと、
   前記第１ノードにソース端が接続され、ゲートには第２ゲート電圧が印加されるｐチャネル型の第３ＭＯＳトランジスタと、
   ドレイン端が前記第３ＭＯＳトランジスタのドレイン端に接続され、且つソース端は接地されたｎチャネル型の第４ＭＯＳトランジスタと、
   ポンプ回路が発生させる第１電圧に応じて前記第１ゲート電圧、及び前記第２ゲート電圧をそれぞれ発生させる電圧発生部と、
   前記第１ノードにおける電位を第２電圧として出力端に転送、または前記第１電圧を前記出力端に転送するスイッチ回路とを具備し、
   前記スイッチ回路は、前記第１ノードにおける電位を転送する際、前記ゲートに与えられる前記第１ゲート電圧から前記ｎチャネル型第１ＭＯＳトランジスタの閾値を引いた差分、または前記ゲートに与えられる前記第２ゲート電圧から前記ｐチャネル型第２ＭＯＳトランジスタの閾値を引いた差分であるいずれかの前記第２電圧が前記第１ノードに印加された後、前記出力端に前記第２電圧を出力するようオン状態となる
   ことを特徴とする電圧発生回路。
4. 電流経路の一端が外部電源に接続され、他端が第１ノードに接続されたｐチャネル型の第１ＭＯＳトランジスタと、
   電流経路の一端及びゲートが前記第１ノードに接続され、他端が第２ノードに接続されたｎチャネル型の第２ＭＯＳトランジスタと、
   前記第２ノードにおいて一端が接続され、他端が電位検知の対象となる第３ノードに接続された第１抵抗素子と、
   一端が前記第３ノードに接続され、他端が接地された第２抵抗素子と、
   前記第３ノードにおける電位の検知レベルに応じた基準電位と、前記第３ノードの電圧とを比較し、その比較結果に応じて前記第１ＭＯＳトランジスタを制御する比較器と
   を具備し、前記第１ノードにおける電圧が外部に出力される
   ことを特徴とする電圧発生回路。
5. 電流経路の一端が外部電源に接続され、他端が第１ノードに接続されたｐチャネル型の第１ＭＯＳトランジスタと、
   一端が前記第１ノードに接続され、他端が電位検知の対象となる第２ノードに接続された第１抵抗素子と、
   一端が前記第２ノードと接続され、他端が接地された第２抵抗素子と、
   前記第２ノードにおける電位の検知レベルに応じた基準電位と、前記第２ノードの電圧とを比較し、その比較結果に応じて前記第１ＭＯＳトランジスタを制御する比較器と、
   電流経路の一端が前記第１ノードに接続され、他端及びゲートがそれぞれ第３ノードに接続されたｐチャネル型の第２ＭＯＳトランジスタと、
   一端が前記第３ノードに接続され、他端が接地された第３抵抗素子と
   を具備し、前記第３ノードにおける電圧が外部に出力される
   ことを特徴とする電圧発生回路。
6. 電気蓄積層と制御ゲートとを含み、２ビット以上のデータを保持可能なメモリセルトランジスタを複数含むメモリセルアレイと、
   前記メモリセルトランジスタの前記制御ゲートに接続されたワード線と、
   前記ワード線を選択するロウデコーダと、
   前記ロウデコーダに前記第２電圧を転送する請求項１又は３記載の電圧発生回路と
   を具備し、
   前記電圧発生回路は前記メモリセルトランジスタから前記データを読み出す場合に、読み出しの対象となる前記データに応じて前記第１電圧を出力した後、前記第２電圧を出力させる
   ことを特徴とする半導体記憶装置。

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