KR101716434B1

KR101716434B1 - 반도체 장치

Info

Publication number: KR101716434B1
Application number: KR1020160101957A
Authority: KR
Inventors: 마사루 야노; 히로키 무라카미
Original assignee: 윈본드 일렉트로닉스 코포레이션
Priority date: 2016-08-10
Filing date: 2016-08-10
Publication date: 2017-03-14
Also published as: KR20160100879A

Abstract

본 발명의 과제는 응답 시간을 개선한 전압 조절기를 제공하는데 있다.
상기 과제를 해결하기 위하여, 본 발명의 전압 조절기(100)는, 비교 회로(20)와 분압회로(110)를 포함한다. 분압회로(110)는, 전압원(VDD)에 접속된 PMOS 트랜지스터(T6)와, 트랜지스터(T6)와 기준전위 사이에 직렬로 접속된 저항(R1, R2, R3, R4, R5, R6)을 구비한다. 저항(R4)과 저항(R5)의 노드(N3)에 생성된 피드백 전압이 비교 회로(20)에 공급된다. 또한, 저항의 노드(Nc)에 의해서 생성된 중간전압(Vm)이 웰 영역에 공급되어, 기생 용량(Cp)이 감소된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

본 발명은, 저항을 분할한 저항 분압회로를 포함하는 반도체 장치에 관한 것으로, 특히, 플래시 메모리의 고전압 발생회로 등에 이용되는 분압회로에 관한 것이다.

NAND형의 플래시 메모리에서는, 고속이면서도 저소비 전력의 요구를 만족시키기 위하여 저전력 공급으로 되고 있다. 그 때문에, 플래시 메모리는, 프로그램이나 소거 동작 시 칩 내부에서 발생된 고전압을 이용하고 있다. 프로그램 동작 중에, 내부의 고전압 발생회로는, 큰 부하의 블록(메모리 셀 어레이)에 안정적으로 고전압을 공급하지 않으면 안되어, 발생되는 전압은 약 30V로 될 수 있다. 전압 조절기에 있어서, 이러한 고전압을 발생시킬 경우에는, 소비 전력을 저감시키기 위하여 고저항 소자의 분압회로가 사용되어, 싱크 전류를 감소시키고 있다.

특허문헌 1에서는, 기준전위와 피드백 노드 사이에 제1출력 설정회로를 마련하고, 피드백 노드와 출력 단자 사이에 제2출력 설정회로를 설치하고, 출력 단자에 부하가 접속되었을 때, 제1 및 제2출력 설정회로 내의 스위치를 단락시켜, 분압회로의 저저항 소자 측의 경로에 전류를 흘려보냄으로써, 부하에 응해서 피드백 노드의 전위가 신속하게 변화되도록 하고 있다. 이것에 의해, 저항 소자에 부수되는 기생 용량에 의한 회로 동작의 불안정성을 방지하고 있다. 또, 특허문헌 2에서는, 직렬 접속된 저항(R1, R2)을 포함하는 분압회로에 있어서, 저항(R1, R2)을 반도체 기판의 웰 내 확산 영역에 의해서 형성하고, 저항(R2) 웰 영역에 저항(R1) 확산 영역에 설정된 분압 노드를 접속함으로써, 저항(R1, R2)의 변화율차를 억제하고 있다.

JP

2004-140144

A

JP

2013-38234

A

도 1에, 종래의 전압 조절기의 회로예를 나타낸다. 전압 조절기(10)는, 비교 회로(20)와, 비교 회로(20)에 접속된 분압회로(30)를 구비한다. 비교 회로(20)는, 전압원(VDD)에 접속된 PMOS 트랜지스터(T1, T2)와, PMOS 트랜지스터(T1, T2)에 각각 직렬로 접속된 NMOS 트랜지스터(T3, T4)와, NMOS 트랜지스터(T3 및 T4)에 공통으로 접속된 NMOS 트랜지스터(T5)를 구비한다. 트랜지스터(T1, T2)의 게이트는, 노드(N1)에 공통 접속되고, 노드(N1)은 또한 분압회로(30)의 PMOS 트랜지스터(T6)의 게이트에 접속된다. 트랜지스터(T3)의 게이트에는 기준전압(Vref)이 공급되고, 트랜지스터(T4)의 게이트에는 분압회로(30)의 노드(N3)에 생성된 피드백 전압이 공급된다. 트랜지스터(T5)의 게이트에는 능동 신호가 공급되어, 비교 회로(20)를 동작시킬 때 트랜지스터(T5)가 온(on) 상태로 된다. 비교 회로(20)는, 기준전압(Vref)과 노드(N3)로부터의 피드백 전압을 비교하고, 피드백 전압이 기준전압(Vref)보다 저하하면 노드(N1)의 출력 전압을 저하시킨다. 이것에 의해 트랜지스터(T6)를 흐르는 전류가 증가된다. 한편, 비교 회로(20)는, 피드백 전압이 기준전압(Vref)보다도 상승하면 노드(N1)의 출력 전압을 상승시킨다. 이것에 의해 트랜지스터(T6)를 흐르는 전류를 감소시킨다.

분압회로(30)는, 전압원(VDD)에 접속된 PMOS 트랜지스터(T6)와, 트랜지스터(T6)와 기준전위(예를 들어, 접지 전위) 사이에 직렬로 접속된 저항(R1, R2, R3, R4, R5, R6)을 구비한다. 도시한 예에서는, 트랜지스터(T6)와 저항(R1)을 접속하는 노드에 출력(Vout)이 형성된다. 또, 저항(R4)과 저항(R5)을 접속하는 노드(N3)에 피드백 전압이 생성되고, 피드백 전압이 비교 회로(20)의 트랜지스터(T4)의 게이트에 공급된다. 여기서 예시하는 전압원(VDD)은, 광의의 전압을 의미하고, 고전압을 포함할 수 있는 것이다. 따라서, 출력(Vout)으로부터도 고전압이 생성될 수 있다.

저항(R1 내지 R6)은, 전압 의존성을 억제하기 위하여 반도체 기판 상에 형성된 도전성의 폴리실리콘 소자로 구성된다. 폴리실리콘 소자는, 실리콘 산화막 등의 절연막을 개재해서 반도체 기판 표면에 형성되어, 반도체 기판이 기준전위(예를 들어, 접지)에 바이어스되므로, 폴리실리콘 소자와 반도체 기판 간에 기생 용량(Cp)이 형성된다. 저항(R1 내지 R6)은, 작은 싱크 전류로 하기 위하여 고저항이며, 최종적으로 기생 용량(Cp)과 저항(R1 내지 R6)에 의해서 RC 회로가 형성되면, 분압회로(30)의 응답 시간이 지연되어 버린다. 또한, 비교 회로(20)는, 위상 마진을 보상하기 위해서 노드(N2)와 노드(N1) 사이에 RC 소자를 필요로 하고, 그 RC 소자의 크기가 조절기 피드백 루프의 기생 용량(Cp)에 의존해서 커져 버린다.

본 발명은, 이러한 종래 기술의 과제를 해결하여, 응답 시간의 지연을 억제한 반도체 장치, 분압회로, 전압 조절기를 제공하는 것을 목적으로 한다.

본 발명에 따른 반도체 장치는, 반도체 영역을 포함하는 반도체 기판과, 반도체 영역 상의 절연막을 개재해서 형성된 도전성 재료로 이루어진 저항을 구비하고, 상기 저항에는 제1 전압과 기준전압인 제2 전압이 공급되며, 상기 반도체 영역에는 상기 저항에 의해서 생성된 제1 전압과 제2 전압의 중간전압이 공급된다.

바람직하게는 제1 전압을 V1, 제2 전압을 V2라 했을 때, 상기 중간전압은, (V1+V2)/2이다. 바람직하게는, 상기 제1 전압을 가변시킬 때, 상기 중간전압이 가변된다. 바람직하게는, 상기 저항은 불순물이 도핑된 폴리실리콘층이다. 바람직하게는, 상기 폴리실리콘층은, 상기 중간전압이 생성되는 위치에서 상기 반도체 영역에 전기적으로 접속된다. 바람직하게는, 상기 폴리실리콘층은 제1 전압에 결합된 제1 폴리실리콘층과, 제2 전압에 결합된 제2 폴리실리콘층을 포함하고, 상기 중간전압이 생성되는 위치에서 제1 폴리실리콘층 및 제2 폴리실리콘층이 상기 반도체 영역에 전기적으로 접속된다. 바람직하게는, 상기 반도체 영역에는, 상기 중간전압이 인가되는 영역에 고불순물 농도의 확산 영역이 형성된다. 바람직하게는, 상기 확산 영역은 도전성 부재에 의해서 상기 저항의 중간전압이 생성되는 위치에 전기적으로 결합된다. 바람직하게는, 상기 반도체 영역은 반도체 기판 내에 형성된 웰 영역이다.

본 발명에 따른 반도체 장치는, 제1 도전형의 제1 웰 영역과, 제1 웰 영역 내에 형성된 제2 도전형의 제2 웰 영역과, 제2 웰 영역 내에 형성된 제1 도전형의 제1 및 제2 확산 영역과, 제2 웰 영역 내에 형성되어, 제1 및 제2 확산 영역과 접합하도록 제1 및 제2 확산 영역의 사이에 형성된 제2 도전형의 제3 확산 영역과, 제1 확산 영역에 제1 전압을 인가하는 제1 도전부재와, 제2 확산 영역에 제2 전압을 인가하는 제2 도전부재와, 제1 확산 영역, 제2 확산 영역 및 제3 확산 영역을 전기적으로 접속하는 제3 도전부재를 포함하고, 제1 및 제2 확산 영역은 저항으로서 기능한다.

바람직하게는, 제3 도전부재는 제1 및 제2 확산 영역에 의해서 형성된 제1 전압과 제2 전압의 중간전압을 제3 확산 영역에 공급한다. 바람직하게는, 상기 중간전압은, 제1 전압을 V1, 제2 전압을 V2라 했을 때, (V1+V2)/2이다.

본 발명에 따른 전압 조절기는, 상기 기재된 반도체 장치에 의해서 구성된 분압회로와, 분압회로의 상기 저항에 의해서 분압된 피드백 전압을 수취하여, 해당 피드백 전압과 기준전압을 비교하고, 비교 결과에 따른 전압을 분압회로에 출력하는 비교 회로를 포함한다. 또한, 본 발명에 따른 플래시 메모리는 분압회로 또는 전압 조절기를 포함한다.

본 발명에 따르면, 저항에 의해서 생성된 중간전압을 반도체 영역에 공급함으로써, 반도체 영역에 형성되는 기생 용량을 감소시킬 수 있다. 이것에 의해, 반도체 장치의 응답 시간을 개선할 수 있다.

도 1은 종래의 플래시 메모리에 이용되는 전압 조절기의 일례를 나타낸 회로도;
도 2는 본 발명의 실시예에 따른 전압 조절기의 회로 구성을 나타낸 도면;
도 3은 저항과 웰 영역 간에 생기는 전위차를 나타낸 그래프;
도 4는 본 발명의 실시예에 따른 분압회로의 저항의 구성을 나타낸 단면도;
도 5는 본 발명의 실시예에 따른 분압회로의 구성을 나타낸 단면도;
도 6은 본 발명의 다른 실시예에 따른 분압회로의 저항의 구성을 나타낸 단면도;
도 7은 본 발명의 다른 실시예에 따른 분압회로의 구성을 나타낸 도면.

다음에, 본 발명의 실시형태에 대해서 도면을 참조해서 상세히 설명한다. 본 발명의 바람직한 형태에서는, 반도체 장치에 형성되는 전압 조절기를 예시한다. 전압 조절기는, 예를 들어, 플래시 메모리의 프로그램이나 소거에 필요로 되는 전압을 생성하기 위한 고전압 발생회로에 이용된다. 또, 도면은, 각 부를 이해하기 쉽게 하기 위하여 강조해서 표시하고 있어, 실제의 디바이스의 스케일(scale)과는 반드시 일치하지는 않는 것에 유의해야 한다.

실시예

도 2는 본 발명의 실시예에 따른 전압 조절기의 회로를 나타낸 도면이다. 본 실시예에 따른 전압 조절기(100)는, 비교 회로(20)와, 분압회로(110)를 구비하고 있다. 비교 회로(20)는, 종래 기술의 도 1에 나타낸 비교 회로(20)와 실질적으로 마찬가지로 구성되므로, 여기에서는 동일한 참조 번호를 붙이고 설명을 생략한다. 또한, 예시하는 전압원(VDD)은, 광의의 전압을 의미하고, 전압원(VDD)으로부터 공급되는 전압은 임의로 설정하는 것이 가능하며, 또한 출력(Vout)으로부터 공급되는 전압도 또 임의로 설정하는 것이 가능한 것에 유의해야 한다. 예를 들면, 전압원(VDD) 및 출력(Vout)은, 플래시 메모리의 프로그램이나 소거 시 필요로 되는 고전압을 포함할 수 있다.

분압회로(110)는, 전압원(VDD)에 접속된 PMOS 트랜지스터(T6)와, 트랜지스터(T6)와 기준전위(예를 들어, 접지) 사이에 직렬로 접속된 저항(R1, R2, R3, R4, R5, R6)을 구비한다. 여기에는, 편의상, 직렬로 접속된 저항(R1 내지 R6)을 나타내지만, 저항은 단일의 저항 소자 또는 임의의 수의 저항 소자일 수 있다. 트랜지스터(T6)와 저항(R1)을 접속하는 노드에는, 부하를 접속하기 위한 출력(Vout)이 형성된다. 저항(R4)과 저항(R5)을 접속하는 노드(N3)에는, 피드백 전압이 생성되고, 피드백 전압은 비교 회로(20)의 트랜지스터(T4)의 게이트에 공급된다.

저항(R1) 내지 저항(R6)은, 반도체 기판 상에 형성된 폴리실리콘 소자로 구성된다. 반도체 기판은, 예를 들어, P형 또는 N형의 실리콘 기판이며, 실리콘 기판의 표면에는 절연막으로서 실리콘 산화막 혹은 질화 실리콘막 등이 형성되고, 절연막 상에는 저항 소자로서의 폴리실리콘층이 형성된다. 폴리실리콘 소자에, 인, 비소 혹은 붕소 등의 불순물을 도핑함으로써 폴리실리콘 소자에 도전성이 부여된다. 폴리실리콘 소자는 공지의 포토리소그래피 공정에 의해서 소망의 형상으로 가공된다.

본 실시예의 특징적인 구성은, 저항(R1) 내지 저항(R6)의 소정의 위치에 설정된 노드(Nc)에서 생성되는 중간전압(Vm)이 반도체 기판 내에 형성된 웰 영역에 공급되는 것이다. 예를 들면, 전압원(VDD)으로부터 저항(R1)에 공급되는 전압을 V1, 저항(R6)이 접속되는 기준전압을 V2라 했을 때, 노드(Nc)에 의해서 중간전압(Vm) = (V1+V2)/2가 생성되도록 한다. 기준전압이 0V이면, 중간전압(Vm) = V1/2이다. 도면의 예에서는, 저항(R3)과 저항(R4)을 접속하는 노드(Nc)가 중간전압(Vm)을 생성하고, 중간전압(Vm)에 의해 웰 영역이 바이어스된다. 또한, 웰 영역에 접합하는 반도체 기판은 기준전위(예를 들어, 접지)에 바이어스된다. 단, 중간전압(Vm)은, (V1+V2)/2인 것이 바람직하지만, 반드시 이것으로 한정되는 것이 아닌 것에 유의해야 한다.

도 3(A)는, 저항과 웰 영역 사이에 생기는 전위차를 나타낸 그래프로, 세로축은 전위차, 횡축은 저항의 전압 강하가 생기는 위치를 나타낸다. 여기에서, 기준전압(V2)을 접지 전위(0V)로 해서 중간전압(Vm) = V1/2로 한다. 웰 영역은, 노드(Nc)에 의해서 생성된 중간전압(Vm)에 의해서 바이어스되므로, 노드(Nc)와 웰 영역은 동일 전위이며, 전위차가 제로이다. 노드(Nc)로부터 저항(R3, R2, R1)을 향해서 저항 상의 전압은 상승하고, 전압(V1)이 공급되는 위치에서, 저항과 웰 영역 간의 전위차가 최대로 된다. 또, 노드(Nc)로부터 저항(R4, R5, R6)을 향해서 저항 상의 전압이 강하하고, 전압(V2)이 공급되는 위치에서, 저항과 웰 영역 간의 전위차가 최대로 된다.

도 3(B)는, 도 1에 나타낸 분압회로(30)의 저항과 웰 영역 간의 전위차를 나타내고 있다. 도 1의 분압회로에서는, 웰 영역이 GND(0V)로 바이어스되어 있기 때문에, 전압(V2)이 공급되는 위치에서 전위차가 최소(제로)이며, 전압(V1)이 공급되는 위치에서 전위차가 최대로 된다. 이와 같이 본 실시예에서는, 웰 영역을 중간전압(Vm)으로 바이어스시킴으로써, 저항과 웰 영역 간의 전위차를 최대로 V1/2로 억제할 수 있고, 그 때문에, 웰 영역, 절연막 및 저항에 의해서 형성되는 기생 용량(Cp)을 종래의 도 1의 분압회로(30)의 기생 용량보다도 작게 할 수 있다.

도 4(A) 또는 도 4(D)에, 중간전압(Vm)을 웰 영역에 공급하는 예를 나타낸다. 도 4(A)에 나타낸 바와 같이, P형 실리콘 기판 또는 웰 영역(200)의 표면에는, 실리콘 산화막(210)이 형성되고, 실리콘 산화막(210) 상에 N형 또는 P형 폴리실리콘층(220A, 220B)이 형성된다. 폴리실리콘층(220A)의 한쪽 단부에는, 트랜지스터(T6)로부터의 전압(V1)이 공급된다. 또한, 폴리실리콘층(220B)의 한쪽 단부에는, 기준전압으로서 전압(V2)이 공급된다. 폴리실리콘층(220A) 및 폴리실리콘층(220B)의 다른 쪽 단부는 각각 노드(Nc)를 형성하고, 노드(Nc)는, 금속부재(230)에 의해, N형 웰 영역(240) 내에 형성된 N형 불순물 농도가 높은 확산 영역(250)에 오믹 접속된다. 이와 같이 해서, N형 웰 영역(250)이 중간전압(Vm)에 의해서 바이어스된다. 만일, 폴리실리콘층(200A, 200B)의 폭 및 두께가 동일하고, 또한 저항률이 동일하면, 폴리실리콘층(200A, 200B)의 길이가 거의 동등하다.

도 4(B)는, P형 웰 영역 또는 P형 실리콘 기판(200) 내에 N형 웰 영역(202)이 형성되고, N형 웰 영역(202) 내에 P형 웰 영역(242)이 형성된 예를 나타내고 있다. 웰 영역(242) 내에는 P형 불순물 농도가 높은 확산 영역(252)이 형성되고, 폴리실리콘층(220A, 220B)의 노드(Nc)가 금속부재(230)를 개재해서 확산 영역(252)에 전기적으로 접속된다. 여기에서는, P웰 영역 또는 P형 실리콘 기판(202)이 접지에 접속된다.

도 4(C)는, 도 4(A)의 분압회로의 구체적인 구성의 일례를 나타내고 있다. 폴리실리콘층(220A, 220B)을 형성한 후, 기판 전체 면에 층간 절연막(260)을 형성하고, 층간 절연막(260)의 소정의 위치에 컨택트 홀이 형성된다. 그리고, 폴리실리콘층(220A)에는 전압(V1)을 공급하는 금속층(270)이 접속되고, 폴리실리콘층(220B)에는 전압(V2)을 공급하는 금속층(280)이 접속된다. 또한, 폴리실리콘층(220A, 220B)의 노드(Nc)와 확산 영역(250)이 금속층(290)에 의해서 전기적으로 결합된다.

도 4(D)는 저항이 단일의 폴리실리콘층(220)으로 구성되는 예를 나타내고 있다. 폴리실리콘층(220)은, 노드(Nc)에 대응하는 위치에서 분할되는 일 없이 확산 영역(250)에 전기적으로 접속되고, 노드(Nc)와 확산 영역(250)의 접속을 위하여 금속층(290)이 이용되지 않는다.

도 5는 본 실시예의 분압회로의 구성을 나타낸 단면도이다. 도 4(C)와 동일구성에 대해서는 동일 참조 부호를 붙이고 있다. P형 실리콘 기판(200) 내에 2개의 N형 웰 영역(240A, 240B)이 형성된다. 웰 영역(240A) 내에는, 트랜지스터(T6)의 소스/드레인이 되는 P형 확산 영역(254)이 형성되고, 웰 영역(240A) 상에는 게이트 산화막을 개재해서 폴리실리콘-게이트(222)가 형성된다. 웰 영역(240B) 내에는, 저항의 중간전압(Vm)을 생성하는 노드(Nc)와 전기적으로 접속되는 P형 확산 영역(252)이 형성되고, 웰 영역(240B) 상에는 절연막을 개재해서 2개의 폴리실리콘층(220A, 220B)이 형성된다. 이 절연막은, 게이트 산화막과 동시에 형성될 수 있고, 2개의 폴리실리콘층(220A, 220B)은, 폴리실리콘-게이트(222)와 동시에 형성될 수 있다. 폴리실리콘-게이트(222), 폴리실리콘층(220A, 220B)을 덮도록 층간 절연막(260)이 형성되고, 층간 절연막(260)의 컨택트 홀을 개재해서 금속층(270, 280, 290, 300, 310, 320)이 형성된다. 금속층(310)은 전압원(VDD)에 전기적으로 접속되고, 금속층(300)은 비교 회로(20)의 노드(N1)에 전기적으로 접속된다. 금속층(270)은 트랜지스터(T6)와 저항(R1)을 접속하고, 또한, 출력(Vout)을 제공한다. 금속층(290)은 폴리실리콘층(220A, 220B)의 노드(Nc)에서 생성되는 중간전압(Vm)을 확산 영역(252)을 개재해서 웰 영역(240B)에 제공한다. 금속층(320)은 노드(N3)의 피드백 전압을 비교 회로(20)의 트랜지스터(T4)의 게이트에 공급한다. 금속층(280)은 폴리실리콘층(220B)을 기준전압(V2)(GND)에 접속한다.

본 실시예에 따르면, 저항에 의해서 기생 용량(Cp)이 형성되는 웰 영역에, 해당 저항에 의해서 생성된 중간전압(Vm)을 인가함으로써, 웰 영역을 기준전위로 바이어스시킬 경우와 비교해서, 기생 용량(Cp)을 작게 할 수 있다. 그 때문에, 조절기 피드백 루프의 기생 부하가 작아져, 위상을 보상하는 소자를 감소시키고 또한 전압 조절기의 응답 시간이 개선된다.

다음에, 본 발명의 다른 실시예에 대해서 설명한다. 전술한 실시예에서는, 저항으로서 폴리실리콘층을 이용했지만, 다른 실시예에서는, 저항으로서 실리콘 기판 내에 형성된 확산 영역을 이용한다. 도 6은 다른 실시예에 따른 분압회로의 주요부를 나타낸 단면도이다.

동 도면에 나타낸 바와 같이, P형 웰 영역 또는 P형 실리콘 기판(400) 내에 N형 웰 영역(402)이 형성되고, P형 웰 영역 또는 실리콘 기판(400)이 GND에 바이어스된다. 웰 영역(402) 내에는 또한 P형 웰 영역(404)이 형성된다. 웰 영역(404) 내에는, 이간된 2개의 N형 확산 영역(420A, 420B)이 형성되고, 확산 영역(420A 및 420B)과 접합하도록 그 사이에 P형 확산 영역(430)이 형성된다. N형 확산 영역(420A, 420B)은 저항으로서 기능하고, 확산 영역(430)은 웰 영역(404)에 중간전압(Vm)을 바이어스시키기 위한 컨택트 영역으로서 기능한다. 기판 표면에는, 절연막(440)이 형성되고, 절연막(440)의 소정의 개소에는, 확산 영역(420A, 420B, 430), 웰 영역(404)과의 컨택트 홀이 형성된다. 도전부재(450)는, 확산 영역(420A)에 컨택트 홀을 개재해서 전기적으로 접속되어, 확산 영역(420A)에 전압(V1)을 공급한다. 도전부재(460)는, 노드(Nc)에 대응하는 위치에서, N형 확산 영역(420A, 420B) 및 P형 확산 영역(430)을 전기적으로 접속한다. 이것에 의해, 노드(Nc)에서 생성된 중간전압(Vm)이 확산 영역(430)을 개재해서 P형 웰 영역(404)을 바이어스시킨다. 도전부재(470)는, 노드(N3)에 대응하는 위치에서 확산 영역(420B)에 접속되어, 피드백 전압을 비교 회로(20)에 공급한다. 도전부재(480)는 확산 영역(420B)을 GND에 접속한다.

저항이 확산 영역에 의해서 형성된 경우, 확산 영역의 PN 접합에 기생 용량이 형성되지만, 본 실시예의 경우에도, 웰 영역(404)을 중간전압(Vm)으로 바이어스 시킴으로써, 기생 용량을 작게 할 수 있고, 그 결과, 분압회로의 응답 시간의 지연을 억제할 수 있다.

상기 실시예에서는, 보다 바람직한 양상으로서, 분압회로를 형성하기 위한 웰 영역을 조절 전압 레벨의 1/2의 중간전압(Vm)으로 바이어스시키고, 기생 용량을 감소시키도록 했지만, 중간전압(Vm)은, 반드시 1/2로 한정되지 않고, 저항에 공급되는 전압(V1)과 기준전압(V2) 사이의 임의의 값으로 설정하도록 해도 된다.

다른 바람직한 양상으로서, 출력(Vout)을 임의의 크기로 변경하는 것이 가능하다. 예를 들면, 전압원(VDD)의 전압을 변경함으로써 출력(Vout)이 변경된다. 전압원(VDD)으로부터 공급되는 전압은, 전압원(VDD)에 접속된 저항치를 회로 상에서 전환시킴으로써 변경하는 것이 가능하다. 그 때, 동시에 중간전압(Vm)을 변경할 수 있도록 해도 된다. 예를 들면, 노드(Nc)에 바이어스용의 저항을 선택적으로 접속할 수 있게 하고, 노드(Nc)의 중간전압(Vm)을 가변시키는 것도 가능하다.

도 7에 다른 바람직한 양상의 분압회로를 나타낸다. 출력(Vout)과 저항(R1) 사이에 P형 트랜지스터(T10)가 직렬로 접속되고, 또한 출력(Vout)과 저항(R2) 및 저항(R3) 사이의 노드(Nt)에 직렬로 P형 트랜지스터(T11)가 접속된다. 트랜지스터(T10, T11)의 게이트에는, 출력(Vout)의 트리밍을 제어하기 위한 상보적인 관계의 신호(Trim, /Trim)가 접속된다. 신호(Trim)에 의해서 트랜지스터(T10)가 온 상태로 될 때, 트랜지스터(T11)가 오프 상태로 되고, 반대로, 트랜지스터(T10)가 오프 상태로 될 때, 트랜지스터(T11)가 온 상태로 된다. 트랜지스터(T10)가 온 상태로 될 때, 출력(Vout)에는 저항(R1 내지 R8)이 접속되고, 트랜지스터(T11)가 온 상태로 될 때, 출력(Vout)에는 저항(R3 내지 R8)이 접속된다.

또한, 저항(R4)과 저항(R5) 사이의 노드(Nc1)와 웰 영역 사이에 NMOS 트랜지스터(T120)가 접속되고, 저항(R5)과 저항(R6) 사이의 노드(Nc2)와 웰 영역 사이에 NMOS 트랜지스터(T21)가 접속된다. 트랜지스터(T20, T21)의 게이트에는, 각각 선택 신호(S1, S2)가 접속된다. 신호(Trim)가 H 레벨일 때(즉, 트랜지스터(T10)가 온 상태로 되고, 저항(R1 내지 R8)이 출력(Vout)에 접속되어 있을 때), 신호(S1)가 H 레벨, 신호(S2)가 L 레벨이며, 트랜지스터(T20)가 온 상태로 되고, 트랜지스터(T21)가 오프 상태로 된다. 이것에 의해, 노드(Nc1)가 단락되고, 중간전압(Vm)은 Vm1이 되며, 이 Vm1이 웰 영역에 공급된다. 이때, Vm1의 전위는, 출력(Vout)/2이다. 한편, 신호(Trim)가 L 레벨일 때(즉, 트랜지스터(T11)가 온 상태로 되고, 저항(R3 내지 R8)이 출력(Vout)에 접속되어 있을 때), 신호(S1)가 L 레벨, 신호(S2)가 H 레벨이 되고, 트랜지스터(T20)가 오프 상태로 되며, 트랜지스터(T21)가 온 상태로 된다. 이것에 의해, 노드(Nc2)가 단락되어, 중간전압(Vm)은 Vm2이 되고, 이 Vm2이 웰 영역에 공급된다. 이때, Vm2의 전위는 출력(Vout)/2이다.

또 상기 실시예에서는, 전압 조절기에 분압회로를 이용하는 예를 나타냈지만, 본 실시예의 분압회로는, 반도체 장치의 전압 조절기 이외에도 소망의 전압을 필요로 하는 회로에 이용할 수 있다. 예를 들면, 플래시 메모리의 프로그램 전압이나 소거 전압을 발생시키는 고전압 발생회로 등에 이용할 수 있다.

본 발명의 바람직한 실시의 형태에 대해서 상세히 설명했지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 특허청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.

10, 100: 전압 조절기
20: 비교 회로
30, 110: 분압회로
200: 실리콘 기판
210: 실리콘 산화막
200, 220A, 220B: 폴리실리콘층
230: 금속부재
240: 웰 영역
250, 252: 확산 영역
260: 층간 절연막
270, 280, 290, 300, 310: 금속층
400, 402, 404: 웰 영역
420A, 420B, 430: 확산 영역
440: 절연막
450, 460, 470, 480: 도전부재

Claims

반도체 영역을 포함하는 반도체 기판;
반도체 영역 상의 절연막을 개재해서 형성된 도전성 재료로 이루어진 저항;
제 1전압을 공급하는 전압원에 접속된 제 1노드;
기준전압인 제 2전압을 상기 저항에 공급하는 제 2노드;
상기 제 1노드와 상기 저항 사이에 형성된 출력노드;
상기 출력 노드와 상기 저항의 제 1부분 사이에 직렬로 접속된 제 1트랜지스터;
상기 출력 노드와 상기 저항의 제 1부분과는 다른 제 2부분 사이에 상기 제 1트랜지스터와 병렬로 접속된 제 2트랜지스터; 및
상기 저항에 의해 생성되는 전압인 제 1전압과 제 2전압의 중간 전압을 제공하는 접속 노드를 상기 반도체 영역에 전기적으로 접속하는 접속 수단을 포함하되,
상기 저항에는 제 1전압과 제 2전압이 공급되고,
상기 반도체 영역에는 상기 저항에 의해서 생성된 중간전압이 공급되고,
상기 중간전압은 1보다 작은 계수를 곱한 제 2전압과 제 1전압의 합과 같고,
제 1전압을 V1, 제 2전압을 V2라 했을 때, 상기 중간전압은 (V1+V2)/2이고,
상기 제 1노드 및 제 2노드는 (V1+V2)/2를 상기 중간전압으로서 생성하고,
상기 제 1전압을 가변시킬 때, 상기 중간전압이 가변되며,
상기 제 1트랜지스터와 상기 제 2트랜지스터의 각 게이트는 상보적인 관계의 신호가 접속되어, 상기 제 1트랜지스터가 온 상태에 있고 제 2 트랜지스터가 오프 상태에 있을 때 제 1전압이 상기 저항의 상기 제 1부분에 공급되고, 상기 제 1트랜지스터가 오프 상태에 있고 상기 제 2트랜지스터가 온 상태에 있을 때 제 1전압이 상기 저항의 상기 제 2부분에 공급되고,
상기 접속 수단은 제 1중간 전압을 제공하는 제 1접속 노드와 상기 반도체 영역을 접속하는 제 3 트랜지스터와, 제 2중간 전압을 제공하는 제 2접속 노드와 상기 반도체 영역을 접속하는 제4트랜지스터를 포함하고,
상기 제 3트랜지스터 및 제 4트랜지스터의 게이트는, 상기 상보적인 관계의 신호와 동기하는 관계의 선택 신호가 접속되어, 상기 제 1트랜지스터가 온될 때 제 3트랜지스터가 온되고 제 4트랜지스터가 오프되고, 제 1접속 노드는 제 1중간 전압으로서 (V1+V2)/2을 생성하고, 제 2트랜지스터가 온될 때 제 3트랜지스터가 오프되고 제 4트랜지스터가 온되고, 제 2접속 노드는 제 2중간 전압으로서 (V1+V2)/2을 생성하는 것인 반도체 장치.
제1항에 있어서, 상기 저항은, 불순물이 도핑된 폴리실리콘층인 것인 반도체 장치.
제2항에 있어서, 상기 폴리실리콘층은, 상기 중간전압이 생성되는 위치에서 상기 반도체 영역에 전기적으로 접속되는 것인 반도체 장치.
제2항에 있어서, 상기 폴리실리콘층은 제1 전압에 결합된 제1 폴리실리콘층과, 제2 전압에 결합된 제2 폴리실리콘층을 포함하고, 상기 중간전압이 생성되는 위치에서 제1 폴리실리콘층 및 제2 폴리실리콘층이 상기 반도체 영역에 전기적으로 접속되는 것인 반도체 장치.
제1항에 있어서, 상기 반도체 영역에는, 상기 중간전압이 인가되는 영역에 고불순물 농도의 확산 영역이 형성되는 것인 반도체 장치.
제5항에 있어서, 상기 확산 영역은, 도전성 부재에 의해서 상기 중간전압이 생성되는 상기 저항의 위치에 전기적으로 결합되는 것인 반도체 장치.
제1항에 있어서, 상기 반도체 영역은 반도체 기판 내에 형성된 웰 영역인 것인 반도체 장치.
제 1항에 있어서,
제1 도전형의 제1 웰 영역;
제1 웰 영역 내에 형성된 제2 도전형의 제2 웰 영역;
제2 웰 영역 내에 형성된 제1 도전형의 제1 및 제2 확산 영역;
제2 웰 영역 내에 형성되어, 제1 및 제2 확산 영역과 접합하도록 제1 및 제2 확산 영역 사이에 형성된 제2 도전형의 제3 확산 영역으로서, 상기 제 2 웰 영역을 바이어스하기 위한 컨택트 영역으로서의 역할을 담당하는, 제 3 확산영역;
제1 확산 영역에 제1 전압을 인가하는 제1 도전부재;
제2 확산 영역에 제2 전압을 인가하는 제2 도전부재; 및
제1 확산 영역, 제2 확산 영역 및 제3 확산 영역을 전기적으로 접속하는 제3 도전부재를 포함하되,
제1 및 제2 확산 영역은 저항으로서 기능하는 것인 반도체 장치.
제8항에 있어서, 제3 도전부재는, 제1 및 제2 확산 영역에 의해서 형성된 제1 전압과 제2 전압의 중간전압을 제3 확산 영역에 공급하는 것인 반도체 장치.
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