JP5828877B2 - 半導体装置 - Google Patents

Description

本発明は、抵抗を分割した抵抗分圧回路を含む半導体装置に関し、特に、フラッシュメモリの高電圧発生回路等に用いられる分圧回路に関する。

ＮＡＮＤ型のフラッシュメモリでは、高速かつ低消費電力の要求を満足するために低電力供給になりつつある。そのため、フラッシュメモリは、プログラムや消去動作の際にチップ内部で発生された高電圧を用いている。プログラム動作中に、内部の高電圧発生回路は、大きな負荷のブロック（メモリセルアレイ）に安定的に高電圧を供給しなければならず、発生される電圧は約３０Ｖになり得る。電圧レギュレータにおいて、このような高電圧を発生させる場合には、消費電力を低減させるために高抵抗素子の分圧回路が使用され、シンク電流を減少させている。

特許文献１では、基準電位とフィードバックノードとの間に第１の出力設定回路を設け、フィードバックノードと出力端子との間に第２の出力設定回路を設け、出力端子に負荷が接続されたとき、第１および第２の出力設定回路内のスイッチを短絡させ、分圧回路の低抵抗素子側の経路に電流を流すことで、負荷に応じてフィードバックノードの電位が速やかに変化されるようにしている。これにより、抵抗素子に付随する寄生容量による回路動作の不安定性を防止している。また、特許文献２では、直列接続された抵抗Ｒ１、Ｒ２を含む分圧回路において、抵抗Ｒ１、Ｒ２を半導体基板のウエル内の拡散領域によって形成し、抵抗Ｒ２のウエル領域に抵抗Ｒ１の拡散領域に設定された分圧ノードを接続することで、抵抗Ｒ１、Ｒ２の変化率差を抑制している。

特開２００４−１４０１４４号公報 特開２０１３−３８２３４号公報

図１に、従来の電圧レギュレータの回路例を示す。電圧レギュレータ１０は、比較回路２０と、比較回路２０に接続された分圧回路３０とを有する。比較回路２０は、電圧源ＶＤＤに接続されたＰＭＯＳトランジスタＴ１、Ｔ２と、ＰＭＯＳトランジスタＴ１、Ｔ２にそれぞれ直列に接続されたＮＭＯＳトランジスタＴ３、Ｔ４と、ＮＭＯＳトランジスタＴ３およびＴ４に共通に接続されたＮＭＯＳトランジスタＴ５とを有する。トランジスタＴ１、Ｔ２のゲートは、ノードＮ１に共通接続され、ノードＮ１はさらに、分圧回路３０のＰＭＯＳトランジスタＴ６のゲートに接続される。トランジスタＴ３のゲートには、基準電圧Vrefが供給され、トランジスタＴ４のゲートには、分圧回路３０のノードＮ３に生成されたフィードバック電圧が供給される。トランジスタＴ５のゲートには、アクティブ信号が供給され、比較回路２０を動作させるときトランジスタＴ５がオンされる。比較回路２０は、基準電圧VrefとノードＮ３からのフィードバック電圧とを比較し、フィードバック電圧が基準電圧Vrefより低下すればノードＮ１の出力電圧を低下させる。これによりトランジスタＴ６を流れる電流が増加される。他方、比較回路２０は、フィードバック電圧が基準電圧Vrefよりも上昇すればノードＮ１の出力電圧を上昇させる。これによりトランジスタＴ６を流れる電流を減少させる。

分圧回路３０は、電圧源ＶＤＤに接続されたＰＭＯＳトランジスタＴ６と、トランジスタＴ６と基準電位（例えば、グランド電位）との間に直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６とを有する。図示する例では、トランジスタＴ６と抵抗Ｒ１とを接続するノードに出力Ｖｏｕｔが形成される。また、抵抗Ｒ４と抵抗Ｒ５とを接続するノードＮ３にフィードバック電圧が生成され、フィードバック電圧が比較回路２０のトランジスタＴ４のゲートへ供給される。ここで例示する電圧源ＶＤＤは、広義の電圧を意味し、高電圧を含み得るものである。従って、出力Ｖｏｕｔからも高電圧が生成され得る。

抵抗Ｒ１〜Ｒ６は、電圧依存性を抑制するため半導体基板上に形成された導電性のポリシリコン素子から構成される。ポリシリコン素子は、シリコン酸化膜等の絶縁膜を介して半導体基板表面に形成され、半導体基板が基準電位（例えば、グランド）にバイアスされるため、ポリシリコン素子と半導体基板間に寄生容量Ｃｐが形成される。抵抗Ｒ１〜Ｒ６は、小さなシンク電流とするために高抵抗であり、最終的に寄生容量Ｃｐと抵抗Ｒ１〜Ｒ６とによってＲＣ回路が形成されると、分圧回路３０の応答時間が遅延してしまう。さらに、比較回路２０は、位相マージンを補償するためにノードＮ２とノードＮ１との間にＲＣ素子を必要とし、そのＲＣ素子の大きさが、レギュレータフィードバックループの寄生容量Ｃｐに依存して大きくなってしまう。

本発明は、このような従来技術の課題を解決し、応答時間の遅延を抑制した半導体装置、分圧回路、電圧レギュレータを提供することを目的とする。

本発明に係る半導体装置は、半導体領域を含む半導体基板と、半導体領域上の絶縁膜を介して形成された導電性材料からなる抵抗とを有し、前記抵抗には、第１の電圧と基準電圧である第２の電圧とが供給され、前記半導体領域には、前記抵抗によって生成された第１の電圧と第２の電圧との中間電圧が供給される。

好ましくは第１の電圧をＶ１、第２の電圧をＶ２としたとき、前記中間電圧は、（Ｖ１−Ｖ２）／２である。好ましくは前記第１の電圧を可変するとき、前記中間電圧が可変される。好ましくは前記抵抗は、不純物がドーピングされたポリシリコン層である。好ましくは前記ポリシリコン層は、前記中間電圧を生成される位置で前記半導体領域に電気的に接続される。好ましくは前記ポリシリコン層は、第１の電圧に結合された第１のポリシリコン層と、第２の電圧に結合された第２のポリシリコン層とを含み、前記中間電圧を生成される位置で第１のポリシリコン層および第２のポリシリコン層が前記半導体領域に電気的に接続される。好ましくは前記半導体領域には、前記中間電圧が印加される領域に高不純物濃度の拡散領域が形成される。好ましくは前記拡散領域は、導電性部材によって前記抵抗の中間電圧を生成される位置に電気的に結合される。好ましくは前記半導体領域は、半導体基板内に形成されたウエル領域である。

本発明に係る半導体装置は、第１導電型の第１のウエル領域と、第１のウエル領域内に形成された第２の導電型の第２のウエル領域と、第２のウエル領域内に形成された第１導電型の第１および第２の拡散領域と、第２のウエル領域内に形成され、第１および第２の拡散領域と接合するように第１および第２の拡散領域の間に形成された第２導電型の第３の拡散領域と、第１の拡散領域に第１の電圧を印加する第１の導電部材と、第２の拡散領域に第２の電圧を印加する第２の導電部材と、第１の拡散領域、第２の拡散領域および第３の拡散領域とを電気的に接続する第３の導電部材とを含み、第１および第２の拡散領域は抵抗として機能する。

好ましくは第３の導電部材は、第１および第２の拡散領域によって形成された第１の電圧と第２の電圧との中間電圧を第３の拡散領域に供給する。好ましくは前記中間電圧は、第１の電圧をＶ１、第２の電圧をＶ２としたとき、（Ｖ１−Ｖ２）／２である。

本発明に係る電圧レギュレータは、上記記載の半導体装置によって構成された分圧回路と、分圧回路の前記抵抗によって分圧されたフィードバック電圧を受け取り、当該フィードバック電圧と基準電圧とを比較し、比較結果に応じた電圧を分圧回路に出力する比較回路とを含む。さらに本発明に係るフラッシュメモリは、分圧回路または電圧レギュレータを含む。

本発明によれば、抵抗によって生成された中間電圧を半導体領域に供給することで、半導体領域に形成される寄生容量を減少させることができる。これにより、半導体装置の応答時間を改善することができる。

従来のフラッシュメモリに用いられる電圧レギュレータの一例を示す回路図である。 本発明の実施例に係る電圧レギュレータの回路構成を示す図である。 抵抗とウエル領域間に生じる電位差を示すグラフである。 本発明の実施例に係る分圧回路の抵抗の構成を示す断面図である。 本発明の実施例に係る分圧回路の構成を示す断面図である。 本発明の他の実施例に係る分圧回路の抵抗の構成を示す断面図である。 本発明の他の実施例に係る分圧回路の構成を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、半導体装置に形成される電圧レギュレータを例示する。電圧レギュレータは、例えば、フラッシュメモリのプログラムや消去に必要とされる電圧を生成するための高電圧発生回路に利用される。なお、図面は、各部を分かり易くするために強調して示されており、実際のデバイスのスケールとは必ずしも一致しないことに留意すべきである。

図２は、本発明の実施例に係る電圧レギュレータの回路を示す図である。本実施例に係る電圧レギュレータ１００は、比較回路２０と、分圧回路１１０とを備えている。比較回路２０は、従来技術の図１に示した比較回路２０と実質的に同様に構成されるため、ここでは同一参照番号を付し説明を省略する。また、例示する電圧源ＶＤＤは、広義の電圧を意味し、電圧源ＶＤＤから供給される電圧は任意に設定することが可能であり、かつ出力Ｖｏｕｔから供給される電圧もまた任意に設定することが可能であることに留意すべきである。例えば、電圧源ＶＤＤおよび出力Ｖｏｕｔは、フラッシュメモリのプログラムや消去の際に必要とされる高電圧を含み得る。

分圧回路１１０は、電圧源ＶＤＤに接続されたＰＭＯＳトランジスタＴ６と、トランジスタＴ６と基準電位（例えば、グランド）との間に直列に接続された抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６とを有する。ここには便宜上、直列に接続された抵抗Ｒ１〜Ｒ６を示すが、抵抗は単一の抵抗素子または任意の数の抵抗素子であることができる。トランジスタＴ６と抵抗Ｒ１とを接続するノードには、負荷を接続するための出力Ｖｏｕｔが形成される。抵抗Ｒ４と抵抗Ｒ５とを接続するノードＮ３には、フィードバック電圧が生成され、フィードバック電圧は比較回路２０のトランジスタＴ４のゲートに供給される。

抵抗Ｒ１〜抵抗Ｒ６は、半導体基板上に形成されたポリシリコン素子から構成される。半導体基板は、例えば、Ｐ型またはＮ型のシリコン基板であり、シリコン基板の表面には絶縁膜としてシリコン酸化膜あるいは窒化シリコン膜などが形成され、絶縁膜上には抵抗素子としてのポリシリコン層が形成される。ポリシリコン素子に、リン、砒素あるいはボロン等の不純物をドーピングすることでポリシリコン素子に導電性が与えられる。ポリシリコン素子は、公知のフォトリソ工程によって所望の形状に加工される。

本実施例の特徴的な構成は、抵抗Ｒ１〜抵抗Ｒ６の所定の位置に設定されたノードＮｃで生成される中間電圧Ｖｍが半導体基板内に形成されたウエル領域に供給されることである。例えば、電圧源ＶＤＤから抵抗Ｒ１に供給される電圧をＶ１、抵抗Ｒ６が接続される基準電圧をＶ２としたとき、ノードＮｃによって中間電圧Ｖｍ＝（Ｖ１−Ｖ２）／２が生成されるようにする。基準電圧が０Ｖであれば、中間電圧Ｖｍ＝Ｖ１／２である。図の例では、抵抗Ｒ３と抵抗Ｒ４とを接続するノードＮｃが中間電圧Ｖｍを生成し、中間電圧Ｖｍによってウエル領域がバイアスされる。また、ウエル領域に接合する半導体基板は基準電位（例えば、グランド）にバイアスされる。但し、中間電圧Ｖｍは、（Ｖ１−Ｖ２）／２であることが好ましいが、必ずしもこれに限定されるものではないことに留意すべきである。

図３（Ａ）は、抵抗とウエル領域間に生じる電位差を示すグラフであり、縦軸は電位差、横軸は抵抗の電圧降下が生じる位置を示す。ここで、基準電圧Ｖ２を接地電位（０Ｖ）とし、中間電圧Ｖｍ＝Ｖ１／２とする。ウエル領域は、ノードＮｃによって生成された中間電圧Ｖｍによってバイアスされるため、ノードＮｃとウエル領域は同電位であり、電位差がゼロである。ノードＮｃから抵抗Ｒ３、Ｒ２、Ｒ１に向けて抵抗上の電圧は上昇し、電圧Ｖ１が供給される位置で、抵抗とウエル領域間の電位差が最大となる。また、ノードＮｃから抵抗Ｒ４、Ｒ５、Ｒ６に向けて抵抗上の電圧が降下し、電圧Ｖ２が供給される位置で、抵抗とウエル領域間の電位差が最大となる。

図３（Ｂ）は、図１に示す分圧回路３０の抵抗とウエル領域間の電位差を表している。図１の分圧回路では、ウエル領域がＧＮＤ（０Ｖ）にバイアスされているため、電圧Ｖ２が供給される位置で電位差が最小（ゼロ）であり、電圧Ｖ１が供給される位置で電位差が最大となる。このように本実施例では、ウエル領域を中間電圧Ｖｍでバイアスすることにより、抵抗とウエル領域間の電位差を最大でＶ１／２に抑制することができ、それ故、ウエル領域、絶縁膜および抵抗によって形成される寄生容量Ｃｐを従来の図１の分圧回路３０の寄生容量よりも小さくすることができる。

図４（Ａ）ないし（Ｄ）に、中間電圧Ｖｍをウエル領域に供給する例を示す。図４（Ａ）に示すように、Ｐ型のシリコン基板またはウエル領域２００の表面には、シリコン酸化膜２１０が形成され、シリコン酸化膜２１０上にＮ型またはＰ型のポリシリコン層２２０Ａ、２２０Ｂが形成される。ポリシリコン層２２０Ａの一方の端部には、トランジスタＴ６からの電圧Ｖ１が供給される。また、ポリシリコン層２２０Ｂの一方の端部には、基準電圧として電圧Ｖ２が供給される。ポリシリコン層２２０Ａおよびポリシリコン２２０Ｂの他方の端部はそれぞれノードＮｃを形成し、ノードＮｃは、金属部材２３０によって、Ｎ型のウエル領域２４０内に形成されたＮ型の不純物濃度が高い拡散領域２５０にオーミック接続される。こうして、Ｎ型のウエル領域２５０が中間電圧Ｖｍによってバイアスされる。仮に、ポリシリコン層２００Ａ、２００Ｂの幅および厚さが同一であり、かつ抵抗率が同一であれば、ポリシリコン層２００Ａ、２００Ｂの長さがほぼ等しい。

図４（Ｂ）は、Ｐ型のウエル領域またはＰ型のシリコン基板２００内にＮ型のウエル領域２０２が形成され、Ｎ型のウエル領域２０２内にＰ型のウエル領域２４２が形成された例を示している。ウエル領域２４２内にはＰ型の不純物濃度が高い拡散領域２５２が形成され、ポリシリコン層２２０Ａ、２２０ＢのノードＮｃが金属部材２３０を介して拡散領域２５２に電気的に接続される。ここでは、Ｐウエル領域またはＰ型のシリコン基板２０２がグランドに接続される。

図４（Ｃ）は、図４（Ａ）の分圧回路の具体的な構成の一例を示している。ポリシリコン層２２０Ａ、２２０Ｂを形成した後、基板全面に層間絶縁膜２６０を形成し、層間絶縁膜２６０の所定の位置にコンタクトホールが形成される。そして、ポリシリコン層２２０Ａには、電圧Ｖ１を供給する金属層２７０が接続され、ポリシリコン層２２０Ｂには、電圧Ｖ２を供給する金属層２８０が接続される。また、ポリシリコン層２２０Ａ、２２０ＢのノードＮｃと拡散領域２５０とが金属層２９０によって電気的に結合される。

図４（Ｄ）は、抵抗が単一のポリシリコン層２２０から構成される例を示している。ポリシリコン層２２０は、ノードＮｃに対応する位置で分割されることなく拡散領域２５０に電気的に接続され、ノードＮｃと拡散領域２５０の接続のために金属層２９０が用いられない。

図５は、本実施例の分圧回路の構成を示す断面図である。図４（Ｃ）と同一構成については同一参照番号を付してある。Ｐ型のシリコン基板２００内に２つのＮ型のウエル領域２４０Ａ、２４０Ｂが形成される。ウエル領域２４０Ａ内には、トランジスタＴ６のソース／ドレインとなるＰ型の拡散領域２５４が形成され、ウエル領域２４０Ａ上にはゲート酸化膜を介してポリシリコンゲート２２２が形成される。ウエル領域２４０Ｂ内には、抵抗の中間電圧Ｖｍを生成するノードＮｃと電気的に接続されるＰ型の拡散領域２５２が形成され、ウエル領域２４０Ｂ上には絶縁膜を介して２つのポリシリコン層２２０Ａ、２２０Ｂが形成される。この絶縁膜は、ゲート酸化膜と同時に形成されることができ、２つのポリシリコン層２２０Ａ、２２０Ｂは、ポリシリコンゲート２２２と同時に形成されることができる。ポリシリコンゲート２２２、ポリシリコン層２２０Ａ、２２０Ｂを覆うように層間絶縁膜２６０が形成され、層間絶縁膜２６０のコンタクトホールを介して金属層２７０、２８０、２９０、３００、３１０、３２０が形成される。金属層３１０は、電圧源ＶＤＤに電気的に接続され、金属層３００は、比較回路２０のノードＮ１に電気的に接続される。金属層２７０は、トランジスタＴ６と抵抗Ｒ１とを接続し、また、出力Ｖｏｕｔを提供する。金属層２９０は、ポリシリコン層２２０Ａ、２２０ＢのノードＮｃで生成される中間電圧Ｖｍを拡散領域２５２を介してウエル領域２４０Ｂに提供する。金属層３２０は、ノードＮ３のフィードバック電圧を比較回路２０のトランジスタＴ４のゲートに供給する。金属層２８０は、ポリシリコン層２２０Ｂを基準電圧Ｖ２（ＧＮＤ）に接続する。

本実施例によれば、抵抗によって寄生容量Ｃｐが形成されるウエル領域に、当該抵抗によって生成された中間電圧Ｖｍを印加することで、ウエル領域を基準電位でバイアスする場合と比較して、寄生容量Ｃｐを小さくすることができる。それ故、レギュレータフィードバックループの寄生負荷が小さくなり、位相を補償する素子を減少させかつ電圧レギュレータの応答時間が改善される。

次に、本発明の他の実施例について説明する。上記した実施例では、抵抗としてポリシリコン層を用いたが、他の実施例では、抵抗としてシリコン基板内に形成された拡散領域を用いる。図６は、他の実施例に係る分圧回路の要部を示す断面図である。

同図に示すように、Ｐ型のウエル領域またはＰ型のシリコン基板４００内にＮ型のウエル領域４０２が形成され、Ｐ型のウエル領域またはシリコン基板４００がＧＮＤにバイアスされる。ウエル領域４０２内にはさらにＰ型のウエル領域４０４が形成される。ウエル領域４０４内には、離間された２つのＮ型の拡散領域４２０Ａ、４２０Ｂが形成され、拡散領域４２０Ａおよび４２０Ｂと接合するようにその間にＰ型の拡散領域４３０が形成される。Ｎ型の拡散領域４２０Ａ、４２０Ｂは、抵抗として機能し、拡散領域４３０は、ウエル領域４０４に中間電圧Ｖｍをバイアスするためのコンタクト領域として機能する。基板表面には、絶縁膜４４０が形成され、絶縁膜４４０の所定の箇所には、拡散領域４２０Ａ、４２０Ｂ、４３０、ウエル領域４０４とのコンタクトホールが形成される。導電部材４５０は、拡散領域４２０Ａにコンタクトホールを介して電気的に接続され、拡散領域４２０Ａに電圧Ｖ１を供給する。導電部材４６０は、ノードＮｃに対応する位置で、Ｎ型の拡散領域４２０Ａ、４２０ＢおよびＰ型の拡散領域４３０を電気的に接続する。これにより、ノードＮｃで生成された中間電圧Ｖｍが拡散領域４３０を介してＰ型のウエル領域４０４をバイアスする。導電部材４７０は、ノードＮ３に対応する位置で拡散領域４２０Ｂに接続され、フィードバック電圧を比較回路２０へ供給する。導電部材４８０は、拡散領域４２０ＢをＧＮＤに接続する。

抵抗が拡散領域によって形成された場合、拡散領域のＰＮ接合に寄生容量が形成されるが、本実施例の場合にも、ウエル領域４０４を中間電圧Ｖｍでバイアスすることによって、寄生容量を小さくすることができ、その結果、分圧回路の応答時間の遅延を抑制することができる。

上記実施例では、より好ましい態様として、分圧回路を形成するためのウエル領域をレギュレーション電圧レベルの１／２の中間電圧Ｖｍでバイアスし、寄生容量を減少させるようにしたが、中間電圧Ｖｍは、必ずしも１／２に限らず、抵抗に供給される電圧Ｖ１と基準電圧Ｖ２の間の任意の値に設定するようにしてもよい。

他の好ましい態様として、出力Ｖｏｕｔを任意の大きさに変更することが可能である。例えば、電圧源ＶＤＤの電圧を変更することにより出力Ｖｏｕｔが変更される。電圧源ＶＤＤから供給される電圧は、電圧源ＶＤＤに接続された抵抗値を回路上で切り替えることによって変更することができる。その際、同時に中間電圧Ｖｍを変更できるようにしてもよい。例えば、ノードＮｃにバイアス用の抵抗を選択的に接続できるようにし、ノードＮｃの中間電圧Ｖｍを可変することも可能である。

図７に他の好ましい態様の分圧回路を示す。出力Ｖｏｕｔと抵抗Ｒ１との間にＰ型のトランジスタＴ１０が直列に接続され、さらに出力Ｖｏｕｔと抵抗Ｒ２および抵抗Ｒ３間のノードＮｔに直列にＰ型のトランジスタＴ１１が接続される。トランジスタＴ１０、Ｔ１１のゲートには、出力Ｖｏｕｔのトリミングを制御するための相補的な関係の信号Ｔｒｉｍ、／Ｔｒｉｍが接続される。信号ＴｒｉｍによってトランジスタＴ１０がオンされるとき、トランジスタＴ１１がオフされ、反対に、トランジスタＴ１０がオフされるとき、トランジスタＴ１１がオンされる。トランジスタＴ１０がオンされるとき、出力Ｖｏｕｔには、抵抗１〜Ｒ８が接続され、トランジスタＴ１１がオンされるとき、出力Ｖｏｕｔには、抵抗Ｒ３〜Ｒ８が接続される。

さらに、抵抗Ｒ４と抵抗Ｒ５との間のノードＮｃ１とウエル領域との間にＮＭＯＳトランジスタＴ１２０が接続され、抵抗Ｒ５と抵抗Ｒ６との間のノードＮｃ２とウエル領域との間にＮＭＯＳトランジスタＴ２１が接続される。トランジスタＴ２０、Ｔ２１のゲートには、それぞれ選択信号Ｓ１、Ｓ２が接続される。信号ＴｒｉｍがＨレベルのとき（すなわちトランジスタＴ１０がオンして、抵抗Ｒ１〜Ｒ８が出力Ｖｏｕｔに接続されているとき）、信号Ｓ１がＨレベル、信号Ｓ２がＬレベルであり、トランジスタＴ２０がオンし、トランジスタＴ２１がオフされる。これにより、ノードＮｃ１が短絡され、中間電圧ＶｍはＶｍ１となり、このＶｍ１がウエル領域に供給される。このとき、Ｖｍ１の電位は、出力Ｖｏｕｔ／２である。他方、信号ＴｒｉｍがＬレベルのとき（すなわちトランジスタＴ１１がオンして、抵抗Ｒ３〜Ｒ８が出力Ｖｏｕｔに接続されているとき）、信号Ｓ１がＬレベル、信号Ｓ２がＨレベルとなり、トランジスタＴ２０がオフし、トランジスタＴ２１がオンする。これにより、ノードＮｃ２が短絡され、中間電圧ＶｍはＶｍ２となり、このＶｍ２がウエル領域に供給される。このとき、Ｖｍ２の電位は、出力Ｖｏｕｔ／２である。

また上記実施例では、電圧レギュレータに分圧回路を用いる例を示したが、本実施例の分圧回路は、半導体装置の電圧レギュレータ以外にも所望の電圧を必要する回路に利用することができる。例えば、フラッシュメモリのプログラム電圧や消去電圧を発生させる高電圧発生回路等に利用することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、１００：電圧レギュレータ
２０：比較回路
３０、１１０：分圧回路
２００：シリコン基板
２１０：シリコン酸化膜
２００、２２０Ａ、２２０Ｂ：ポリシリコン層
２３０：金属部材
２４０：ウエル領域
２５０、２５２：拡散領域
２６０：層間絶縁膜
２７０、２８０、２９０、３００、３１０：金属層
４００、４０２、４０４：ウエル領域
４２０Ａ、４２０Ｂ、４３０：拡散領域
４４０：絶縁膜
４５０、４６０、４７０、４８０：導電部材

Claims (12)

1. 半導体領域を含む半導体基板と、
   半導体領域上の絶縁膜を介して形成された導電性材料からなる抵抗と、
   第１の電圧を供給する電圧源に接続された第１のノードと、
   基準電圧である第２の電圧を前記抵抗に供給する第２のノードと、
   第１のノードと前記抵抗との間に形成された出力ノードと、
   前記出力ノードと前記抵抗の第１の部分との間に直列に接続された第１のトランジスタと、
   前記出力ノードと前記抵抗の第１の部分と異なる第２の部分との間に第１のトランジスタと並列に接続された第２のトランジスタと、
   前記抵抗により生成される電圧であって第１の電圧と第２の電圧の中間電圧を提供する接続ノードを前記半導体領域に電気的に接続する接続手段とを有し、
   第１のトランジスタおよび第２のトランジスタのゲートには、相補的な関係の信号が接続され、第１のトランジスタがオン状態にあり、第２のトランジスタがオフ状態にあるとき、第１の電圧が前記抵抗の第１の部分に供給され、第１のトランジスタがオフ状態にあり、第２のトランジスタがオン状態にあるとき、第１の電圧が前記抵抗の第２の部分に供給され、
   前記接続手段は、第１の中間電圧を提供する第１の接続ノードと前記半導体領域とを接続する第３のトランジスタと、第２の中間電圧を提供する第２の接続ノードと前記半導体領域とを接続する第４のトランジスタとを含み、第３のトランジスタおよび第４のトランジスタのゲートには、前記相補的な信号と同期する関係の選択信号が接続され、第１のトランジスタがオンするとき、第３のトランジスタがオンし、かつ第４のトランジスタがオフされ、第１の接続ノードは、第１の中間電圧として（Ｖ１−Ｖ２）／２を生成し（Ｖ１は、第１の電圧、Ｖ２は、第２の電圧）、第２のトランジスタがオンするとき、第３のトランジスタがオフし、かつ第４のトランジスタがオンされ、第２の接続ノードは、第２の中間電圧として（Ｖ１−Ｖ２）／２を生成する、半導体装置。
2. 前記抵抗は、不純物がドーピングされたポリシリコン層である、請求項１に記載の半導体装置。
3. 前記ポリシリコン層は、前記中間電圧を生成される位置で前記半導体領域に電気的に接続される、請求項２に記載の半導体装置。
4. 前記ポリシリコン層は、第１の電圧に結合された第１のポリシリコン層と、第２の電圧に結合された第２のポリシリコン層とを含み、前記中間電圧を生成される位置で第１のポリシリコン層および第２のポリシリコン層が前記半導体領域に電気的に接続される、請求項２または３に記載の半導体装置。
5. 前記半導体領域には、前記中間電圧が印加される領域に高不純物濃度の拡散領域が形成される、請求項１ないし４いずれか１つに記載の半導体装置。
6. 前記拡散領域は、導電性部材によって前記抵抗の中間電圧を生成される位置に電気的に結合される、請求項１ないし５いずれか１つに記載の半導体装置。
7. 前記半導体領域は、半導体基板内に形成されたウエル領域である、請求項１ないし６いずれか１つに記載の半導体装置。
8. 第１導電型の第１のウエル領域と、
   第１のウエル領域内に形成された第２の導電型の第２のウエル領域と、
   第２のウエル領域内に形成された第１導電型の第１および第２の拡散領域と、
   第２のウエル領域内に形成され、第１および第２の拡散領域と接合するように第１および第２の拡散領域の間に形成された第２導電型の第３の拡散領域と、
   第１の拡散領域に第１の電圧を印加する第１の導電部材と、
   第２の拡散領域に第２の電圧を印加する第２の導電部材と、
   第１の拡散領域、第２の拡散領域および第３の拡散領域とを電気的に接続する第３の導電部材とを含み、第１および第２の拡散領域は抵抗として機能する、請求項１ないし７いずれか１つに記載の半導体装置。
9. 第３の導電部材は、第１および第２の拡散領域によって形成された第１の電圧と第２の電圧との中間電圧を第３の拡散領域に供給する、請求項８に記載の半導体装置。
10. 請求項１ないし９いずれか１つに記載の半導体装置によって構成された分圧回路。
11. 請求項１ないし１０いずれか１つに記載の半導体装置によって構成された分圧回路と、分圧回路の前記抵抗によって分圧されたフィードバック電圧を受け取り、当該フィードバック電圧と基準電圧とを比較し、比較結果に応じた電圧を分圧回路に出力する比較回路とを含む、電圧レギュレータ。
12. 請求項１ないし９いずれか１つに記載の半導体装置、請求項１０に記載の分圧回路、または請求項１１に記載の電圧レギュレータを含むフラッシュメモリ。

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