CN104867920B - 半导体装置、分压电路、电压调节器及快闪存储器 - Google Patents

Abstract

本发明提供了一种半导体装置、分压电路、电压调节器及快闪存储器，该电压调节器(100)包括比较电路(20)及分压电路(110)。该分压电路(110)具有耦接至电压源(VDD)的PMOS晶体管(T6)，以及串联于晶体管(T6)与参考电压之间的阻抗(R1、R2、R3、R4、R5、R6)。阻抗(R4)与阻抗(R5)之间的节点(N3)所产生的反馈电压提供至比较电路(20)。此外，阻抗的节点(Nc)所产生的中间电压(Vm)提供至阱，以减少寄生电容(Cp)。因此，改善了半导体装置的反应时间。

Description

半导体装置、分压电路、电压调节器及快闪存储器

技术领域

本发明是关于一种半导体装置、分压电路、电压调节器及快闪存储器，主要关于一种半导体装置具有分割阻抗的阻抗分压电路，特别是用于快闪存储器的高电压产生电路等的分压电路。

背景技术

为了满足高速且低电力消耗的要求，NAND型的快闪存储器改使用低电力供给。因此，快闪存储器在编程或删除操作时使用芯片内部所产生的高电压。在编程操作中，内部的高电压产生电路，若不提供稳定的高电压至大负载的区块(存储器阵列)，所可产生的电压大约30V。电压调节器在此种产生高电压的状况下，可使用用于减少电力消耗的高阻抗元件的分压电路以减少流入电流(Sink current)。

在日本专利特开2004-140144号公报所揭露的现有技术中，第一输出设定电路设置于参考电压与反馈节点之间，第二输出设定电路设置于反馈节点与输出端子之间。当输出端子耦接至负载时，第一以及第二输出设定电路的开关短路，电流从分压电路的低阻抗元件侧的路径流出，反馈节点的电压快速的随着负载变化。因此，可防止附于抵抗元件的寄生电容所造成的电路操作不稳定。此外，日本专利特开2013-38234号公报所揭露的现有技术关于一种分压电路，包括串联的阻抗R1以及R2，而阻抗R1以及R2由半导体基板的井内的扩散区所形成。设置于阻抗R1扩散区的分压节点连接至阻抗R2的阱，借以抑制阻抗R1与R2的变化率差。

发明内容

本发明要解决的技术问题是：提供一种半导体装置、分压电路、电压调节器及快闪存储器，以解决上述问题。

本发明解决问题的技术方案为：提供一种半导体装置，该半导体装置具有包含有半导体区的半导体基板以及通过半导体区的绝缘膜形成的导电材料所构成的阻抗。第一电压以及作为参考电压的第二电压提供至上述阻抗，而通过上述阻抗所产生的第一电压与第二电压的中间电压提供至上述半导体区。

较佳的实施例中，当第一电压为V1且第二电压为V2时，上述中间电压为(V1-V2)/2。当上述第一电压为可变时，上述中间电压为可变。较佳的实施例中，上述阻抗为掺入杂质的一多晶硅层。较佳的实施例中，上述多晶硅层从上述中间电压所生成的位置电连接至上述半导体区。较佳的实施例中，上述多晶硅层包括耦接至上述第一电压的一第一多晶硅层以及耦接至上述第二电压的一第二多晶硅层，而上述第一多晶硅层以及上述第二多晶硅层从上述中间电压所生成的位置电连接至上述半导体区。较佳的实施例中，具有高杂质浓度的一扩散区形成于上述半导体区中上述中间电压所施加的区域。较佳的实施例中，上述扩散区通过一导电构件电连接至上述阻抗中的上述中间电压所生成的位置。较佳的实施例中，上述半导体区为形成于上述半导体基板内的阱。

本发明还提供一种半导体装置，该半导体装置包括第一导电型的第一阱、形成于上述第一阱中的第二导电型的第二阱、形成于上述第二阱中的第一导电型的第一扩散区以及第二扩散区、用于连接第一及第二扩散区并形成于第二阱中的第一、第二扩散区之间的第二导电型的第三扩散区、施加第一电压至第一扩散区的第一导电构件、施加第二电压至第二扩散区的第二导电构件、以及电连接至上述第一扩散区，上述第二扩散区以及上述第三扩散区的第三导电构件，且半导体装置具有将第一扩散区以及第二扩散区作为阻抗的功能。

较佳的实施例中，上述第三导电构件提供上述第一扩散区以及上述第二扩散区所形成的上述第一电压以及上述第二电压的一中间电压至上述第三扩散区。较佳的实施例中，上述第一电压为V1且上述第二电压为V2时，上述中间电压为(V1-V2)/2。

本发明又提供一种分压电路，该分压电路通过上述的半导体装置所构成。

本发明另提供一种电压调节器，该电压调节器包括上述记载的半导体装置所构成的分压电路，以及用以接收通过上述分压电路的上述阻抗所分压的一反馈电压、比较上述反馈电压与一参考电压、将对应于比较结果的电压输出至上述分压电路的比较电路。

本发明还提供一种快闪存储器，该快闪存储器包括分压电路。

通过本发明，通过阻抗所产生的中间电压提供至半导体区，可减少在半导体区所形成的寄生电容。因此，改善了半导体装置的反应时间。

附图说明

图1是显示一实施例的用于传统快闪存储器的电压调节器的电路图。

图2是显示根据本发明一实施例的电压调节器的电路组成的示意图。

图3A、3B是显示阻抗与阱之间所产生的电位差的示意图。

图4A～4D是显示根据本发明一实施例的分压电路的阻抗的组成的剖面图。

图5是显示根据本发明一实施例的分压电路的组成的剖面图。

图6是显示根据本发明另一实施例的分压电路的阻抗的组成的剖面图。

图7是显示根据本发明另一实施例的分压电路的组成的剖面图。

符号说明:

10、100～电压调节器；

20～比较电路；

30、110～分压电路；

200～硅基板；

202、240、240A、240B、400、402、404～阱；

210～硅氧化膜；

220、220A、220B～多晶硅层；

230～金属构件；

250、252、254、420A、420B、430～扩散区；

260～层间绝缘膜；

270、280、290、300、310、320～金属层；

440～绝缘膜；

450、460、470、480～导电构件；

Active～启动信号；

Cp、Cp1、Cpw～电容；

N1、N2、N3、Nc、Nc1、Nc2、Nt～节点；

R1、R2、R3、R4、R5、R6、R7、R8～阻抗；

Ref～参考电压；

S1、S2～选择信号；

T1、T2、T3、T4、T5、T6、T10、T11、T20、T21～晶体管；

Trim、/Trim～信号；

V1、V2～电压；

VDD～电压源；

Vm～中间电压；

Vout～输出。

具体实施方式

图1是显示一实施例的传统的电压调节器电路。电压调节器10具有比较电路20以及连结至比较电路20的分压电路30。比较电路20具有PMOS晶体管T1以及T2耦接至电压源VDD，NMOS晶体管T3以及T4分别串联于PMOS晶体管T1以及T2，以及NMOS晶体管T5共同耦接至NMOS晶体管T3以及T4。PMOS晶体管T1以及T2的栅极共同耦接至节点N1。节点N1还连接至分压电路30的PMOS晶体管T6的栅极。参考电压Ref提供至晶体管T3的栅极，而分压电路30的节点N3所产生的电压提供至晶体管T4的栅极。启动信号Active提供至晶体管T5的栅极，比较电路20在操作时晶体管T5为导通。比较电路20比较参考电压Ref与节点N3的反馈电压，若节点N3的反馈电压比参考电压Ref低，则降低节点N1的输出电压。因此，流经晶体管T6的电流增加。另一方面，若节点N3的反馈电压比参考电压Ref高，比较电路20升高节点N1的输出电压。因此，流经晶体管T6的电流减少。

分压电路30包括PMOS晶体管T6耦接至电压源VDD，以及阻抗R1、R2、R3、R4、R5、R6串联耦接于晶体管T6与参考电压(例如，接地电压)之间。如附图中的实施例，晶体管T6与阻抗R1耦接的节点形成输出端Vout。此外，阻抗R4与阻抗R5耦接的节点N3产生反馈电压。反馈电压被提供至比较电路20中的晶体管T4的栅极。在此实施例中的电压源VDD广义的表示电压，可包括高电压。因此，输出端Vout亦可产生高电压。

为了抑制电压相依性，阻抗R1～R6由半导体基板上所形成的导电性的多晶硅元件来构成。多晶硅元件通过氧化硅膜等的绝缘膜形成于半导体基板的表面，为了将半导体基板偏压于参考电压(例如，接地)，寄生电容Cp形成于多晶硅元件与半导体基板之间。阻抗R1～R6对于小的流入电流来说为高阻抗，最后寄生电容Cp与阻抗R1～R6形成RC电路而延迟了分压电路30的反应时间。再者，为了补偿相位边际(PhaseMargin)，比较电路30在节点N1与节点N2之间必须有RC元件，而此RC元件的尺寸随着调节器反馈回路的寄生电容增大。

接着，配合附图对本发明的实施例作详细说明如下。在本发明较佳的实施型态中，以形成于半导体装置中的电压调节器作为例子。电压调节器例如高电压产生电路用于产生快闪存储器在编程或删除时的必要电压。此外，为了方便辨别，在附图中会强调各个部分，需注意的是附图的比例与实际装置并不一定要相同。

图2为根据本发明的一实施例的电压调节器的电路示意图。在此实施例中，电压调节器100包括比较电路20以及分压电路110。由于比较电路20与现有技术的图1所示的比较电路20具有实质上相同的组成，在此以相同的元件符号标示并省略说明。此外，所举例的电压源VDD表示为广义的电压，电压源VDD所提供的电压可以任意地设定，且应了解到输出端Vout所供给的电压亦可以任意地设定。例如，电压源VDD以及输出端Vout可包括快闪存储器在编程或删除时的必要高电压。

分压电路110包括PMOS晶体管T6耦接至电压源VDD，以及阻抗R1、R2、R3、R4、R5、R6串联耦接于晶体管T6与参考电压(例如，接地)之间。为了简单说明，在此仅显示串联的阻抗R1、R2、R3、R4、R5、R6，然而阻抗可为单一的阻抗元件或是任意数量的阻抗元件。晶体管T6与阻抗R1耦接的节点形成输出端Vout用以连接至负载。阻抗R4与阻抗R5耦接的节点N3产生反馈电压，而反馈电压被提供至比较电路20中的晶体管T4的栅极。

阻抗R1～R6由形成于半导体基板上的多晶硅元件所构成。例如，半导体基板可为P型硅基板或N型硅基板，在硅基板的表面形成硅氧化膜或氮化硅膜等作为绝缘膜，在绝缘膜上形成多晶硅层作为阻抗元件。磷、硼或砷等杂质掺入多晶硅元件以提供多晶硅元件导电性。多晶硅元件可以公知的光蚀刻制造工艺来加工成所要求的形状。

本实施例中特别的结构为，通过设置于阻抗R1～R6中的选定位置上的节点Nc产生的中间电压Vm提供至半导体基板内行程的阱。举例来说，从电压源VDD提供至阻抗R1的电压为V1，而阻抗R6所耦接的参考电压为V2，此时，节点Nc产生中间电压Vm＝(V1-V2)/2。若参考电压为0V，则中间电压Vm＝V1/2。如图所示，阻抗R3与阻抗R4的所耦接的节点Nc产生中间电压Vm，而中间电压Vm对阱偏压。此外，连接至阱的半导体基板以参考电压(例如，接地)偏压。然而应注意到，虽中间电压Vm较佳为Vm＝(V1-V2)/2，但并非必须限定于此。

图3A为显示阻抗与阱之间所产生的电位差的示意图，纵轴表示电位差，横轴表示阻抗的电压降所产生的位置。于此，参考电压V2为接地电压(0V)，而中间电压Vm＝V1/2。由于通过节点Nc所产生的中间电压Vm来偏压，节点Nc与阱同电位。从节点Nc往阻抗R3、R2、R1的方向上阻抗的电压渐增，阻抗与阱间的电位差在电压V1的供给位置上为最大。此外，从节点Nc往阻抗R4、R5、R6的方向上阻抗的电压渐减，阻抗与阱间的电位差在电压V2的供给位置上为最大。

图3B为显示如图1所示的分压电路30中阻抗与阱之间所产生的电位差的示意图。在图1的分压电路中，由于阱以GND(0V)偏压，电位差在电压V2的供给位置上为最小(零)，而电位差在电压V1的供给位置上为最大。在此实施例中，由于以中间电压Vm偏压阱，可将阻抗与阱间的最大电位差抑制于V1/2，因此，阱、绝缘膜以及阻抗所形成的寄生电容Cp可以小于如图1所示的传统的分压电路30的寄生电容。

图4A～4B是显示提供中间电压Vm至阱的实施例。如图4A所示，氧化硅膜210形成于P型硅基板或是阱200(P-Well/P-Sub)的表面，而在氧化硅膜210上形成N型或P型的多晶硅层220A及220B。晶体管T6提供电压V1至多晶硅层220A的一端。此外，作为参考电压的电压V2提供至多晶硅层220B的一端。多晶硅层220A以及多晶硅层220B的另一端分别形成节点Nc，而节点Nc通过金属构件230欧姆连接至N型阱中所形成的N型杂质浓度高的扩散区250。因此，在N型阱250(N+)通过中间电压Vm偏压。假设多晶硅层220A及220B的宽度以及厚度相同，且阻抗率亦相同，则多晶硅层220A及220B的长度大致相同。

如图4B所示，N型阱202形成于P型阱或是P型硅基板200中，而在N型阱202(N-Well)中形成P型阱242(P-Well)。P型杂质浓度高的扩散区252形成于阱242中，晶硅层220A以及多晶硅层220B的节点Nc通过金属构件230电连接至扩散区252(P+)。于此，P型阱或是P型硅基板200耦接至接地端。

图4C是显示如图4A的分压电路的具体构成的一实施例。在形成多晶硅层220A及220B后，形成层间绝缘膜260于基板整个表面，并形成接触孔于层间绝缘膜260的既定位置。因此，提供电压V1的金属层270耦接至多晶硅层220A，而提供电压V2的金属层280耦接至多晶硅层220B。此外，多晶硅层220A及220B的节点Nc通过金属层290与扩散区250(N+)电连接。

图4D是显示由单一多晶硅层220构成阻抗的实施例。多晶硅层220在节点Nc对应的位置上并未分割而电连接至扩散区250，节点Nc与扩散区250(N+)的连接可不使用金属层290。

图5是显示根据本发明一实施例的分压电路的组成的剖面图。与图4C相同的组成则以相同的元件符号标示。N型阱240A、240B(N-Well)形成于P型硅基板200(P-Sub)内。晶体管T6的源极/栅极等的P型扩散区254形成于阱240A内，多晶硅栅极222通过栅极氧化膜形成于阱240A上。与用以产生阻抗中间电压Vm的节点Nc电连接的P型扩散区252形成于阱240B内，二个多晶硅层220A、220B通过绝缘膜形成于阱240B上。此绝缘膜可与栅极氧化膜同时形成，而二个多晶硅层220A、220B可与多晶硅栅极222同时形成。层间绝缘膜260形成以覆盖多晶硅栅极222以及多晶硅层220A、220B，通过层间绝缘膜260的接触孔形成金属层270、280、290、300、310以及320。金属层310电连接至电压源VDD，而金属层300电连接至比较电路20的节点N1。金属层270与晶体管T6以及阻抗R1耦接，并且提供输出Vout。金属层290通过扩散区252将多晶硅层220A、220B的节点Nc所产生的中间电压Vm提供至阱240B。金属层320将节点N3的反馈电压提供至比较电路20的晶体管T4。金属层280将多晶硅层220B连接至参考电压V2(GND)。

在此实施例中，当施加通过阻抗所产生的中间电压Vm至通过该阻抗所形成寄生电容Cp的阱时，相较于以参考电压来偏压阱的情况，可降低寄生电容Cp。因此，调节器反馈回路的寄生负载变小，可减少用于相位补偿的元件以及改善电压调节器的反应时间。

接着，以下说明本发明的另一实施例。虽在上述的实施例中，使用多晶硅层作为阻抗，然而在其他的实施例中，使用多晶硅基板内所形成的扩散领域作为阻抗。图6是显示根据本发明另一实施例的分压电路的主要部分的剖面图。

如图所示，N型阱402(N-Well)形成于P型阱(P-Well)或P型硅基板400内，P型阱或P型硅基板400以GND偏压。阱402内还形成P型阱404(P-Well)。阱404内形成二个分离的N型扩散区420A以及420B，并形成P型扩散区430用以连接于N型扩散区420A以及420B之间。N型扩散区420A以及420B具有阻抗的作用，扩散区430作为接触区以中间电压Vm偏压阱404。绝缘膜440形成于基板表面，绝缘膜440的特定位置上形成扩散区420A、420B、430以及阱404的接触孔。导电构件450通过接触孔电连接至扩散区420A，并提供电压V1至扩散区420A。导电构件460在对应于节点Nc的位置上电连接至N型扩散区420A、420B以及P型扩散区430。因此，节点Nc所产生的中间电压Vm通过扩散区430对P型阱404偏压。导电构件470在节点N3所对应的位置上耦接至扩散区420B，并提供反馈电压至比较电路20。导电构件480将扩散区420B耦接至GND。

在通过扩散区形成阻抗的状况下，寄生电容形成于扩散区的PN结合处，在本实施例中的情况下，通过中间电压Vm对阱404偏压，可以使寄生电容减少，因此，可以抑制分压电路反应时间的延迟。

上述的实施例中，虽以调节电压位准的1/2的中间电压偏压于形成分压电路的阱，作为较佳的例子说明，然而中间电压Vm并非限制为1/2，可以设定为提供至阻抗的电压V1以及参考电压V2之间的任意值。

其他的较佳实施例中，输出Vout亦可改变为任意的大小。举例来说，通过改变电压源VDD来改变输出Vout。电压源VDD所提供的电压可通过切换耦接于电压源VDD的阻抗电路来改变。此时，亦可同时地改变中间电压Vm。举例来说，用于偏压的阻抗可选择性地连接至节点Nc，则可改变节点Nc的中间电压Vm。

图7是显示其他较佳实施例的分压电路。输出Vout与阻抗R1之间串联耦接P型晶体管T10，且输出Vout与阻抗R2以及阻抗R3之间的节点Nt以P型晶体管T11耦接。晶体管T10、T11的栅极耦接至用于控制输出Vout平衡的具有互补关系的信号Trim及信号/Trim。当通过信号Trim导通晶体管T10时，晶体管T11不导通。反之，当晶体管T10不导通时，晶体管T11导通。当晶体管T10导通时，输出Vout耦接至阻抗R1～R8，而当晶体管T11导通时，输出Vout耦接至阻抗R3～R8。

此外，NMOS晶体管T20耦接于阻抗R4、阻抗R5之间的节点Nc1与阱之间，NMOS晶体管T21耦接于阻抗R5、阻抗R6之间的节点Nc2与阱之间。晶体管T20、T21的栅极分别耦接至选择信号S1、S2。当信号Trim为高电压位准时(意即，晶体管T10导通，输出Vout耦接至阻抗R1～R8)，信号S1为高电压位准，信号S2为低电压位准，晶体管T20导通，而晶体管T21不导通。因此，节点Nc1短路，中间电压Vm变成Vm1，而Vm1提供至阱。此时，Vm1的电位为输出Vout/2。另一方面，当信号Trim为低电压位准时(意即，晶体管T10不导通，输出Vout耦接至阻抗R3～R8)，信号S1为低电压位准，信号S2为高电压位准，晶体管T20不导通，而晶体管T21导通。因此，节点Nc2短路，中间电压Vm变成Vm2，而Vm2提供至阱。此时，Vm2的电位为输出Vout/2。

再者上述的实施例中，虽用电压调节器中的分压电路作为例子，然而本发明实施例的分压电路仍可用于半导体装置的电压调节器以外的需要所求电压的电路。例如，可用于产生快闪存储器的编程或删除电压的高电压产生电路等。

虽然已详述本发明较佳的实施例的型态，但是本发明并非限定于特别指定的实施形态，在权利要求所记载的本发明要点的范围内，可做各种的变形或改变。

Claims (14)

1.一种半导体装置，其特征在于，该半导体装置包括：

一半导体基板，具有一半导体区；

一阻抗，通过所述半导体区的一绝缘膜所形成的导电材料构成；

第一节点，连接到供给第一电压的电压源；

第二节点，将作为参考电压的第二电压供给所述阻抗；

输出节点，形成在所述第一节点和所述阻抗之间；

第一电晶体，串联连接于上述输出节点和上述阻抗的第一部分之间；

第二电晶体，在所述输出节点和与所述阻抗的第一部分不同的第二部分之间，和所述第一电晶体并联连接；以及

连接装置，将连接节点与所述半导体区电性连接，所述连接节点提供透过所述阻抗而产生的所述第一电压和所述第二电压的中间电压；

其中，所述第一电晶体导通且所述第二电晶体关闭时，所述第一电压供给至所述阻抗的第一部分；

其中，所述第一电晶体关闭且所述第二电晶体导通时，所述第一电压供给至所述阻抗的第二部分。

2.根据权利要求1所述的半导体装置，其特征在于，所述连接节点包括：提供第一中间电压的第一连接节点，以及提供第二中间电压的第二连接节点；

所述连接装置包括：第三电晶体，连接所述第一连接节点和所述半导体区，以及第四电晶体，连接所述第二连接节点和所述半导体区；

所述第一电晶体导通时，所述第三电晶体导通且所述第四电晶体关闭；

所述第二电晶体导通时，所述第三电晶体关闭且所述第四电晶体导通。

3.根据权利要求1所述的半导体装置，其特征在于，当所述第一电压为V1且所述第二电压为V2时，所述中间电压为(V1-V2)/2。

4.根据权利要求1所述的半导体装置，其特征在于，所述阻抗为掺入杂质的一多晶硅层。

5.根据权利要求4所述的半导体装置，其特征在于，所述多晶硅层从所述中间电压所生成的位置电连接至所述半导体区。

6.根据权利要求4所述的半导体装置，其特征在于，所述多晶硅层包括耦接至所述第一电压的一第一多晶硅层以及耦接至所述第二电压的一第二多晶硅层，而所述第一多晶硅层以及所述第二多晶硅层从所述中间电压所生成的位置电连接至所述半导体区。

7.根据权利要求1所述的半导体装置，其特征在于，具有高杂质浓度的一扩散区形成于所述半导体区中所述中间电压所施加的区域。

8.根据权利要求7所述的半导体装置，其特征在于，所述扩散区通过一导电构件电连接至所述阻抗中的所述中间电压所生成的位置。

9.根据权利要求1所述的半导体装置，其特征在于，所述半导体区为形成于所述半导体基板内的一阱。

10.根据权利要求1至9任意一项所述的半导体装置，具有将一第一扩散区以及一第二扩散区作为阻抗的功能，其特征在于，该半导体装置包括：

一第一阱，具有一第一导电型；

一第二阱，具有一第二导电型，且形成于所述第一阱中；

所述第一扩散区以及所述第二扩散区，具有所述第一导电型，且形成于所述第二阱中；

一第三扩散区，具有所述第二导电型，形成于所述第二阱中，用于耦接所述第一扩散区与所述第二扩散区，并形成于所述第一扩散区与所述第二扩散区之间；

一第一导电构件，施加一第一电压至所述第一扩散区；

一第二导电构件，施加一第二电压至所述第二扩散区；以及

一第三导电构件，电连接至所述第一扩散区，所述第二扩散区以及所述第三扩散区。

11.根据权利要求10的半导体装置，其特征在于，所述第三导电构件提供所述第一电压以及所述第二电压的一中间电压至所述第三扩散区，而所述中间电压由所述第一扩散区以及所述第二扩散区形成。

12.一种分压电路，其特征在于，该分压电路由根据权利要求1所述的半导体装置所构成。

13.一种电压调节器，其特征在于，该电压调节器包括：

一分压电路，由根据权利要求1所述的半导体装置所构成；以及

一比较电路，接收通过所述分压电路的所述阻抗所分压的一反馈电压，比较所述反馈电压与一参考电压，将对应于比较结果的电压输出至所述分压电路。

14.一种快闪存储器，其特征在于，该快闪存储器包括根据权利要求1所述的半导体装置，根据权利要求12所述的分压电路。