CN107408533A - 半导体器件 - Google Patents

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Abstract

半导体器件具备：与第一焊盘连接的第一输入输出电路；相对于第一输入输出电路配置在沿着芯片端部所构成的一条边的方向上且与第二焊盘连接的第二输入输出电路；和配置在第一输入输出电路及第二输入输出电路的外侧的芯片端部附近的ESD保护电路。ESD保护电路具备电阻、电容、反相器和N沟道晶体管。

Description

半导体器件
技术领域
本公开涉及半导体器件，能够应用于例如具备ESD(Electro-Static-Discharge：静电释放)保护电路的半导体器件。
背景技术
在半导体集成电路装置(LSI芯片)的芯片外围部配置有与多个外部端子对应的多个输入输出单元。为了实现电源阻抗的降低和稳定化等，相对于多个输入输出单元配置有多个电源单元。在输入输出单元及电源单元中内置有ESD保护电路。作为与本公开关联的现有技术文献，例如有日本特表2005-536046号公报或与此对应的国际公布第2004/015776号。
现有技术文献
专利文献
专利文献1：日本特表2005-536046号公报
专利文献2：国际公布第2004/015776号
发明内容
由于产品的多功能化或电源域分离数量的增加等，应配置的电源单元(ESD保护电路)增加，且芯片面积增加。
其它课题和新的特征从本说明书的叙述及附图中变明确。
关于本公开中的代表性内容的概要，简单说明如下。
即，半导体器件在输入输出单元的外侧具备在输入输出单元的排列方向上较长的ESD保护电路。ESD保护电路由电阻、电容、反相器和N沟道晶体管构成。
发明效果
根据上述半导体器件，能够抑制芯片面积的增加。
附图说明
图1是比较例的半导体器件的概要布局图。
图2是图1的IO区域的框图。
图3是图2的输入输出单元的电路图。
图4是图2的电源单元的电路图。
图5是图4的虚线A内的ESD保护电路的布局图。
图6是图1的IO区域的第一例的概要布局图。
图7是图1的IO区域的第二例的概要布局图。
图8是用于说明实施方式的半导体器件的图。
图9是实施例1的半导体器件的概要布局图。
图10是图9的IO区域的框图。
图11是图9的ESD保护电路的电路图。
图12是图9的ESD保护电路的布局图。
图13是图9的ESD保护电路的布局图。
图14是变形例1的半导体器件的第一ESD保护电路的布局图。
图15是变形例2的半导体器件的IO区域的电路图。
图16是图15的IO区域的布局图。
图17是变形例3的半导体器件的IO区域的布局图。
图18是变形例4的半导体器件的IO区域的布局图。
图19是将图18的焊盘透视后的布局图。
图20是将图18的焊盘去掉后的布局图。
图21是变形例5的半导体器件的IO区域的电源线与接地线的接线图。
图22是图21的IO区域的布局图。
图23是变形例6的半导体器件的IO区域的布局图。
图24是图23的IO区域的电路图。
图25是用于说明图23的IO区域的课题的布局图。
图26是用于说明解决图23的IO区域的课题的手段的布局图。
图27是实施例2的半导体器件的概要布局图。
图28是图27的IO区域的电路图。
具体实施方式
以下，利用附图对实施方式、实施例及变形例进行说明。但在以下的说明中，对同一构成要素标注同一附图标记并省略重复的说明。此外，为了使说明更加明确，有时与实际的方式相比，附图会示意性地示出各部分的宽度、厚度、形状等，但那只是一个例子，并不用于限定本发明的解释。
在本公开之前，对由本申请发明人研究的技术(以下称为比较例)中的半导体器件进行说明。
图1是表示比较例的半导体器件的概要布局的俯视图。半导体器件10S在芯片的外周部具备输入输出单元11及电源单元12、13。将配置有输入输出单元11及电源单元12、13的区域称为IO区域。IO区域靠近芯片端部21、22、23、24，并在俯视下沿着芯片端部21、22、23、24所构成的四条边。芯片端部21、23所构成的两条边沿着X方向延伸。芯片端部22、24所构成的两条边沿着Y方向延伸。输入输出单元11是与一个输入输出焊盘连接的输入输出电路的形成区域。电源单元12、13是向保护半导体器件免受ESD或噪音影响的ESD保护电路及芯片内部提供电源或GND(接地电位)的布线的形成区域。由于需要均匀地缩小电源阻抗，所以电源单元12、13针对多个输入输出单元11的每一个分散配置，电源单元12、13彼此相邻地配置在输入输出单元11与输入输出单元11之间。虽然半导体器件10S只有一个电源域，但电源单元12、13在每个与一条芯片边相对的IO区域内配置有三处。
图2是图1的IO区域的框图，是表示电源单元及输入输出单元与电源之间的连接关系的图。输入输出单元11内置与输入输出端子(I/O)112连接的输入输出电路111。电源单元12具备与电源端子(VDD)122对应的ESD保护电路121，电源单元13具备与接地端子(VSS)123对应的ESD保护电路121。输入输出端子112、电源端子122、接地端子123分别配置在输入输出单元11、电源单元12、13之上，但也可以分别与输入输出单元11、电源单元12、13分开配置。输入输出端子112、电源端子122、接地端子123与接合线等连接，各自也被称为输入输出焊盘、电源焊盘、接地焊盘。
图3是图2的输入输出单元的电路图。构成输入输出单元11的输入输出电路111具备：输出电路，其包括向与输入输出端子112连接的信号布线216传送输出信号的P沟道晶体管Q2及N沟道晶体管Q3；输入电路INV3，其包括从输入输出端子112接收经由信号布线216输入的输入信号的反相器INV1；和构成ESD保护电路的二极管D1、D2。P沟道晶体管Q2连接在电源布线211与信号布线216之间，N沟道晶体管Q3连接在信号布线216与接地布线212之间，反相器INV3连接在电源布线211与接地布线212之间。二极管D1的阳极与信号布线216连接，阴极与电源布线211连接。二极管D2的阳极与接地布线212连接，阴极与信号布线216连接。二极管D1使浪涌电流从输入输出端子112经由信号布线216及电源布线211朝向电源端子122流过，二极管D2使浪涌电流从接地端子123经由接地布线212及信号布线216朝向输入输出端子112流过。作为输出电路，也可以是不具备P沟道晶体管Q2的所谓的漏极开路(opendrain)型。另外，在输入输出电路中也可以不具备输出电路及输入电路中的某一方。
图4是图2的电源单元的电路图。构成电源单元12、13的ESD保护电路121由如下部分构成：检测正浪涌电压的时间常数电路(也称为RC定时器)126；作为缓冲电路的反相器INV1；为了使所述浪涌电压高速放电而设为大尺寸的N沟道晶体管Q1、和二极管D3。RC定时器126由积分电路构成，该积分电路由电阻R1和电容C1构成。电阻R1的一端经由电源布线211与电源端子122连接，另一端与电容C1的一端和反相器INV1的输入连接。电容C1的一端与电阻R1的另一端和反相器INV1的输入连接，另一端经由接地布线212与接地端子123连接。电容C1的充电电压被提供至反相器INV1的输入端子。反相器INV1的输出与N沟道晶体管Q1的栅极连接。反相器INV1从电源端子122经由电源布线211接收动作电压并动作。N沟道晶体管Q1的漏极经由电源布线211与电源端子122连接，源极经由接地布线212与接地端子123连接，背栅极经由接地布线212与接地端子123连接。在电源端子122与接地端子123之间设有用于使负浪涌电压放电的二极管D3。二极管D3的阳极与接地布线212连接，阴极与电源布线211连接。二极管D3使浪涌电流从接地端子123经由接地布线212及电源布线211朝向电源端子122流过。
例如，当电源端子122中产生正浪涌电压时，从电源端子122向反相器INV1提供动作电压，并通过时间常数电路126向反相器INV1的输入端子延迟传送与浪涌电压对应的高电平。因此，反相器INV1在从电源端子122中产生正浪涌电压时起直到电容C1的充电电压达到反相器电路INV1的逻辑阈值电压为止的期间内维持高电平，并将N沟道晶体管Q1设为导通状态来使浪涌电压放电。
此外，反相器INV1、INV3分别由P沟道晶体管和N沟道晶体管构成。另外，P沟道晶体管Q2、N沟道晶体管Q1、Q3及反相器INV1、INV3的P沟道晶体管和N沟道晶体管的各晶体管是所谓的MOSFET，但栅极并不限定于金属，栅极绝缘膜也并不限定于氧化膜。
图5是图4的虚线A内的ESD保护电路的布局图，与图1的配置在下边(芯片端部21)侧的电源单元的朝向对应。从芯片端部侧起按照N沟道晶体管Q1、反相器INV1、RC定时器126的顺序配置。与输入输出单元11同样地，电源单元12、13的X方向上的长度(单元宽度(W))比Y方向上的长度(单元高度(H))短。
图6是图1的IO区域的第一例的概要布局图，是使电源单元的高度与输入输出单元的高度一致的情况。图7是图1的IO区域的第二例的概要布局图，是使电源单元的宽度与输入输出单元的宽度一致的情况。电源单元12、13变成了比输入输出单元11大的尺寸。因此，变成了单元尺寸不同的输入输出单元11与电源单元12、13混在一起配置。
通过实现产品的多功能化或电源域分离数量的增加等，使应配置的ESD保护电路(电源单元)增加。进一步地，由于引脚数量的增加(输入输出焊盘线颈)，使得芯片面积增加。虽然由于在IO区域的电源布线或接地布线的环绕布线上有电阻而需要配置ESD保护电路，但因输入输出焊盘线颈(neck)还需要将原本应向IO区域配置的ESD保护电路向IO区域的内侧配置。但是，由此，因芯片内部区域的压迫或IO区域与环绕布线的连接、凹凸部的产生等而使设计变得更加复杂化。另外，随着工艺微细化的发展，由于环绕布线的布线电阻上升，所以因应配置的ESD保护电路的增加或布线区域的增加等而使芯片面积增加。内置有ESD保护电路的电源单元的单元尺寸比输入输出单元大，若使单元高度与输入输出单元的单元高度一致，则单元宽度变大。另外，在规格上有单元尺寸很大的输入输出单元，若使其与其它输入输出单元的单元宽度一致，则会产生从IO区域突出的部分(凹凸)。
<实施方式>
接着，对用于解决比较例中的半导体器件的课题的实施方式中的半导体器件进行说明。
图8是表示实施方式的半导体器件的结构的布局图。半导体器件10具备：沿X方向串联配置的多个输入输出电路(IO)、和配置在多个输入输出电路(IO)的外侧(芯片端部(EDG)侧)的ESD保护电路(ESD)。ESD保护电路(ESD)具备电阻(R)、电容(C)、反相器(INV)、和N沟道晶体管(NMOS)。
由于不将比输入输出电路大的ESD保护电路配置在输入输出电路列中，所以能够抑制芯片面积的增加。
实施例1
图9是表示实施例1的半导体器件的概要布局的俯视图。半导体器件10A在由一个半导体衬底构成的芯片的外周部具备输入输出单元11及电源单元12A、13A。将配置有输入输出单元11及电源单元12A、13A的区域称为IO区域。IO区域靠近芯片端部21、22、23、24，并在俯视下沿着芯片端部21、22、23、24所构成的四条边。芯片端部21、23所构成的两条边沿着X方向延伸。芯片端部22、24所构成的两条边沿着Y方向延伸。输入输出单元11是与一个输入输出焊盘连接的输入输出电路的形成区域。电源单元12A、13A是向保护半导体器件免受ESD或噪音影响的二极管D3及芯片内部提供电源或GND(接地电位)的布线的形成区域。由于需要均匀地缩小电源阻抗，所以电源单元12A、13A针对多个输入输出单元11的每一个分散配置，并且电源单元12A、13A彼此相邻地配置在输入输出单元11与输入输出单元11之间。ESD保护电路124与输入输出单元11、电源单元12A、13A相比靠近外侧(芯片端部21、22、23、24侧)配置，并沿着芯片端部的四条边分别延伸。此外，在半导体器件10A的芯片的四个角上具备角单元16。在角单元16中具备电源布线及接地布线。半导体器件10A在比IO区域靠内侧的部位具备内部电路。半导体器件10A与半导体器件10S同样地只有一个电源域，且电源单元12A、13A在每个沿着一条芯片边的IO区域内各配置有一处。此外，电源单元12A、13A的配置个数并不限定于此，而是通过各半导体技术中的保护元件的放电特性或布线阻抗等来规定。在此，只要半导体器件10A除了电源单元和ESD保护电路之外与半导体器件10S等同，则半导体器件10A的电源单元12A、13A的配置个数就能够比半导体器件10S的电源单元12、13的配置个数更少，能够有助于消除焊盘线颈。
图10是表示实施例1的电源单元及输入输出单元与电源之间的连接关系的电路图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。图11是图9的ESD保护电路124的电路图。输入输出单元11内置有与输入输出端子(I/O)112连接的输入输出电路111。电源单元12A具备与从电源端子(VDD)122向芯片内部提供电源的电源布线211连接的布线217及ESD保护电路即二极管D3。电源单元13A具备与从接地端子(VSS)123向芯片内部提供接地电位的接地布线212连接的布线218。电源单元12A具备图4的ESD保护电路121中的二极管D3，但并不具备ESD保护电路121的其它电路。电源单元13A不具备ESD保护电路121。即，ESD保护电路124位于输入输出单元11、电源单元12A、13A之外。ESD保护电路124与图4的ESD保护电路121的虚线A内的电路相同，与电源布线213、接地布线214连接。电源布线211、接地布线212、电源布线213、接地布线214沿着X方向延伸，且从芯片端部21起按照接地布线214、电源布线213、接地布线212、电源布线211的顺序配置。电源布线211与电源布线213连接，接地布线212与接地布线214连接。输入输出端子(I/O)112、电源端子122、接地端子123以分别在俯视下重叠于输入输出单元11、电源单元12A、13A之上的方式配置，但也可以分别在俯视下与输入输出单元11、电源单元12A、13A分开地配置。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的电源单元及输入输出单元与电源之间的连接关系也与配置在芯片端部21侧的电源单元及输入输出单元与电源之间的连接关系相同。
图12是图11的ESD保护电路的布局图，与配置在图9的下边(芯片端部21)侧的ESD保护电路124的朝向对应。图13是图11的ESD保护电路的布局图，示出配置有两个的情况。从芯片端部24侧起按照N沟道晶体管Q1、反相器INV1、RC定时器126的顺序配置。也可以从芯片端部22侧起按照N沟道晶体管Q1、反相器INV1、RC定时器126的顺序配置。ESD保护电路124与输入输出单元11和电源单元12A、13A不同，其X方向上的长度(单元宽度(W))比Y方向上的长度(单元高度(H))长。即，ESD保护电路124的单元是抑制了高度的横向长的形状。一个ESD保护电路124与多个输入输出单元11相对。另外，ESD保护电路124沿着X方向配置成多个纵列。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的ESD保护电路124也与配置在芯片端部21侧的ESD保护电路124同样地配置。ESD保护电路124虽在图9中配置于IO区域的外侧，但也可以配置于IO区域的内侧。
根据实施例，由于在所有输入输出单元的最近处配置有ESD保护电路124，所以能够使ESD设计限制(IO区域的电源线或接地线的环绕布线电阻)的规定值大幅度地放宽。另外，在配置于输入输出单元之间的电源单元12A中配置有电源的引入金属布线及电源线与接地线之间的二极管D3，且未配置ESD保护电路124。另外，在电源单元13A中配置有接地的引入金属布线，且未配置ESD保护电路121。由此，电源单元12A、13A能够与输入输出单元11的面积相比缩小，从而能够使电源单元12A、13A的单元宽度及单元高度与输入输出单元11的单元宽度及单元高度一致。这是ESD保护电路的削减效果，将ESD保护电路配置在IO区域内侧来应对的情况也大幅度减少。还能消除于由此附带产生的芯片内部区域的压迫或IO区域与环绕布线的连接、凹凸部的产生等使设计复杂化的问题。另外，能够削减配置在比较例的IO区域的电源单元中的ESD保护电路的面积，从而能够相应地缩短芯片一条边长短的长度。由此，能够消除因输入输出焊盘线颈造成的面积增加的问题，从而能够缩小芯片面积。
<变形例1>
对变更了实施例1的ESD保护电路的单元布局的例子(变形例1)进行说明。
图14是变形例1的半导体器件的ESD保护电路的布局图，与配置在图9的下边(芯片端部21)侧的ESD保护电路的朝向对应。变形例1的半导体器件使两个ESD保护电路中所具有的RC定时器共用。从芯片端部24侧起按照N沟道晶体管Q1、反相器INV1、RC定时器126、反相器INV1、N沟道晶体管Q1的顺序配置。图14的第一ESD保护电路124A沿着X方向配置成多个纵列。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的ESD保护电路124A也与配置在芯片端部21侧的ESD保护电路124A同样地配置。
由此，能够使RC定时器126在变形例1的芯片中占据的总面积与实施例1相比减半。例如，当如图13所示使RC定时器126占据ESD保护电路124的30％的面积时，如图14所示，能够使变形例1的ESD保护电路124A的面积削减15％。
<变形例2>
对向实施例1的输入输出单元追加了其他功能的例子(变形例2)进行说明。
图15是变形例2的半导体器件的IO区域的电路图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。图16是图15的IO区域的布局图。变形例2的半导体器件具备与通常的输入输出单元11不同的输入输出单元11A。输入输出单元11A除了具备输入输出单元11的功能之外，还具备由施密特触发器的或非门(NOR)114或反相器115等逻辑电路构成的功能。或非门114及反相器115与电源布线211和接地布线212连接。其结果是，输入输出单元11A与输入输出单元11相比面积变大。例如，当使输入输出单元11A的单元宽度与输入输出单元11的单元宽度一致时，输入输出单元11A的单元高度与输入输出单元11的单元高度相比变高。但是，通过设为在配置输入输出单元11A的部位不配置ESD保护电路124，能够将输入输出单元11A的高度变高的部分吸收。在面积不同的各种规格的输入输出单元中使单元宽度一致的情况下或在使宽度窄化时，存在向芯片内侧突出的单元。以将该突出部由ESD保护电路124的配置区域吸收的方式进行配置。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的输入单元11A也与配置在芯片端部21侧的输入单元11A同样地配置。
由此，通过对输入输出单元宽度的统一(或宽度窄化)，能够实现基于等节距化(窄节距化)的面积削减。另外，能够消除因输入输出单元的平坦化造成的芯片内部区域的压迫或凹凸部的产生等设计的复杂化。
<变形例3>
对变更了实施例1的焊盘的位置的例子(变形例3)进行说明。
图17是变形例3的半导体器件的IO区域的布局图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。变形例3的半导体器件是将输入输出端子112、电源端子122及接地端子123配置在ESD保护电路124与芯片端21之间的例子。输入输出端子112、电源端子122及接地端子123的宽度是与输入输出单元11为相同程度或相比较小的宽度。变形例3的半导体器件的输入输出单元11、电源单元12A、13A及ESD保护电路124与实施例1相同。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的输入输出端子112、电源端子122及接地端子123也与配置在芯片端部21侧的输入输出端子112、电源端子122及接地端子123同样地配置。
此外，在变形例3的半导体器件中，在输入输出电路111中使用与电源端子122连接的电源布线211的电源电压(VDD1)及与接地端子123连接的接地布线212的接地电压(VSS1)，在内部电路中使用电源布线221的电源电压(VDD2)及接地布线222的接地电压(VSS2)。在IO区域内除了电源电压(VDD1)及接地电压(VSS1)的布线之外还配置有电源电压(VDD2)及接地电压(VSS2)的布线。电源电压(VDD2)及接地电压(VSS2)也可以通过降压电路根据电源电压(VDD1)及接地电压(VSS1)来生成，还可以经由电源端子及接地端子从外部提供。
<变形例4>
对使实施例1的焊盘交错配置的例子(变形例4)进行说明。
图18是变形例4的半导体器件的IO区域的布局图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。图19是将图18的焊盘透视后的布局图。图20是将图18的焊盘去掉后的布局图。变形例4的半导体器件使输入输出单元11与变形例3相比宽度窄化(单元高度增大)，并使输入输出端子112、电源端子122、接地端子123在IO区域内交错配置(呈Z字形配置)。变形例4的输入端子112、电源端子122、接地端子123的宽度比输入输出单元11、电源单元12A、13A的宽度大。因此，一个输入输出端子112或电源端子122或电源端子123与输入输出单元11或电源单元12A或电源单元13A相邻的三个单元在俯视下重叠。一个电源端子122与相邻的输入输出单元11和电源单元13A在俯视下重叠。变形例4的半导体器件的输入输出单元11、电源单元12A、13A及ESD保护电路124除了单元形状之外均与实施例1、变形例3相同。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的输入输出端子112、电源端子122及接地端子123也与配置在芯片端部21侧的输入输出端子112、电源端子122及接地端子123同样地配置。
通过交错配置能够改善输入输出焊盘线颈，因此能够削减芯片面积。
<变形例5>
对变更了实施例1的电源布线/接地布线的配置的例子(变形例5)进行说明。
图21是变形例5的半导体器件的IO区域的电源布线与接地布线的接线图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。图22是图21的IO区域的布局图。在变形例5中，更换实施例1的ESD保护电路124的电源布线213和接地布线214的配置，并随之替换N沟道晶体管及P沟道晶体管等配置。除此之外，变形例5与实施例1相同。在输入输出单元11与ESD保护电路124相邻一侧的各自的内侧配置连接接地布线212、214。在图22的布局例中，输入输出单元11及ESD保护电路124与焊盘122在俯视下重叠，但为了便于观察，在图22中仅记载了重叠部分中的某一方。在图的左侧示出了输入输出单元11和ESD保护电路124的配置，在其右侧示出了焊盘122的配置。配置与输入输出单元11连接的电源布线211的区域、与输入输出单元11连接的接地布线212及与ESD保护电路124连接的接地布线214的区域、配置与ESD保护电路124连接的电源布线213的区域分别沿着X方向延伸。利用布线215将输入输出单元11的电源布线211与ESD保护电路124的电源布线213彼此连接。布线215是与电源布线211、213的金属相比更上层的低电阻的金属，配置在焊盘122之间的空间内。配置在图9的右边(芯片端部22)、上边(芯片端部23)、左边(芯片端部24)侧的电源布线及接地布线也与配置在芯片端部21侧的电源布线及接地布线同样地配置。
由此，成为易于应对电阻值和电流密度这些设计限制的布线结构。另外，由于接地布线的接线变得容易且能够用同层的金属连接，所以在布线总数少的产品中能够获得更大的效果。
<变形例6>
对电源域为多个的例子(变形例6)进行说明。
图23是变形例6的半导体器件的IO区域的布局图，与配置在图9的下边(芯片端部21)侧的IO区域的朝向对应。图24是图23的IO区域的电路图。在像变形例3那样使IO区域使用的电源与内部电路使用的电源不同的情况下，半导体器件内变成具备多个电源区域(电源域)。在变形例6的半导体器件中，具备利用电源(VDD1)及接地(VSS1)动作的电源域PD1、和利用电源(VDD2)及接地(VSS2)动作的电源域PD2，在IO区域内也具备电源域PD1和电源域PD2。电源域PD1及电源域PD2分别与实施例1同样地具备输入输出单元11、电源单元12A、13A及ESD保护电路124。变形例6的半导体器件在IO区域的电源域PD1与电源域PD2之间具备桥式单元(桥接电路)14。桥式单元14具备将电源域PD1的接地布线212与电源域PD2的接地布线222连接的双向的二极管D4、D5。二极管D4的阳极与接地布线212连接，阴极与接地布线222连接。二极管D5的阳极与接地布线222连接，阴极与接地布线212连接。电源布线211与电源布线221分离。
图25是用于说明图23的IO区域的课题的布局图。图26是用于说明解决图23的IO区域的课题的手段的布局图。例如，若在IO区域的第二电源域为以在内部电路中仅由电源单元12A、13A构成的方式形成的小规模的电源域，则ESD保护电路124的宽度与电源单元12A、13A及桥式单元14的宽度相比变宽，会产生死区空间15。在这种情况下，像图26的比较例那样有时最好使用包含ESD保护电路124的电源单元12、13。
实施例2
对将实施例1与比较例组合的例子(实施例2)进行说明。
图27是实施例2的半导体器件的概要布局图。图28是图27的IO区域的电路图，与配置在图27的下边(芯片端部21)侧的IO区域的朝向对应。半导体器件10B中有四种电源域，在附图上的芯片的左上和右下有两种应用了实施例1的技术的电源域，并在左下和右边有两种应用比较例的技术的电源域。即，半导体器件10B在一个半导体衬底上具备四个电源域PD1、PD2、PD3、PD4。电源域PD1、PD3的IO区域在芯片的外周部具备与实施例1相同的IO区域(输入输出单元11、输入输出端子112、电源单元12A、13A、电源端子122、接地端子123及ESD保护电路124)。电源域PD2、PD4的IO区域在芯片的外周部具备与比较例相同的IO区域(输入输出单元11、输入输出端子112、电源单元12、13、电源端子122及接地端子123)。在电源域PD1、PD2、PD3、PD4的IO区域的各个边界上具备桥式单元(桥接电路)14。电源域PD2、PD4的IO区域的面积比电源域PD1、PD3的IO区域的面积小。换言之，电源域PD2、PD4的IO区域沿着芯片端部的方向上的长度比电源域PD1、PD3的IO区域沿着芯片端部的方向上的长度小。
电源域PD1的输入输出单元11与电源布线211及接地布线212连接，电源单元12A与电源布线211及接地布线212连接，电源单元13A与接地布线212连接。ESD保护电路124与电源布线213及接地布线212连接。电源布线211、接地布线212、电源布线213沿着Y方向(芯片端22构成的边延伸的方向)延伸，且从芯片端部22起按照电源布线213、接地布线212、电源布线211的顺序配置。在电源域PD1内，也有输入输出单元11、电源单元12A、13A沿X方向串联配置的部分，在该部分中，电源布线211、接地布线212、电源布线213沿着X方向(芯片端21所构成的边延伸的方向)延伸。
电源域PD2的输入输出单元11与电源布线221及接地布线222连接，电源单元12与电源布线221及接地布线222连接，电源单元13与电源布线221及接地布线222连接。电源布线221、接地布线222沿着Y方向延伸，且从芯片端部22起按照接地布线222、电源布线221的顺序配置。
在电源域PD1与电源域PD2之间具备桥式单元14。桥式单元14具备将电源域PD1的接地布线212与电源域PD2的接地布线222连接的双向二极管D4、D5。二极管D4的阳极与接地布线212连接，阴极与接地布线222连接。二极管D5的阳极与接地布线222连接，阴极与接地布线212连接。电源布线211与电源布线221分离。
电源域PD1的输入输出端子(I/O)112、电源端子122、接地端子123以分别在俯视下重叠于输入输出单元11、电源单元12A、13A之上的方式配置，但也可以分别在俯视下与输入输出单元11、电源单元12A、13A分开来配置。电源域PD2的输入输出端子(I/O)112、电源端子122、接地端子123以分别在俯视下重叠于输入输出单元11、电源单元12、13之上的方式配置，但也可以分别在俯视下与输入输出单元11、电源单元12、13分开来配置。
电源域PD3的IO区域与电源域PD1的IO区域为相同结构。另外，电源域PD4的IO区域与电源域PD2的IO区域为相同结构。但是，电源域PD4的IO区域配置在芯片的角部，具有与芯片端部21相对的部分和与芯片端部24相对的部分。
此外，在半导体器件10B的芯片的四个角上具备角单元16。同一电源域内的角单元16具备该电源域的电源布线及接地布线。半导体器件10B与半导体器件10A同样地在比IO区域靠内侧的部位具备内部电路。
通过在小规模的电源域内配置比较例的ESD保护电路，并在大规模的电源域内配置实施例1的ESD保护电路，能够抑制芯片面积的增加。通过根据电源域的规模，局部地将比较例的ESD保护电路与输入输出电路串联配置，能够抑制例如因在模拟电路用的电源域内使用比较例的ESD保护电路而造成的模拟电路受噪音的影响等。
实施例1及变形例1～6能够适当地组合。另外，实施例1的变形例1～5能够作为实施例2的变形例。另外，实施例2及变形例1～5能够适当地组合。
以上，基于实施方式、实施例及变形例对由本发明人提出的技术方案进行了具体说明，但本发明并不限定于上述实施方式、实施例及变形例，当然能够进行各种变更。
附图标记说明
10、10A、10B、10S…半导体器件
11…输入输出单元
111…输入输出电路
D1、D2…二极管
Q2…P沟道晶体管
Q3…N沟道晶体管
INV3…反相器
112…输入输出端子(输入输出焊盘)
12、13…电源单元
121…ESD保护电路
122…电源端子(电源焊盘)
123…接地端子(接地焊盘)
12A…电源单元
124…ESD保护电路
126…RC定时器
R1…电阻
C1…电容
INV1…反相器
Q1…N沟道晶体管
13A…电源单元
D3…二极管
14…桥式单元(桥接电路)
16…角单元
21、22、23、24…芯片端部
D4、D5…二极管

Claims (20)

1.一种半导体器件，其特征在于，具备：
与第一焊盘连接的第一输入输出电路；
相对于所述第一输入输出电路配置在沿着芯片端部所构成的一条边的方向上且与第二焊盘连接的第二输入输出电路；和
配置在所述第一输入输出电路及所述第二输入输出电路的外侧的所述芯片端部附近的第一ESD保护电路，
所述第一ESD保护电路具备第一电阻、第一电容、第一反相器、和第一N沟道晶体管。
2.根据权利要求1所述的半导体器件，其特征在于，具备：
与第一电源焊盘连接的第一电源布线；和
与第一接地焊盘连接的第一接地布线。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第一输入输出电路及所述第二输入输出电路分别具备：阳极与信号布线连接且阴极与第一电源布线连接的第一二极管；阳极与第一接地布线连接且阴极与所述信号布线连接的第二二极管；和与所述信号布线连接的输出电路或输入电路。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第一电阻的一端与所述第一电源布线连接，
所述第一电阻的另一端与所述第一电容的一端连接，
所述第一电容的另一端与所述第一接地布线连接，
所述第一电阻的另一端与第一反相器的输入端连接，
所述第一反相器的输出端与第一N沟道晶体管的栅电极连接，
所述第一N沟道晶体管在所述第一电源布线与所述第一接地布线之间构成电流路径。
5.根据权利要求4所述的半导体器件，其特征在于，
具备第三二极管，其配置在所述第一输入输出电路与所述第二输入输出电路之间，所述第三二极管的阳极与所述第一接地布线连接且阴极与所述第一电源布线连接。
6.根据权利要求2所述的半导体器件，其特征在于，
具备相对于所述第一ESD保护电路配置在沿着所述一条边的方向上的第二ESD保护电路，
所述第二ESD保护电路具备：一端与所述第一电源布线连接的第二电阻；一端与所述第二电阻的另一端连接且另一端与所述第一接地布线连接的第二电容；以所述第二电阻的另一端为输入的第二反相器；以及栅电极与所述第二反相器的输出端连接且在所述第一电源布线与所述第一接地布线之间构成电流路径的第二N沟道晶体管。
7.根据权利要求2所述的半导体器件，其特征在于，
具备相对于所述第一保护电路配置在沿着所述一条边的方向上的第三ESD保护电路，
所述第三ESD保护电路具备：以所述第一电阻的另一端为输入的第三反相器；和栅电极与所述第三反相器的输出端连接且在所述第一电源布线与所述第一接地布线之间构成电流路径的第三N沟道晶体管。
8.根据权利要求2所述的半导体器件，其特征在于，
所述第一焊盘以在俯视下与形成有所述第一输入输出电路的区域重叠的方式配置，
所述第二焊盘以在俯视下与形成有所述第二输入输出电路的区域重叠的方式配置。
9.根据权利要求8所述的半导体器件，其特征在于，
所述第一焊盘以在俯视下与形成有所述第一输入输出电路的区域及形成有所述第二输入输出电路的区域重叠的方式配置，
所述第二焊盘以在俯视下与形成有所述第二输入输出电路的区域及形成有所述第一输入输出电路的区域重叠的方式配置。
10.根据权利要求2所述的半导体器件，其特征在于，
所述第一焊盘在俯视下与形成有所述第一ESD保护电路的区域相比配置于靠近所述一条边的那一侧，
所述第二焊盘在俯视下与形成有所述第一ESD保护电路的区域相比配置于靠近所述一条边的那一侧。
11.根据权利要求5所述的半导体器件，其特征在于，
所述第一电源布线具有在沿着所述一条边的方向上延伸的第三电源布线及第四电源布线，
所述第一接地布线具有在沿着所述一条边的方向上延伸的第三电源布线及第四接地布线，
所述第三电源布线与所述第一二极管的阴极和所述第三二极管的阴极连接，
所述第三接地布线与所述第二二极管的阳极和所述第三二极管的阳极连接，
所述第四电源布线与所述第一电阻的一端和所述第一N沟道晶体管连接，
所述第四接地布线与所述第一电容的另一端和所述第一N沟道晶体管连接。
12.根据权利要求11所述的半导体器件，其特征在于，
从所述芯片端部侧起按照所述第四接地布线、所述第四电源布线、所述第三接地布线、所述第三电源布线的顺序配置。
13.根据权利要求11所述的半导体器件，其特征在于，
从所述芯片端部侧起按照所述第四电源布线、所述第四接地布线、所述第三接地布线、所述第三电源布线的顺序配置。
14.根据权利要求2所述的半导体器件，其特征在于，具备：
与第二电源焊盘连接的第二电源布线；
与第二接地焊盘连接的第二接地布线；和
相对于所述第一输入输出电路配置在沿着芯片边缘的方向上的第三ESD保护电路，
所述第三ESD保护电路具备：一端与所述第二电源布线连接的第三电阻；一端与所述第三电阻的另一端连接且另一端与所述第二接地布线连接的第三电容；以所述第三电阻的另一端为输入的第三反相器；栅电极与所述第三反相器的输出端连接且在所述第二电源布线与所述第二接地布线之间构成电流路径的第二N沟道晶体管；以及阳极与所述第二接地布线连接且阴极与所述第二电源布线连接的第四二极管。
15.根据权利要求14所述的半导体器件，其特征在于，
具备将所述第一接地布线与所述第二接地布线连接的桥接电路，
所述桥接电路具备：阳极与所述第一接地布线连接且阴极与所述第二接地布线连接的第五二极管；和阳极与所述第二接地布线连接且阴极与所述第一接地布线连接的第六二极管。
16.一种半导体器件，其特征在于，具备：
与第一电源焊盘和第一接地焊盘连接的第一电源域；和
与第二电源焊盘和第二接地焊盘连接的第二电源域，
所述第一电源域具备：
与第一焊盘连接的第一输入输出电路；
相对于所述第一输入输出电路配置在沿着芯片端部所构成的一条边的方向上且与第二焊盘连接的第二输入输出电路；和
配置在所述第一输入输出电路及所述第二输入输出电路的所述芯片端部侧附近的第一ESD保护电路，
所述第一ESD保护电路具备第一电阻、第一电容、第一反相器、和第一N沟道晶体管，
所述第二电源域具备相对于所述第一输入输出电路配置在沿着芯片边缘的方向上的第二ESD保护电路，
所述第二ESD保护电路具备第二电阻、第二电容、第二反相器、第二N沟道晶体管和第四二极管，
在所述第一电源域与所述第二电源域之间具备将所述第一接地布线与所述第二接地布线连接的桥接电路。
17.根据权利要求16所述的半导体器件，其特征在于，具备：
与第一电源焊盘连接的第一电源布线；和
与第一接地焊盘连接的第一接地布线，
所述第一输入输出电路及所述第二输入输出电路分别具备：阳极与信号布线连接且阴极与第一电源布线连接的第一二极管；阳极与第一接地布线连接且阴极与所述信号布线连接的第二二极管；和与所述信号布线连接的输出电路或输入电路，
所述第一电阻的一端与所述第一电源布线连接，
所述第一电阻的另一端与所述第一电容的一端连接，
所述第一电容的另一端与所述第一接地布线连接，
所述第一电阻的另一端与第一反相器的输入端连接，
所述第一反相器的输出端与第一N沟道晶体管的栅电极连接，
所述第一N沟道晶体管在所述第一电源布线与所述第一接地布线之间构成电流路径。
18.根据权利要求17所述的半导体器件，其特征在于，
具备第三二极管，其配置在所述第一输入输出电路与所述第二输入输出电路之间，所述第三二极管的阳极与所述第一接地布线连接且阴极与所述第一电源布线连接。
19.根据权利要求17所述的半导体器件，其特征在于，
具备将所述第一接地布线与所述第二接地布线连接的桥接电路，
所述桥接电路具备：阳极与所述第一接地布线连接且阴极与所述第二接地布线连接的第五二极管；和阳极与所述第二接地布线连接且阴极与所述第一接地布线连接的第六二极管。
20.根据权利要求16所述的半导体器件，其特征在于，
所述第二电源域的沿着所述一条边的方向上的长度比所述第一电源域的沿着所述一条边的方向上的长度小。
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