JP3351440B2

JP3351440B2 - 半導体集積回路

Info

Publication number: JP3351440B2
Application number: JP18416093A
Authority: JP
Inventors: 修中山
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 1992-07-24
Filing date: 1993-07-26
Publication date: 2002-11-25
Anticipated expiration: 2017-11-25
Also published as: JPH0689973A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ゲートアレイ方式，
スタンダード方式等のカスタムＬＳＩに代表される半導
体集積回路に関し、特に、静電気放電による高電圧、あ
るいは高電流の過度現象によるＭＯＳ構造破壊あるいは
劣化を防止するために設けられる保護回路を有する半導
体集積回路に関するものである。

【０００２】

【従来の技術】従来、ＭＯＳ構造の半導体集積回路で
は、作り込まれているＩ／Ｏセルを静電気から保護する
ために保護回路を設けることが一般化している。最近の
半導体集積回路、特にゲートアレイ方式等のカスタムＬ
ＳＩに代表されるＡＳＩＣ(Application Spacific Inte
grated Circuit) では、例えば特開平１−２８９１３８
号公報に示されているように、各Ｉ／Ｏセル（Ｉ／Ｏバ
ッファ）の幅を狭くして作り込むことにより、一つのボ
ンディングパッドに対して複数のＩ／Ｏセルを接続して
出力電流を稼ぐ、いわゆるスライス型Ｉ／Ｏセルが用い
られるようになってきている。

【０００３】一方、従来の半導体集積回路の保護回路と
しては、従来から以下に示す二種類の構造が選択的に採
用されていた。

【０００４】（１）第１の構造は、ボンディングパッ
ドを基準として相補的な保護回路を対極位置に配置す
る。ここにいう相補的な保護回路とは、例えば正極性の
静電パルスに対して保護機能を持つ保護回路と、負極性
の静電パルスに対して保護機能を持つ保護回路とを組み
合わせて成るものをいう。

【０００５】図１１（ａ）は、相補的な保護回路の具体
的配置図で、ボンディングパッド３１ａの対極位置にそ
れぞれ一次保護回路３２ａ及び二次保護回路３３ａを設
け、さらに、この一次保護回路３２ａをＶ_CC電源バス３
４ａ、二次保護回路３３ａをＧＮＤ電源バス（図示せ
ず）及び内部回路にそれぞれ電気的に接続している。ま
た、同図（ｂ）はその等価回路で、一次保護回路３２ｂ
にＰ⁺／Ｎ^-ダイオード、二次保護回路３３ｂにＮ⁺／
Ｐ^-ダイオードを用いた場合の例が示されている。

【０００６】このような構成では、ボンディングパッド
３１ｂに対して正極性の電圧が印加されたときに一次保
護回路３２ｂが順方向に動作してボンディングパッド３
１ｂの電圧を下げる働きをし、他方、二次保護回路３３
ｂは負極性の電圧が印加されたときに順方向にバイアス
されてボンディングパッド３１ｂの電圧を下げる働きを
する。

【０００７】具体的には、同様のアイデアに基づく保護
回路の一例として、Robert J.Antionone(Electrical Ov
ertress Protection for Electronic Devices,pp.19)に
紹介された保護回路を図１２に示す。この回路では、ボ
ンディングパッド４１の周りにガードリングを入れ、ボ
ンディングパッド４１の両面に形成したＰ⁺ダイオード
４２との間に保護回路４３を形成している。なお、近接
するダイオード４４は、Ｎ⁺拡散抵抗によるダイオード
である。

【０００８】（２）第２の構造は、上述した第１の構
造と異なりボンディングパッドに対して対称に配置しな
いが、各保護回路は相補的に構成する。

【０００９】具体的な保護回路の一例として、Robert
J.Antionone(Electrical OvertressProtection for Ele
ctronic Devices,pp.18)に紹介された保護回路を図１３
に示す。特に、同図（ａ）は当該各保護回路を上側から
見た正面図、同図（ｂ）は当該各保護回路の断面図であ
り、これらの図からも明らかなように、二つの保護回路
５２，５３はボンディングパッド５１に対して対称の位
置には置かれていないが、それぞれ相補的な動作を行
う。

【００１０】

【発明が解決しようとする課題】現在、広く静電破壊耐
量試験の標準として、ＭＩＬスタンダード法あるいはＥ
ＩＡＪ法が用いられている。しかし、これらの試験法で
使用されるＥＳＤパルスは様々な立ち上り時間、パルス
幅を持つため、これらいずれの試験方法にも対応し得る
半導体集積回路の製造が困難であった。また、図１４
（ａ）にこれら静電破壊耐量試験を行う装置を等価回路
を示し、同図（ｂ）に各試験方法の測定条件を示めす。

【００１１】一般に、上記ＥＩＡＪ法の場合は、抵抗Ｒ
１が０オームの分だけ大電流が瞬間的に流れる。従っ
て、破壊は大電流、短時間幅で起こる。他方、ＭＩＬス
タンダード法では、高電圧、比較的幅が広いパルス幅に
て破壊が発生しやすいといわれている。

【００１２】ゲートアレイ等によるスライス型半導体集
積回路は図１５（ａ）に示すように、出力電流を大きく
とるために、複数（この図では三つ）のＩ／Ｏセル６２
ａ〜６２ｃを一つのボンディングパッド６１と電気的に
接続して構成している。このような構造のＡＳＩＣに対
して静電気からの保護を行う場合は、同図（ｂ）に示す
ように、ボンディングパッド７１と電源バス７３との間
に１つの一次保護回路７４を配置するとともに、ボンデ
ィングパッド７１と複数のＩ／Ｏセル７２ａ〜７２ｃと
の間に１つの二次保護回路７５を配置し、各保護回路７
４、７５に過電圧が供給されたときにその電位を低減さ
せる構成が考えられる。

【００１３】なお、この図１５（ａ）では、特に保護回
路への電源供給手段は図示させていないが、同図（ｂ）
にはその一態様として、電源バス７３を一次保護回路７
４に接続した構成を示す。

【００１４】このような保護回路を有する半導体集積回
路（この発明と比較するための比較例）では保護回路の
総面積に比べて、並列に配置する数が増加することによ
りＩ／Ｏセル（Ｉ／Ｏバッファ部）７２ａ〜７２ｃの総
面積が大きくなる場合は充分な保護が期待でず、また、
同図（ｂ）に示した程度の組み合わせの保護回路７４、
７５の持つ時定数では吸収できないような静電気パルス
あるいは大きなエネルギ−が印加された場合に、十分に
エネルギーが低減されず、これら保護回路７４、７５の
保護機能が十分に発揮されない。

【００１５】この発明は上記のような課題を解決するた
めになされたもので、１つのボンディングパッドに対し
て複数のＩ／Ｏセルが電気的に並列接続された構造を有
する半導体集積回路を対象とし、内部セルの総面積に応
じた静電気保護ができ、しかもＥＳＤパルス等のように
複雑な条件下で生じる過電圧、大電流の過度現象にも対
応可能な保護回路を有する半導体集積回路を提供するこ
とを目的とする。

【００１６】

【課題を解決するための手段】第１の発明に係る半導体
集積回路は、保護回路への電源供給手段は特に限定しな
いが１つのボンディングパッドに複数のＩ／Ｏセルと電
気的に並列接続した構造において、１つのボンディング
パッドとこのボンディングパッドと接続される複数のＩ
／Ｏセルとの間に、過電圧を低減させる複数の保護回路
をボンディングパッドに対して並列に配置し、これら保
護回路とＩ／Ｏセルとの間の配線を短絡させたことを特
徴としている。

【００１７】一方、第２の発明に係る半導体集積回路
は、１つのボンディングパッドに複数のＩ／Ｏセルと電
気的に並列接続した構造において、電源バスと１つのボ
ンディングパッドとの間に、過電圧を低減させる複数の
一次保護回路をボンディングパッドに対して並列に配置
し、このボンディングパッドとＩ／Ｏセルとの間に、過
電圧を低減させる複数の二次保護回路をボンディングパ
ッドに対して並列に配置し、これら二次保護回路のＩ／
Ｏセル側に存在する配線をそれぞれ短絡させたことを特
徴としている。

【００１８】なお、これら第１及び第２の発明における
ボンディングパッドは、２以上のボンディングパッドを
電気的に接続することにより、１つの共通パッドを構成
することを特徴としている。

【００１９】特に、これら複数の保護回路は同一の回路
であっても、それぞれ異なる保護機能を有する回路であ
ってもよく、望ましくは、これら複数の保護回路は上記
複数のＩ／Ｏセルと１対１に対応している方がよい。ま
た、これら保護回路は、同一の回路構成であるか否かを
問わず、入力された正極性の過電圧を低減させる回路、
あるいは入力された負極性の過電圧を低減させる回路で
あり、それぞれが動作条件及び素子，特性の異なる１又
は２以上のスイッチング素子を含んで構成されている。

【００２０】さらに、並列に配置された複数の保護回路
のＩ／Ｏセル側（第２の発明については一次保護回路の
電源バス側も対象）を短絡させる手段としては、複数の
保護回路と複数のＩ／Ｏセルとを電気的に接続する各配
線パターンを導電性金属ですべて接続するか、各部を接
続する配線パターン自体を短絡させる形状に加工する
か、あるいは共通の配線パターンで各部を接続すること
により実現する。

【００２１】なお、この明細書においては、電源バスと
ボンディングパッド間に配置された保護回路を特に、一
次保護回路といい、ボンディングパッドとＩ／Ｏセル間
に配置された保護回路を、特に二次保護回路という。ま
た、この明細書において電源供給手段には電源バスが含
まれ、この電源バスは電源を供給するＶ_CCバスとＧＮＤ
バスとを含む概念である。

【００２２】また、この第２の発明の応用例としては、
複数の二次保護回路のＩ／Ｏセルのみを短絡させる構造
としてもよい。

【００２３】

【作用】第１の発明における半導体集積回路は、外部か
ら１つのボンディングパッドに対して過電圧が入力され
た場合、このボンディングパッドと複数のＩ／Ｏセルと
の間に、並列に配置された複数の二次保護回路により、
入力された電圧を低減し、さらにこれら各二次保護回路
のＩ／Ｏセル側は短絡されているので、各Ｉ／Ｏセルの
入力電位はすべて同じに保たれる（過渡的にも同電位に
なる）。

【００２４】一方、第２の発明における半導体集積回路
は、ボンディングパッドに過電圧が入力された場合、複
数の一次保護回路において電圧値を低減している。この
とき、入力された電圧が十分低減された場合は複数のＩ
／Ｏセルにそのまま電圧が供給されるが、保護が不十分
なときはボンディングパッドと複数のＩ／Ｏセルとの間
に配置された複数の二次保護回路が作動することによ
り、これら二次保護回路のＩ／Ｏセル側は短絡されてい
るので、各Ｉ／Ｏセルの入力電位がすべて同じに保たれ
る（過渡的にも同電位になる）。

【００２５】次に、この第１及び第２の発明における複
数の一次保護回路及び二次保護回路は、１つのボンディ
ングパッドに対して並列に配置されたことを特徴とし、
さらに、各部を接続している配線を短絡させたことを特
徴としている。

【００２６】配線を短絡させる手段としては、各配線を
共通の導電性金属ですべて接続するか、配線パターンを
短絡した形状に加工するか、あるいは共通の幅の大きい
配線で各部を接続する。これらの手段によると、配線面
積を増加させることなく短絡部分の抵抗値を低減させる
ことができ、特に、各配線を共通の導電性金属ですべて
接続する手段は、パッドピッチが１００μｍ以下の場合
に有効である。

【００２７】上記複数の保護回路の配置方法としては、
例えば図１（ａ）に示すように、１つのボンディングパ
ッドと複数のＩ／Ｏセル間に２種類の二次保護回路（図
中、７４及び７５で示す）を構成する場合、同図（ｂ）
に示すように各二次保護回路を直列に配置する場合と、
同図（ｃ）に示すように並列に配置する構成が考えられ
る。なお、上記図１（ｂ）及び（ｃ）では、Ｉ／Ｏセル
が３つの場合の構成を示しており、いずれの図において
も、二次保護回路への電源供給手段は省略してある。ま
た、図に示した保護回路は、いずれも二次保護回路７
４、７５であるが、その保護機能は異なる回路であって
もよい。

【００２８】図１（ｂ）に示すように各二次保護回路７
４、７５を直列に配列した構成では、必然的に信号の流
れに対して直線的に配置されることになる。この場合、
各保護回路にＥＳＤパルスが伝わる時間にずれが生じ、
遅れて伝わる保護回路（後段の保護回路）が、効果を持
つ種類のパルスが減衰されないまま、前段の保護回路に
先に伝わることになるので、その保護回路が破壊される
おそれがある。

【００２９】一方、図１（ｃ）に示す各二次保護回路７
４、７５を並列に配置した構成では、１つのボンディン
グパッドから各二次保護回路７４、７５までの各距離が
略等しくなるので、各二次保護回路までのＥＳＤパルス
が伝播する時間を略均一にすることができる（各二次保
護回路が略均一に動作する）。さらに、この発明では各
配線を導電性金属で短絡させているので、各二次保護回
路のスイッチングタイムのずれによる弊害が解消され
る。

【００３０】また、この発明で適用する配線としては、
図１（ｃ）に示すようにボンディングパッド７１と複数
の二次保護回路７４，７５とをそれぞれ独立に接続する
構成とした場合、パッドピッチが１００μｍ以下の場合
に特に有効であるが、この発明で適用する配線パターン
はこの構成に限定されるものではない。

【００３１】すなわち、図２に示すようにボンディング
パッド７１と各二次保護回路７４〜７６とを共通の幅の
大きな配線パターン７７で接続する構成でもよい。

【００３２】この構成によると、各二次保護回路７４〜
７６の出力は自動的に短絡されるので、別個に短絡させ
るための導電性金属による配線を設ける必要がなくな
る。

【００３３】また、実際には、ボンディングパッド７
１、各二次保護回路７４〜７６及び各Ｉ／Ｏセル７２ａ
〜７２ｃ間をそれぞれ共通の配線パターン（下側Ａｌ配
線層）で接続し、これらセルの上に直行するように電源
バスＡ、Ｂ（上側Ａｌ配線層、これら電源バスはＶ_CCあ
るいはＧＮＤである）をそれぞれ形成し、必要な位置で
下側Ａｌ配線層と接続して回路を構成する。

【００３４】また、この第１及び第２の発明では、並列
に配置する複数の保護回路（一次保護回路及び二次保護
回路の両方、あるいは二次保護回路のみ）を、それぞれ
複数のＩ／Ｏセルに１対１に対応させて配置させる構成
をその一態様としている。

【００３５】図３は、この発明の比較例（図中、二次回
路への電源供給手段は省略してある）であり、１つのボ
ンディングパッド８１と複数のＩ／Ｏセル８２間に１つ
の二次保護回路８４のみを配置した半導体集積回路の構
成を示している。特に、このＡＳＩＣは、１つのボンデ
ィングパッド８１に対して６つのＩ／Ｏセルが対応する
ように設計されたものであり、各Ｉ／Ｏセル３２の許容
電流は３ｍＡとして示している。このとき、各ボンディ
ングパッド８１には電気的に並列接続するＩ／Ｏセルの
全許容電流が与えられる。例えば３つのＩ／Ｏセル８２
が電気的に並列接続させる場合には、９ｍＡの電流が１
つのボンディングパッド８１に与えられることになる。

【００３６】ただし、１つのボンディングパッド８１と
電気的に並列接続されるＩ／Ｏセル８２の数は、設計仕
様ごとに変わるため、予め配置される二次保護回路８４
の許容電流はすべて最大値に対応するように形成してお
かなければならない（この図３では、すべての二次保護
回路８４が２７ｍＡの電流値に対応できるように形成し
ている）。

【００３７】この場合、面積効率が低下するとともに、
もし、すべての二次保護回路８４を予め面積を小さく形
成しておくことにすると、特定のＥＳＤパルスに対して
保護機能が省かれたり最大の出力電流が与えられたと
き、保護能力が不足する。

【００３８】これに対し、図４（図中、二次保護回路へ
の電源供給手段は省略してある）に示すように、１つの
Ｉ／Ｏセル８２に対し、１つの二次保護回路８４を配置
する構成では、最大の面積効率を得ることが可能とな
る。また、仮に１つのボンディングパッドに対して接続
するＩ／Ｏセルの数が多い場合にはボンディングパッド
と各二次保護回路間の距離を略一定にすることはできな
いが、このような場合には図４の下側に示すように複数
のボンディングパッド８１を共通の幅の大きな配線パタ
ーンでいっしょに接続しておくことにより、共通のボン
ディングパッドとして利用することができ、かつ上記距
離（ボンディングパッドと各Ｉ／Ｏセル間）のばらつき
を最悪でもパッド間隔以下に抑えて構成することができ
る。

【００３９】さらに、図４に示すように複数種類の二次
保護回路８４を予め配置しておくことにより、想定され
るすべてのＥＳＤパルスに対応できる。なお、図中に示
した記号Ａ〜Ｌは二次保護回路８４の種類を示してお
り、すべて異なる種類の保護回路である必要はない（例
えば、３種類の異なる保護回路を配置し、保護回路Ａと
Ｄ、Ｇ、Ｊの各保護回路、保護回路ＢとＥ、Ｈ、Ｋの各
保護回路、保護回路ＣとＦ、Ｉ、Ｌの各保護回路がそれ
ぞれ同じ種類の保護回路であれば、いずれのボンディン
グパッドにも３種類の保護回路が同一個数ずつ接続さ
れ、さまざまなＥＳＤパルスに対して最高の保護性能を
得ることができる。また、この場合には、ボンディング
パッドと３種類の二次保護回路間の距離を概略同一にす
れば、ＥＳＤパルスの伝達時間のずれによる弊害の発生
を防ぐことができ、１つのボンディングパッドに接続す
るＩ／Ｏセルの数が多い場合に有効である）。

【００４０】また、複数種類の二次保護回路８４をユー
ザニーズに応じて必要な二次保護回路８４を組み合わせ
ることも可能である。

【００４１】また、以上説明した図３及び図４は、第１
の発明の構成についてのみ開示しているが、第２の発明
の構成についても同様の特徴がある。

【００４２】

【実施例】以下、この発明の一実施例を図５乃至図１０
を用いて説明する。なお、図中同一部分には同一符号を
付して説明を省略する。

【００４３】図５は、第１の発明に係る半導体集積回路
の一実施例による要部構造を示した図であり、この図で
は電源供給手段は省略してある。

【００４４】図において、ボンディングパッド１１と三
つのＩ／Ｏセル１４ａ〜１４ｃとの間に、このボンディ
ングパッド１１に対して並列に二次保護回路１５ａ〜１
５ｃが配置されている。また、二次保護回路１５ａ〜１
５ｃは、それぞれ動作原理の異なる回路、あるいは同一
の回路を組み合わせてなる。

【００４５】なお、この図５ではＩ／Ｏセル１４ａ〜１
４ｃの数だけ二次保護回路１５ａ〜１５ｃを並列に配置
しているが、必ずしもＩ／Ｏセルとこれら二次保護回路
とが１対１に対応する関係が技術的に要求されるわけで
はない。また、各二次保護回路１５ａ〜１５ｃは、例え
ば、その入力側に正極性の過電圧が入力されたとき該電
圧値を低減させる回路、負極性の過電圧が入力されたと
きに該電圧値が低減させる回路のいずれかであって、動
作条件及び時定数やオン抵抗値等のパラメータがそれぞ
れ異なる複数のスイッチング素子を任意に組み合わせて
なる。

【００４６】さらに、各二次保護回路１５ａ〜１５ｃと
Ｉ／Ｏセルとを接続している配線（例えば第１のＡｌ層
で形成される）は、導電性金属（例えば第３のＡｌ層）
で形成される配線１６により短絡されている。したがっ
て、ボンディングパッド１１側からサージ電圧等の過電
圧が入ると、これら二次保護回路１５ａ〜１５ｃが作動
してボンディングパッド１１の電圧を低減させるが、こ
れら二次保護回路１５ａ〜１５ｃのＩ／Ｏセル側に設け
られた金属配線１６によって短絡されているので、Ｉ／
Ｏセル１４ａ〜１４ｃへの入力電位はすべて同じになる
（過渡的にも同電位になる）。また、特定のＩ／Ｏセル
のみに過大な電圧が入力されて静電破壊を生じる事態を
回避することができる。

【００４７】なお、以上説明した第１の発明では（図
５）、導電性金属で形成された配線１６により、各二次
保護回路１５ａ〜１５ｃと各Ｉ／Ｏセル１４ａ〜１４ｃ
とを短絡させたが、特に、短絡させる構造はこの構成に
限定されない。すなわち、図６に示すように、各二次保
護回路１５ａ〜１５ｃと各Ｉ／Ｏセル１４ａ〜１４ｃと
を電気的に接続する配線パターンを短絡させる形状に加
工してもよい。さらに、前述した図４に示すように１つ
のボンディングパッドと各二次保護回路とを共通の幅が
大きい配線パターンで接続する構成でもよい。なお、こ
の構成により得られる効果はすでに述べている通りであ
る。

【００４８】しかし、パッドピッチが例えば１００μｍ
以下に縮小された場合には、必然的に二次保護回路とＩ
／Ｏセルとを接続する配線が細くなり、インピーダンス
が高くなる。このため、同一の配線層パターンで短絡し
た場合には、過渡的にＩ／Ｏセル１４ａ〜１４ｃの入力
電位が異なる状況が発生し、Ｉ／Ｏセルの保護が十分に
行えない場合が発生し得る。共通の太い配線でボンディ
ングパッド−二次保護回路−Ｉ／Ｏセル間を接続した場
合にはこのような問題は発生しにくい。さらに、図５に
示したように、接続用導電性金属で短絡すれば、一般に
第３層のＡｌ配線は第１層Ａｌ配線に比較してシート抵
抗が低く、しかも面積的に余裕があるので、太く、かつ
インピーダンスの低い短絡用配線が形成でき、なお一層
有利である（図５では、見易くするためにこの部分の
配線１６を細く描いてある）。また、いくつかの短絡手
段を併用することも有効である。

【００４９】次に、第２の発明に係る半導体集積回路の
一実施例による要部構造を図７に示す。

【００５０】この図７ではボンディングパッド１１と電
源バス１２との間に、このボンディングパッド１１に対
して並列に３つの一次保護回路１３ａ〜１３ｃが配置さ
れており、また、ボンディングパッド１１と三つのＩ／
Ｏセル１４ａ〜１４ｃとの間に、このボンディングパッ
ド１１に対して並列に３つの二次保護回路１５ａ〜１５
ｃが配置されている。一次保護回路１３ａ〜１３ｃ及び
二次保護回路１５ａ〜１５ｃは、それぞれ動作原理（あ
るいは保護機能）の異なる回路、あるいは同一の回路を
組み合わせてなる。

【００５１】なお、この図７ではＩ／Ｏセル１４ａ〜１
４ｃの数だけ、一次保護回路１３ａ〜１３ｃ及び二次保
護回路１５ａ〜１５ｃを並列に配置しているが、必ずし
もＩ／Ｏセルと各保護回路とが１対１に対応する関係が
技術的に要求されるわけではない。ここで、それぞれの
保護回路は、それぞれの動作に合わせてＶ_CC側、ＧＮＤ
側もしくは両者の電源バスに接続される。また、この図
７には複雑になることを避けるため、上記一次保護回路
１３ａ〜１３ｃに接続される電源バスの内の一本のみが
開示され、二次保護回路１５ａ〜１５ｃに接続される電
源バスは開示されていない。

【００５２】これら一次保護回路１３ａ〜１３ｃ及び二
次保護回路１５ａ〜１５ｃは、例えば、正極性の過電圧
が入力されたときに電圧値を低減させる回路、負極性の
過電圧が入力されたときに該電圧値を低減させる回路の
いずれかであり、動作条件及び時定数やオン抵抗値等の
パラメータ（素子特性）がそれぞれ異なる複数のスイッ
チング素子を任意に組み合わせてなる。

【００５３】また、二次保護回路１５ａ〜１５ｃとＩ／
Ｏセル１４ａ〜１４ｃとを接続している配線は金属配線
１６により短絡されている（パッドピッチが１００μｍ
以下の場合に特に有効）。ボンディングパッド１１にサ
ージ電圧等の過電圧が入力される場合は、まず一次保護
回路１３ａ〜１３ｃが作動して、電源バス１２との間に
低インピーダンスの経路を形成する。これでも不十分な
場合は、二次保護回路１５ａ〜１５ｃが作動してボンデ
ィングパッド１１の電圧を低減させるが、二次保護回路
１５ａ〜１５ｃとＩ／Ｏセル１４ａ〜１４ｃとを接続し
ている配線は電導性金属で形成した配線１６で短絡され
ているので、各Ｉ／Ｏセル１４ａ〜１４ｃの入力電位は
全て同じになる。したがって、特定のＩ／Ｏセルのみに
過大な電圧が入力されて静電破壊を生じる事態を回避す
ることができる。

【００５４】さらに、この第２の発明（図７）の応用例
としては、例えば図８に示すように、電導性金属で形成
した配線１６（図中、１６ａ、１６ｂで示す）を、二次
保護回路１５ａ〜１５ｃのＩ／Ｏセル側のみならず、一
次保護回路１３ａ〜１３ｃの電源バス側にも設ける構成
としてもよい。また、電源バス１２には電源供給用のバ
スとＧＮＤバスがあるので、各一次保護回路１３ａ〜１
３ｃをそれぞれ別のバスに接続するように構成しても有
効であるが、この図８に示すような金属配線１６ｂで短
絡させる構造は、各配線幅が１００μｍ以下の場合に特
に有効な構造である。配線パターンとしては、前述した
第１の発明と同様に、図４で示すように、各保護回路に
共通の、配線幅の大きい配線パターンとすること、図６
に示すように短絡した形状に配線パターンを加工するの
もよい。

【００５５】この応用例は、パッドピッチが１００μｍ
以下に縮小されたり、一次保護回路の構造に影響されて
各一次保護回路と電源バスとを結ぶ配線が細く、かつ長
くなり、その部分のインピーダンスが高くなった場合に
特に有効である。

【００５６】また、二次保護回路１５ａ〜１５ｃのみで
十分な場合には一次保護回路１３ａ〜１３ｃを省略する
こともでき、さらには、応用例として図９に示すよう
に、電源バス１２とボンディングパッド１１とを単に１
つの一次保護回路１３で構成しても同様の効果が得られ
る。

【００５７】なお、この第２の発明では、一次保護回路
を動作速度は遅いが大きなエネルギーを吸収するサイリ
スタ等で構成し、二次保護回路を動作速度の早いダイオ
ード等で構成するとより効果的である。

【００５８】次に、この発明の構成をさらに具体化した
構成について、図１０を用いて説明する。なお、この図
１０には前述した各構成（図５〜図９）のうち、特に、
図６に示した構成を具体化した構成を示しているが、他
の構成の場合も、その動作原理は同じである。また、こ
の図１０では二次保護回路への電源供給手段は省略され
ている。

【００５９】図１０において、第１の二次保護回路２２
ａ（図中、二次保護回路Ａで示す）がＮ⁺／Ｐ^-ダイオ
ード、第２の二次保護回路２２ｂ（図中、二次保護回路
Ｂで示す）がＰ⁺／Ｎ^-ダイオード、第３の二次保護回
路２２ｃが（図中、二次保護回路Ｂで示す）がサイリス
タで構成されている。また、出力バッファとして構成さ
れるＩ／Ｏセル２３ａ〜２３ｃはそれぞれｎチャネルＭ
ＯＳ−ＦＥＴ又はｐチャネルＭＯＳ−ＦＥＴで構成され
ている。

【００６０】この構成では、ボンディングパッド２１に
外部から負極性の静電気パルスが印加される場合、第１
の二次保護回路２２ａがオンし、正極性の静電気パルス
が印加される場合、第２の二次保護回路２２ｂがオンす
る。これにより、ボンディングパッド２１の入力電圧が
低減し、各Ｉ／Ｏセル２３ａ〜２３ｃに供給される電圧
が正常レベルに近づく。

【００６１】一方、第１及び第２の二次保護回路２２
ａ、２２ｂの保護能力では対応できないようなパルスが
印加された場合は第３の二次保護回路２２ｃが作動す
る。この場合、サイリスタのオン抵抗値が低いことから
このエネルギーが吸収され、Ｉ／Ｏセル２３ａ〜２３ｃ
に供給される入力電圧は十分低減されたものとなる。な
お、以上説明した実施例（図５〜図１０）では、三つの
Ｉ／Ｏセルに対して三つの一次保護回路及び二次保護回
路とを設けた場合を示しているが、これら一次保護回路
及び二次保護回路の数はＩ／Ｏセルの数より多くてもよ
い。

【００６２】また、この発明の原理によれば、図１０の
場合の二種類のダイオードやサイリスタのほか、様々な
動作条件やパラメータを有するスイッチング素子を同時
に配置することが可能となる。したがって、前述のＥＩ
ＡＪ法やＭＩＬスタンダード法のいずれにも対応可能な
半導体集積回路を構成することができる。この場合は、
ＭＩＬスタンダード法を考慮してパルス幅が広く電圧値
が高い波形に対してはこれを吸収するフィールド型のＭ
ＯＳトランジスタ、ＥＩＡＪ法を考慮してパルス幅が狭
く電圧値が数１００ボルトのものに対してはサイリスタ
やダイオードをボンディングパッドに接続することによ
り構成する。

【００６３】また、この発明は、保護回路として複数種
類の回路を配置することを特徴としている。これは、特
殊なＥＳＤパルスに対応できる保護回路もライブラリと
して用意し、ユーザの要求仕様に応じて該保護回路を選
定し、カスタマイズすることが可能である。

【００６４】

【発明の効果】以上のようにこの発明によれば、Ｉ／Ｏ
セルの数やパタ−ンの面積が増加した場合には、それに
応じた数の保護回路を面積が許す範囲で配置可能であ
り、このよう場合に静電破壊保護が不十分となる従来の
問題点が解消されるという効果がある。

【００６５】具体的には、各保護回路が１つのボンディ
ングパッドに対して並列に配置され、かつこれら各保護
回路のＩ／Ｏセル側（及び電源バス側）がショ−トした
構成としているので、１つのボンディングパッドから各
保護回路までの距離を略均一にすること、すなわち、各
保護回路にＥＳＤパルスが伝搬していくまでの時間を一
致させることができる。このため、すべての種類のパル
スを同時に減衰させられ、保護能力の向上が図れるとい
う効果がある。なお、供給される電流値が１つのＩ／Ｏ
セルで対応できる場合であっても、複数の保護回路を１
つのボンディングパッド及びＩ／Ｏセルにそれぞれ接続
しておき、クランプしておくことも可能である。

【００６６】また、この発明は保護回路として複数種類
の回路を配置することを特徴としている。これは、特殊
なＥＳＤパルスに対応できる保護回路をライブラリとし
て用意し、ユ−ザの要求仕様に応じてこれら保護回路を
選出し、カスタマイズすることを可能にするという効果
がある。

【００６７】また、ボンディングパッド間隔を縮小する
場合、各保護回路の間隔（あるいは幅）を縮小したもの
を設計しなおす必要がなく、保護回路を変更することな
く、配線パタ−ンを変更することのみにより、対応する
ことができる（図４）。

【００６８】また、各Ｉ／Ｏセルに対応して各保護回路
を配置することにより、出力電流を増大させるために複
数のＩ／Ｏセルを１つのボンディングパッドに多数並列
に接続する場合であっても、各保護能力も増大し、した
がって、各Ｉ／Ｏセルに過電圧によるダメ−ジが加わる
ことがない。逆に、この発明によれば大出力電流に対応
できるように大きい面積の保護回路を配置しておく必要
がないので、従来よりもはるかに面積効率が高い。

【００６９】さらに、相補的な動作を行う複数の回路、
動作条件や異なる複数のスイッチング素子を保護回路と
して入力セルと同時に配置可能なので、複雑な条件下で
生じる静電気パルスを効果的に吸収することができる。
したがって、静電気の放電による高電圧、もしくは大電
流の過度減少による回路破壊、劣化を未然に防止するこ
とができる。

【００７０】なお、この発明は、スライスが型のＩ／Ｏ
セルを有する半導体集積回路の場合に特に有効な保護手
段となるが、これに留まらず広く一般の半導体集積回路
にも適用することができる。

【図面の簡単な説明】

【図１】複数の保護回路を１つのボンディングパッドに
対して並列に配置することのこの発明における作用を説
明するための図である。

【図２】この発明に係る半導体集積回路における複数の
保護回路の配線構造を説明するための図である。

【図３】複数の保護回路を複数のＩ／Ｏセルのそれぞれ
の対応して配置することの作用を説明するための比較例
を示した図である。

【図４】複数の保護回路を複数のＩ／Ｏセルのそれぞれ
の対応して配置することのこの発明における作用を説明
するための図である。

【図５】第１の発明に係る半導体集積回路の第１の実施
例による要部構造を示す図である。

【図６】第１の発明に係る半導体集積回路の第２の実施
例による要部構造を示す図である。

【図７】第２の発明に係る半導体集積回路の第１の実施
例による要部構造を示す図である。

【図８】第２の発明に係る半導体集積回路の第２の実施
例による要部構造を示す図である。

【図９】第２の発明に係る半導体集積回路の第３の実施
例による要部構造を示す図である。

【図１０】第１の発明に係る半導体集積回路の具体的な
実施例による要部構造を示す図である。

【図１１】従来の半導体集積回路であって、複数の保護
回路を含む要部構成及び等価回路を示す図である。

【図１２】従来の他の半導体集積回路であって、複数の
保護回路を含む要部構造を示す図である。

【図１３】従来の他の半導体集積回路であって、複数の
保護回路を含む要部構造及び断面構造を示す図である。

【図１４】代表的な静電破壊耐量試験を行う装置の等価
回路図及び静電破壊耐量試験を行う際の測定条件を示し
た図である。

【図１５】マスタスライス型半導体集積回路の要部構成
を示した図及びこの半導体集積回路に一次及び二次保護
回路を配置した場合の要部構成を示す図である。

【符号の説明】１１、７１、８１…ボンディングパッド、１３、１３ａ
〜１３ｃ…一次保護回路、７４〜７６、８４、１５ａ〜
１５ｃ…二次保護回路、１４ａ〜１４ｃ、７２ａ〜７２
ｃ、８２…Ｉ／Ｏセル、１６、１６ａ、１６ｂ…金属配
線。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 27/06 H01L 27/08 H01L 21/822 H01L 21/8232

Claims

(57)【特許請求の範囲】

【請求項１】１つのボンディングパッドに複数のＩ／
Ｏセルを電気的に並列接続した構造を有する半導体集積
回路において、前記１つのボンディングパッドと複数のＩ／Ｏセルとの
間に、過電圧を低減させる複数の保護回路を該１つのボ
ンディングパッドに対して並列に配置し、前記並列に配置された複数の保護回路と複数のＩ／Ｏセ
ルとの間の配線を短絡させたことを特徴とする半導体集
積回路。
【請求項２】１つのボンディングパッドに複数のＩ／
Ｏセルを電気的に並列接続した構造を有する半導体集積
回路において、前記１つのボンディングパッドと電源バスとの間に、過
電圧を低減させる複数の１次保護回路を該１つのボンデ
ィングパッドに対して並列に配置するとともに、前記１
つのボンディングパッドと複数のＩ／Ｏセルとの間に、
過電圧を低減させる複数の２次保護回路を該１つのボン
ディングパッドに対して並列に配置し、かつ該複数の２
次保護回路と複数のＩ／Ｏセルとの間の配線を短絡させ
たことを特徴とする半導体集積回路。
【請求項３】前記１つのボンディングパッドを複数電
気的に接続することにより、該接続された複数のボンデ
ィングパッドで１つの共通パッドを構成することを特徴
とする請求項１又は２記載の半導体集積回路。
【請求項４】前記ボンディングパッドに対して並列に
配置された複数の保護回路は、それぞれが前記各Ｉ／Ｏ
セルに対して１体１に対応して配置されていることを特
徴とする請求項１〜３のいずれか一項記載の半導体集積
回路。
【請求項５】前記ボンディングパッドに対して並列に
配置された複数の保護回路は、それぞれが入力された正
極性の過電圧を低減させる回路と、負極性の過電圧を低
減させる回路のいずれかであることを特徴とする請求項
１〜４のいずれか一項記載の半導体集積回路。
【請求項６】前記保護回路は、それぞれが動作条件及
び素子特性の異なる１又は２以上のスイッチング素子を
含むことを特徴とする請求項５記載の半導体集積回路。
【請求項７】前記配線を短絡させる手段は、各接続用
配線のそれぞれを共通する導電性金属に接続するか、配
線パターン自体を短絡させた形状に加工するか、あるい
は共通の配線で各部を接続することを特徴とする請求項
１〜４のいずれか一項記載の半導体集積回路。