JP6348009B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6348009B2
JP6348009B2 JP2014145152A JP2014145152A JP6348009B2 JP 6348009 B2 JP6348009 B2 JP 6348009B2 JP 2014145152 A JP2014145152 A JP 2014145152A JP 2014145152 A JP2014145152 A JP 2014145152A JP 6348009 B2 JP6348009 B2 JP 6348009B2
Authority
JP
Japan
Prior art keywords
pad
semiconductor device
wiring
row
connection portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014145152A
Other languages
English (en)
Other versions
JP2016021522A (ja
Inventor
信敬 那須
信敬 那須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2014145152A priority Critical patent/JP6348009B2/ja
Priority to US14/799,564 priority patent/US9443811B2/en
Priority to CN201510414969.8A priority patent/CN105280595B/zh
Publication of JP2016021522A publication Critical patent/JP2016021522A/ja
Priority to US15/231,030 priority patent/US9659887B2/en
Application granted granted Critical
Publication of JP6348009B2 publication Critical patent/JP6348009B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/0557—Disposition the external layer being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0612—Layout
    • H01L2224/0615—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry
    • H01L2224/06154—Mirror array, i.e. array having only a reflection symmetry, i.e. bilateral symmetry covering only portions of the surface to be connected
    • H01L2224/06155—Covering only the peripheral area of the surface to be connected, i.e. peripheral arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0651—Function
    • H01L2224/06515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0801—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0951—Function
    • H01L2224/09515—Bonding areas having different functions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、半導体装置、特に、半導体装置のパッドレイアウトに関する。
半導体集積回路などの半導体装置は、その高機能化及び大規模化に伴って、より複雑な回路ブロックを有するものとなっている。また、半導体装置における外部との接続インターフェースとして、より多くのパッドが設けられる。従って、半導体装置のサイズの縮小を図る場合、回路ブロックの微細化のみならず、パッドレイアウト及びパッドから回路ブロックへの配線を含めた装置設計を行う必要がある。
例えば、特許文献１には、基板の中央部に形成された内部セル領域と、内部セル領域の周囲に形成され、複数列配置された複数の入出力セルと、基板の周縁部に形成された複数のパッドとを備え、相対的に内側の入出力セル列を構成する入出力セルは、相対的に外側の入出力セル列を構成する入出力セルの上部に形成された配線を介してパッドに接続された半導体集積回路が開示されている。
また、特許文献２には、基板の一辺に沿って１列に設けられた複数の第１バッファセルと、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられた複数の第２のバッファセルと、複数の第１バッファセルの上部に１列に設けられた複数の第１パッドと、複数の第１バッファセルよりも基板の中央寄りの位置に１列に設けられた複数の第２パッドと、を備え、当該複数の第２パッドは、各々が複数の第１バッファセルのいずれか１つと個別に接続される複数の第３パッドと、各々が複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッドとを含む半導体装置が開示されている。
特開2004-179184号公報 特開2012-235048号公報
半導体装置は一般に複数層の配線層を有し、パッドやパッドから回路ブロックまでの配線はこの多層配線層内に設けられている。例えば回路ブロックを構成する基板や回路構造層上に多層配線層を積層して半導体装置を作製する場合、多層配線層の表面にパッドが形成される。また、パッド及び回路ブロックは、多層配線層内に設けられた金属配線によって接続されている。多層配線層には複数のスルーホールが設けられ、金属配線はスルーホールを用いて他の配線層に接続される。
一方、パッド上にはボンディングワイヤが形成されるため、パッドへのワイヤボンディング時において、ボンディング装置のヘッドがパッドに当接される。また、ワイヤボンディングを行う前においても、装置の機能テストを行う際には、パッドにプローブを当接させる。このように、パッドには製造時において物理的な力が加わるため、その直下には内部回路に直接接続されるようなスルーホールを設けないことが好ましい。
また、上記したワイヤボンディングやプロービングテストを行うため、少なくとも製造時においては、パッド上にはパッシベーション膜が設けられない。従って、仮にパッドの直下において内部回路に直接接続されるようなスルーホールを設けると、上記した物理的な力によってスルーホールが変形する可能性があるだけでなく、製造時において水などの異物が進入する可能性がある。これらの品質的な理由などから、パッドにはそのパッド領域から引き出した部分が設けられ、当該引き出し部をパッシベーション膜によって保護し、引き出し部の下にスルーホールが設けられる。
装置サイズを削減するためには、パッドのサイズ、形状及び配置のみならず、引き出し部を含めてレイアウトを検討することが望ましい。
本発明は上記した点に鑑みてなされたものであり、パッド及び引き出し部のレイアウトが最適化され、装置サイズを削減することが可能な半導体装置を提供することを目的としている。
本発明による半導体装置は、半導体基板上に設けられ、一列に整列して全体としてパッド列を形成する複数のパッドからなるパッド群を有し、パッド群は、各々からパッド列の列方向に垂直な第１の方向に伸長する第１の接続部が形成された少なくとも１つの第１のパッドと、各々から第１の方向とは反対の第２の方向に伸長する第２の接続部が形成された少なくとも１つの第２のパッドと、を有し、少なくとも１つの第２のパッドは、少なくとも１つの第１のパッドの中心を通るパッド列の列方向から、第１の方向に、第１の接続部の第１の方向に沿った接続部長だけ移動した位置に形成されていることを特徴としている。
本発明の実施例による半導体装置によれば、パッド及び引き出し部を含めたパッド領域のレイアウトが最適化され、配線層の主面を無駄なく有効的に活用し、配線効率を最適化することが可能となる。従って、装置サイズを削減することが可能となる。
（ａ）は実施例１の半導体装置の上面を模式的に示す図であり、（ｂ）はその部分拡大図である。 （ａ）及び（ｂ）は、実施例１の半導体装置の断面を示す図である。 実施例１の半導体装置におけるパッドの具体例及び保護回路の配置例を模式的に示す上面図である。 実施例１の変形例の半導体装置の部分拡大図である。
以下に本発明の実施例を詳細に説明する。
図１（ａ）は、実施例１の半導体装置１０の上面を模式的に示す図である。半導体装置１０は、半導体基板（以下、単に基板と称する）１１内に回路ブロックＣＢが形成された構造を有している。回路ブロックＣＢは、基板１１に垂直な方向から見たとき、すなわち上面視において基板１１の中央に形成されている。本実施例においては、基板１１及び回路ブロックＣＢが上面視において矩形形状を有する場合について説明する。
半導体装置１０は、複数のパッドからなるパッド群１２を有している。複数のパッドの各々には、そのパッドの各々から伸長し、回路ブロックＣＢへの配線に接続された接続部ＣＮが形成されている。接続部ＣＮの各々は、パッドの引き出し部を構成している。また、複数のパッドの各々は、１列に整列し、接続部ＣＮを含め、全体としてパッド列ＰＬを形成している。接続部ＣＮの各々は、パッド列ＰＬの長手方向（列方向）に垂直な方向（すなわち短手方向）に沿ってパッドの各々から伸長して形成されている。
なお、本実施例においては、パッド群１２が上面視において回路ブロックＣＢの外側に形成されている場合について説明する。また、本実施例においては、２つのパッド列ＰＬが基板１１の対向する２辺に沿って形成されている場合について説明する。また、パッド群が回路ブロックＣＢに周縁部に沿って形成されている場合について説明する。また、パッド群１２のパッドの各々、及び接続部ＣＮの各々は、それぞれ、矩形形状を有し、パッド列ＰＬの短手方向に同一の長さを有する場合について説明する。
また、本実施例においては、パッド群１２のパッドのうち、接続部ＣＮが基板１１の周縁部側に形成されたパッドをパッド１２Ａ（第１のパッド）とする。同様に、接続部ＣＮが回路ブロックＣＢ側（パッド１２Ａとは反対側）に形成されたパッドをパッド１２Ｂ（第２のパッド）とする。パッド群１２は、少なくとも１つの第１及び第２のパッド１２Ａ及び１２Ｂを有する。
半導体装置１０は、パッド群１２の長辺に隣接して設けられた表面配線１３を有している。表面配線１３は、パッド群１２及び接続部ＣＮの各々と同じ階層の配線層において、パッド列ＰＬの各々を挟むように複数個形成されている。表面配線１３には、例えば電源電位が入力される。
図１（ｂ）は、図１（ａ）の破線で囲まれた部分ＢＬＰを拡大して示す部分拡大図である。パッド群１２は、一対の表面配線（第１及び第２の表面配線１３Ａ及び１３Ｂ）に挟まれた領域（配線間領域と称する）に形成されている。第１のパッド１２Ａには、パッド１２Ａからパッド列ＰＬの列方向に垂直に、かつ基板１１の外側に向かって（第１の方向ＤＲ１に）伸長する接続部（第１の接続部）ＣＮ１が形成されている。また、第２のパッド１２Ｂには、パッド１２Ｂからパッド列ＰＬの列方向に垂直に、かつ基板１１の内側に向かって（第１の方向とは反対の方向に（第２の方向ＤＲ２に））伸長する接続部（第２の接続部）ＣＮ２が形成されている。第１及び第２の接続部ＣＮ１及びＣＮ２は、基板１１内に設けられた回路ブロックＣＢに接続されている。
図１（ｂ）に示すように、パッド１２Ｂは、パッド１２Ａの中心を通るパッド列ＰＬの列方向から、第１の方向ＤＲ１に、接続部ＣＮ１の第１の方向ＤＲ１に沿った長さだけ移動した位置に形成されている。より具体的には、パッド１２Ａはパッド１２Ａの領域の中心である中心点ＣＰ１を有し、同様にパッド１２Ｂは中心点ＣＰ２を有している。パッド１２Ａ及び１２Ｂの各々は、パッド列ＰＬの列方向に垂直な方向に沿った長さであるパッド長Ｌ１を有している。また、接続部ＣＮ１及びＣＮ２は、そのパッド列ＰＬの列方向に垂直な方向に沿った長さである接続部長Ｌ２を有している。
基板１１に垂直な方向から見たとき、パッド１２Ｂの中心点ＣＰ２は、パッド１２Ａの中心点ＣＰ１の各々を結んで形成された中心軸ＣＡから第１の方向ＤＲ１に距離ＤＴ１だけずらした位置に配置されている。本実施例においては、距離ＤＴ１は、隣接するパッド１２Ａの接続部ＣＮ１の接続部長Ｌ２と同一である。すなわち、パッド１２Ｂは、中心軸ＣＡから第２の方向ＤＲ２とは反対の方向である第１の方向ＤＲ１に、隣接するパッド１２Ａにおける接続部ＣＮ１の接続部長Ｌ２だけ移動した位置に配置されている。接続部長Ｌ２は、パッド長Ｌ１よりも小さい。
このように、パッド１２Ａ及び１２Ｂは、厳密には１直線状に配置されていない。しかし、パッド１２Ａ及び１２Ｂ並びに接続部ＣＮ１及びＣＮ２は、全体としてほぼ１直線状に配置される。従って、パッド１２Ａ及び１２Ｂ並びに接続部ＣＮ１及びＣＮ２からなるパッド列ＰＬの幅ＰＬＷ、すなわちパッド列ＰＬの長手方向に垂直な方向に沿った距離が最小化される。具体的には、パッド列ＰＬの領域の幅ＰＬＷは、（パッド長Ｌ１）＋（接続部長Ｌ２）となる。また、パッド列ＰＬの領域は、上面視において凹凸のないほぼ矩形の形状となる。従って、パッド群１２に隣接する表面配線１３を直線状に形成できるなど、単純な配線を形成することが可能となり、配線形成が容易になる。
仮に、パッド１２Ａ及び１２Ｂのみを１直線状に配列した場合、パッド列ＰＬの領域の有効幅は、（パッド長Ｌ１）＋（接続部長Ｌ２）＋（接続部長Ｌ２）となり、パッド列ＰＬの領域の幅が実質的に拡大してしまう。より具体的には、パッド群１２のうち、パッド１２Ａが形成されている部分については第１の方向ＤＲ１に、パッド１２Ｂが形成されている部分については第２の方向ＤＲ２に、それぞれパッド列ＰＬの領域に凸部が形成されてしまう。このようなパッド列ＰＬの周辺に表面配線１３を形成する場合、当該凸部において表面配線を屈曲させることとなり、配線形成が複雑化する。
なお、本実施例においては、パッド１２Ｂのシフト距離ＤＴ１は、パッド長Ｌ１よりも小さい。すなわち、パッド１２Ｂは、中心軸ＣＡから、パッド長Ｌ１を越えない範囲で、パッド列ＰＬの短手方向に移動した位置に設けられている。従って、パッド１２Ａ及び１２Ｂが厳密に１直線状に形成されている場合に比べて、パッド１２Ａ及び１２Ｂの位置は大きく変更されていない。従って、パッドの位置に合わせるようにプローブカードを作製する場合、本実施例においてはパッドのずれ自体が小さいため、プローブカードの針立て方式が限定されず、本実施例の半導体装置１０用のプローブカードとして、例えば、１直線状にパッド１２Ａ及び１２Ｂを配列した場合の半導体装置に対する機能テスト用のプローブカードを使用することができる可能性がある。
図２（ａ）は、図１（ａ）におけるＶ−Ｖ線に沿った断面図である。図２（ｂ）は、図１（ａ）におけるＷ−Ｗ線に沿った断面図である。まず、図２（ａ）を用いて、半導体装置１０の構造について説明する。なお、本実施例においては、半導体装置１０がＤＲＡＭなどの半導体メモリである場合について説明する。まず、基板１１上には回路構造層ＣＳＬが形成されている。基板１１内及び回路構造層ＣＳＬ内には、回路ブロックＣＢが形成されている。回路ブロックＣＢは、例えばトランジスタやキャパシタを含み、メモリセルアレイ及び当該メモリセルアレイの記憶動作を制御する制御回路からなる。
回路構造層ＣＳＬ上には、複数の金属配線層からなる多層配線層ＭＷＬが形成されている。本実施例においては、多層配線層ＭＷＬは、第１の金属配線層Ｍ１、第２の金属配線層Ｍ２及び第３の金属配線層Ｍ３の３つの金属配線層が回路構造層ＣＳＬ上に形成された構造を有する場合について説明する。具体的には、多層配線層ＭＷＬは、回路構造層ＣＳＬ上に、第１の絶縁層ＩＳＬ１、第１の金属配線層Ｍ１、第２の絶縁層ＩＳＬ２、第２の金属配線層Ｍ２、第３の絶縁層ＩＳＬ３及び第３の金属配線層Ｍ３がこの順で順次積層された構造を有している。なお、図示していないが、第３の金属配線層Ｍ３は、パッドの各々上の領域を除いてパッシベーション膜によって覆われている。
図２（ａ）を用いて、パッド群１２の第１のパッド１２Ａと回路ブロックＣＢとの間の接続形態の一例について説明する。なお、図２（ａ）又は（ｂ）においては、それぞれ１つのパッド１２Ａ又は１２Ｂと回路ブロックＣＢとの接続形態のみを示しており、他のパッド１２Ａ及び１２Ｂにおける接続配線は省略してある。
第１のパッド１２Ａは、その接続部ＣＮ１によって多層配線層ＭＷＬ内の第１の配線群（回路ブロックＣＢへの第１の配線）Ｗ１に接続され、第１の配線群Ｗ１を介して、回路ブロックＣＢを静電気放電（ＥＳＤ：Electro Static Discharge）から保護するＥＳＤ保護回路（以下、単に保護回路と称する）ＥＰＣに接続されている。保護回路ＥＰＣは、例えばダイオード素子を含む。また、保護回路ＥＰＣは、多層配線層ＮＷＬ内の第２の配線群（回路ブロックＣＢへの第２の配線）Ｗ２に接続され、第２の配線群Ｗ２を介して回路ブロックＣＢに接続されている。すなわち、パッド１２Ａは、保護回路ＥＰＣを介して回路ブロックＣＢに接続されている。
具体的には、パッド１２Ａは第３の金属配線層Ｍ３に形成され、第３の金属配線層Ｍ３においてパッド１２Ａから接続部ＣＮ１が伸長している。接続部ＣＮ１の直下から第３の絶縁層ＩＳＬ３を貫通して第２の金属配線層Ｍ２に至るスルーホールが形成され、当該スルーホール内に配線Ｗ１１が形成されている。第２の金属配線層Ｍ２には、配線Ｗ１１から基板１１の外側に向かって保護回路ＥＰＣ上の領域に至る配線Ｗ１２が形成されている。
配線Ｗ１２の回路構造層ＣＳＬ側の表面から第２の絶縁層ＩＳＬ２を貫通して第１の金属配線層Ｍ１に至るスルーホールが形成され、当該スルーホール内に配線Ｗ１３が形成されている。第１の金属配線層Ｍ１には配線Ｗ１３に接続された配線Ｗ１４が形成されている。配線Ｗ１４の基板１１側の表面から第１の絶縁層ＩＳＬ１を貫通して回路構造層ＣＳＬ内の保護回路ＥＰＣに至るスルーホールが形成され、当該スルーホール内に配線Ｗ１５が形成されている。このようにしてパッド１２Ａは第１の配線群Ｗ１を介して保護回路ＥＰＣに接続されている。
次に、配線Ｗ１５が形成されていない保護回路ＥＰＣ上の回路構造層ＣＳＬには、回路構造層ＣＳＬ及び第１の絶縁層ＩＳＬ１を貫通して第１の金属配線層Ｍ１に至るスルーホールが形成され、当該スルーホール内には配線Ｗ２１が形成されている。第１の金属配線層Ｍ１には、配線Ｗ２１から回路ブロックＣＢ上の領域に至る配線Ｗ２２が形成されている。配線Ｗ１２の回路構造層ＣＳＬ側の表面には、第１の絶縁層ＩＳＬ１を貫通して回路構造層ＣＳＬ内の回路ブロックＣＢに至るスルーホールが形成され、当該スルーホール内には配線２３が形成されている。このようにして、保護回路ＥＰＣは第２の配線群Ｗ２を介して回路ブロックＣＢに接続されている。
なお、図２（ａ）においては、理解の容易さのため、パッド１２Ａの下の領域に第２の配線群Ｗ２が形成されているように図示した。しかし、第２の配線群Ｗ２は、パッド１２Ａの下の領域を迂回して形成されていることが望ましい。多層配線層ＭＷＬ内の配線は、パッド列ＰＬを横断する場合、パッド間の領域など、上面視においてパッド領域に重ならない多層配線層ＭＷＬの領域を用いて形成されていることが望ましい。
また、図２（ａ）に図示した配線構成は一例に過ぎない。例えば、第１の配線群Ｗ１は、第１の接続部ＣＮ１の直下から第３の絶縁層ＩＳＬ３、第２の金属配線層Ｍ２及び第２の絶縁層ＩＳＬ２を貫通して第１の金属配線層Ｍ１に至る配線を形成した後、第１の金属配線層Ｍ１の配線から第１の絶縁層ＩＳＬ１を貫通して保護回路ＥＰＣに至る配線を形成することによって形成されていてもよい。また、第２の配線群Ｗ２は、保護回路ＥＰＣから第１の絶縁層ＩＳＬ１を貫通して第１の金属配線層Ｍ１に至る配線を形成し、同じ配線層すなわち第１の金属配線層Ｍ１のパッド間領域を通って回路ブロックＣＢ上の領域に至る配線を形成した後、第１の絶縁層ＩＳＬ１を貫通して回路ブロックＣＢに至る配線を形成することによって形成されていてもよい。
次に、図２（ｂ）を用いて第２のパッド１２Ｂと回路ブロックＣＢとの間の接続形態の一例について説明する。第２のパッド１２Ｂは、その接続部ＣＮ２によって多層配線層ＭＷＬ内の第３の配線群（回路ブロックＣＢへの第３の配線）Ｗ３に接続され、第３の配線群Ｗ３を介して回路ブロックＣＢに接続されている。
具体的には、パッド１２Ｂは第３の金属配線層Ｍ３に形成され、第３の金属配線層Ｍ３においてパッド１２Ｂから接続部ＣＮ２が伸長している。接続部ＣＮ２の直下から第３の絶縁層ＩＳＬ３を貫通して第２の金属配線層Ｍ２に至るスルーホールが形成され、当該スルーホール内に配線Ｗ３１が形成されている。第２の金属配線層Ｍ２には、配線Ｗ３１から回路ブロックＣＢ上の領域に至る配線Ｗ３２が形成されている。
配線Ｗ３２の回路構造層ＣＳＬ側の表面から第２の絶縁層ＩＳＬ２を貫通して第１の金属配線層Ｍ１に至るスルーホールが形成され、当該スルーホールに配線Ｗ３３が形成されている。第１の金属配線層Ｍ１には配線Ｗ３３に接続された配線Ｗ３４が形成されている。配線Ｗ３４の基板１１側の表面から第１の絶縁層ＩＳＬ１を貫通して回路構造層ＣＳＬ内の回路ブロックＣＢに至るスルーホールが形成され、当該スルーホール内に配線Ｗ３５が形成されている。このようにしてパッド１２Ｂは第３の配線群Ｗ３を介して回路ブロックＣＢに接続されている。
なお、図２（ｂ）に示した配線構成は一例に過ぎない。例えば、第３の配線群Ｗ３は、他の配線や回路の配置状況によっては、以下のように形成されていてもよい。まず、接続部ＣＮ２の直下から第３の絶縁層ＩＳＬ３、第２の金属配線層Ｍ２及び第２の絶縁層ＩＳＬ２を貫通して第１の金属配線層Ｍ１に至る配線を形成し、第１の金属配線層Ｍ１内を回路ブロックＣＢに向かう配線を形成する。次に、第１の金属配線層Ｍ１から第２の絶縁層ＩＳＬ２を貫通して第２の金属配線層Ｍ２に至る（基板１１とは反対方向）配線を形成した後、第２の金属配線層Ｍ２内を回路ブロックＣＢ上の領域に至る配線を形成し、第２の絶縁層ＩＳＬ２、第１の金属配線層Ｍ１及び第１の絶縁層ＩＳＬ１を貫通し、回路構造層ＣＳＬ内に至る配線を形成する。つまり、各配線層を上下に引き回すように配線されていてもよい。
ここで、第１のパッド１２Ａと第２のパッド１２Ｂの相違点、すなわち接続部ＣＮ１及びＣＮ２の引き出し方向の相違点について説明する。パッド群１２のうち、第１のパッド１２Ａを形成するか、第２のパッド１２Ｂを形成するか、すなわちパッドからどの方向に接続部を引き出すかは、配線効率を考慮して決定（選択）することができる。
具体的には、例えば、第１のパッド１２Ａのように、上面視において、パッド１２Ａに対して基板１１の外側に配置された保護回路ＥＰＣに接続されることを要する場合、その接続部ＣＮ１は、保護回路ＥＰＣ側、すなわちパッド１２Ａから見て基板１１の外側に形成される（引き出される）ことが望ましい。
一方、第２のパッド１２Ｂのように、パッド１２Ｂに対して基板１１の内側に配置された回路ブロックＣＢに接続されることを要する場合、その接続部ＣＮ２は、回路ブロックＣＢ側、すなわちパッド１２Ｂから見て基板１１の内側に形成される（引き出される）ことが望ましい。
このようにパッドにおける接続部ＣＮ１及びＣＮ２の形成位置を決定することで、配線距離の削減、金属配線層の層数の削減など、配線効率を最適化し、全体としてチップサイズの削減を図ることが可能となる。そして、パッド１２Ａ及び１２Ｂのようにパッドの形成位置を互いにパッド列ＰＬの短手方向にシフトさせることで、パッド及び接続部（引き出し部）の全体でのレイアウトが最適化され、さらにチップサイズを削減することができる。
なお、パッド群１２と基板１１の端部との間には一定の距離が必要となる。具体的には、パッド１２Ａ上にはボンディングワイヤが形成される。このワイヤボンディングの工程では、ボンディング装置のボンディングヘッドがパッドに当接される。従って、パッド１２Ａから基板１１に向かって装置を押すような力が加わる。パッド群１２を基板１１の端部に近づけすぎると、ワイヤボンディング工程において多層配線層ＭＷＬや基板１１が破損する可能性が高くなる。従って、パッド群１２は基板１１の端部からある程度の距離だけ離れて形成される必要がある。
パッド群１２と基板１１の端部との間における多層配線層ＭＷＬの領域は、配線領域として使用することが可能である。従って、上記した表面配線１３など、配線を形成することで当該領域を有効的に活用することができる。同様に、パッド群１２及び基板１１の端部間における回路構造層ＣＳＬや基板１１内の領域には、半導体回路を形成することができる。この回路構造層ＣＳＬ及び基板１１内の領域には、保護回路ＥＰＣを形成することが好ましい。保護回路ＥＰＣを基板１１の端部に近い領域に形成することで、配線効率を向上させることができる。さらに、ＥＳＤの被保護回路である回路ブロックＣＢから保護回路ＥＰＣを物理的に遠ざけることで、ＥＳＤの保護効率を向上させることができる。
従って、保護回路ＥＰＣはパッド１２Ａの回路ブロックＣＢとは反対側の位置に形成される。また、配線効率を考慮すると、パッド１２Ａの接続部ＣＮ１は、保護回路ＥＰＣ側である第１の方向ＤＲ１に引き出される（形成される）ことが望ましい。
また、本実施例においては、第２のパッド１２Ｂは、保護回路ＥＰＣには接続されない。これは、パッド１２Ｂが保護回路ＥＰＣに接続されることを必要としないパッドだからである。具体的には、パッド１２Ｂは、外部に接続されないパッドとして構成されている。パッド１２Ｂは、パッド１２Ｂ上にボンディングワイヤが形成されない非ボンディングパッドである。例えば、第２のパッド１２Ｂは、製造時における機能テスト（例えばバーンイン試験など）の際に、外部から回路ブロックＣＢに電源電圧を印可するために用いられるパッドである。また、パッド１２Ｂは、例えば、回路ブロックＣＢ内の内部電源をモニタリングするのに用いられるパッドである。
従って、本実施例においては、第２のパッド１２Ｂは、保護回路ＥＰＣを介することなく、回路ブロックＣＢに接続される。従って、パッド１２Ｂの接続部ＣＮ２は、配線効率を考慮すると、回路ブロックＣＢ側である第２の方向ＤＲ２（第１の方向ＤＲ１とは反対の方向）に引き出されることが望ましい。なお、パッド１２Ｂは、ボンディングワイヤが形成されない場合、そのパッドサイズをパッド１２Ａよりも小さくすることが可能となり、パッド群１２のパッド列ＰＬの長手方向に沿った距離を削減（短縮）することが可能となる。
なお、パッド群１２におけるパッド１２Ａ及び１２Ｂの配列順序は、回路ブロックＣＢへの配線効率を考慮して決定することができる。例えば、まずパッド１２Ｂの回路ブロックＣＢへの配線距離を考慮してパッド１２Ｂを配置し、他のパッド１２Ａをパッド１２Ｂの間に形成してもよい。また、パッド群１２の両端部を構成するパッドがパッド１２Ｂであり、間のパッドがパッド１２Ａであってもよい。また、パッド群１２の途中にパッド１２Ｂが点在して形成されていてもよい。
図３は、半導体装置１０における各パッド及び保護回路の配置を模式的に示す上面図である。まず、図３を用いて、保護回路ＥＰＣを介して回路ブロックＣＢに接続されるパッド１２Ａ及び保護回路ＥＰＣを介さずに直接回路ブロックＣＢに接続されるパッド１２Ｂの具体例について説明する。本実施例においては、パッド１２Ａとして、ＤＱパッド、ＶＳＳＱパッド、ＶＣＣＱパッド、ＡＤＤパッド、ＣＬＫパッド、ＶＳＳパッド及びＶＣＣパッドが形成されている。
ＤＱパッドは、回路ブロックへのデータの入出力に用いられるパッドである。ＶＣＣＱパッド及びＶＳＳＱパッドは、データの入出力の際に回路ブロックＣＢにそれぞれ電源電位及び接地電位を印可するのに用いられるパッドである。ＡＤＤパッドは、データを入出力するアドレスを指定するのに用いられるパッドである。ＣＬＫパッドは、回路ブロックＣＢにクロック信号を入出力するのに用いられるパッドである。ＶＣＣ及びＶＳＳパッドは、回路ブロックＣＢにそれぞれ電源電位及び接地電位を印可するのに用いられるパッドである。これらパッド１２Ａは、ボンディングワイヤによって外部に接続され、通常の動作時に外部からの信号が入出力されるパッドである。従って、保護回路ＥＰＣに接続される。
また、本実施例においては、パッド１２Ｂとして、ＶＰＰパッド、ＶＣＰパッド及びＶＢＬパッドが形成されている。ＶＰＰパッドは、データの入出力の際に回路ブロックＣＢに高電源電位（昇圧電位）を印可するのに用いられるパッドである。ＶＣＰパッドは、回路ブロックＣＢ内のプレート線に電位を印可するのに用いられるパッドである。ＶＢＬパッドは、回路ブロックＣＢ内のビット線に電位を印可するのに用いられるパッドである。これらパッド１２Ｂは、回路ブロックＣＢに直接接続される。なお、図示していないが、さらに、回路ブロックＣＢの電位をモニタリングするのに用いられるＶＭＯＮパッドがパッド１２Ｂとして形成されていてもよい。
次に、保護回路ＥＰＣの配置について説明する。保護回路ＥＰＣは、配線効率を考慮すると、上面視においてパッド１２Ａの接続部ＣＮ１に対向する位置に設けられていることが望ましい。また、保護回路ＥＰＣの各々は、パッド１２Ａの配列方向に沿って同一方向に配置され、１列に整列していることが望ましい。同種の回路が整列して形成されることで、配線が単純化され、装置サイズの削減に寄与するからである。
なお、本実施例においては、接続部ＣＮ１及びＣＮ２がパッド列ＰＬの長手方向に垂直な方向に沿って形成される場合について説明したが、接続部ＣＮ１及びＣＮ２の形成位置はこれに限定されるものではない。例えば、パッド群の一部のパッドが、パッド列ＰＬの長手方向に沿って伸長する接続部のみに接続されていてもよい。また、例えばパッド１２Ａが、接続部ＣＮ１に加えて、パッド列ＰＬの長手方向に沿って伸長する接続部に接続されていてもよい。
また、本実施例においては、基板１１の中央部に回路ブロックＣＢが形成され、回路ブロックＣＢの周囲にパッド群１２が形成される場合について説明したが、回路ブロックＣＢ及びパッド群１２の位置関係はこれに限定されるものではない。例えば、回路ブロックが２つ形成され、当該２つの回路ブロックの中央部にパッド群が形成されていてもよい。また、パッド群１２が基板１１の対向する２辺に沿って形成される場合について説明したが、パッド群１２の形成位置はこれに限定されるものではない。例えば、パッド群が回路ブロックＣＢを取り囲むように形成されていてもよい。
図４は、実施例１の変形例に係る半導体装置１０Ａの構造を示す上面図である。半導体装置１０Ａは、パッド１２Ａ及び１２Ｂの形成位置及びその引き出し部ＥＰ１及びＥＰ２の構造を除いては、半導体装置１０と同様の構造を有している。なお、図４においては、１つのパッド１２Ａ及びその引き出し部ＥＰ１、１つのパッド１２Ｂ及びその引き出し部ＥＰ２、並びに１対の表面配線１３Ａ及び１３Ｂのみを示しており、他の構成要素の図示は省略してある。
本変形例においては、表面配線１３Ａ及び１３Ｂとパッド１２Ａ及び１２Ｂとの間の距離、並びにパッド１２Ａ及び１２Ｂと接続部ＣＮ１及びＣＮ２との間の距離を考慮してパッドを配置している。より具体的には、ワイヤボンディング時のボンディング位置の製造誤差を考慮すると、パッド１２Ａ及び接続部ＣＮ１間（パッド１２Ａ及び装置内配線Ｗ１の配線Ｗ１１間）には一定の距離が設けられる必要がある。同様に、パッド１２Ａ及び表面配線１３Ｂ間も一定の距離だけ離間させる必要がある。この距離は、配線幅及び配線間隔などが微細化されればされるほど、無視できなくなる。この必要な距離よりも小さい間隔でパッド及び接続部並びにパッド及び表面配線を形成すると、ボンディングワイヤと配線が短絡し、接続不良となる可能性がある。
本変形例においては、当該パッド及び配線間の必要な距離をパッド配線間距離Ｌ３と称する。なお、接続部ＣＮ１及び第１の表面配線１３Ａ間にも一定の距離を設ける必要があるが、この距離はワイヤボンディング時の位置ずれを考慮する必要はなく、距離Ｌ３よりも小さな距離Ｌ４だけ離れていればよい。
本変形例においては、パッド１２Ａ及び接続部ＣＮ１間は距離Ｌ３だけ離れて形成されている。具体的には、パッド１２Ａ及び接続部ＣＮ１間には、パッド１２Ａ及び接続部ＣＮ１を接続する延長部（第１の延長部）ＥＸ１が形成されている。パッド列ＰＬの短手方向に沿った延長部ＥＸ１の長さ（延長部長）は少なくとも距離Ｌ３である。なお、本変形例においては、接続部ＣＮ１及び延長部ＥＸ１の全体を引き出し部（第１の引き出し部）ＥＰ１と称する。すなわち、パッド１２Ａには、パッド１２Ａから第１の方向ＤＲ１に伸長した引き出し部ＥＰ１が形成され、引き出し部ＥＰ１は接続部ＣＮ１及び延長部ＥＸ１からなる。
同様に、パッド１２Ｂには、パッド１２Ｂから第２の方向ＤＲ２に伸長した引き出し部（第２の引き出し部）ＥＰ２が形成され、引き出し部ＥＰ２は接続部ＣＮ２及び延長部（第２の延長部）ＥＸ２を有している。また、引き出し部ＥＰ２の接続部ＣＮ２及び第２の表面配線１３Ｂは距離Ｌ４だけ離間している。延長部ＥＸ１及びＥＸ２の直下には回路ブロックＣＢへの配線は形成されず、当該配線は接続部ＣＮ１及びＣＮ２の直下に形成される。
なお、本変形例においては、延長部ＥＸ１及び接続部ＣＮ１の全体が引き出し部ＥＰ１を構成し、延長部ＥＸ２及び接続部ＣＮ２の全体が引き出し部ＥＰ２を構成する場合について説明したが、引き出し部ＥＰ１及びＥＰ２は、それぞれ接続部ＣＮ１及びＣＮ２のみから構成されていてもよい。具体的には、例えば、パッド１２Ａ及びパッド１２Ａから第１の方向ＤＲ１に距離Ｌ３だけ伸長する延長部ＥＸ１を第１のパッドとし、延長部ＥＸ１から第１の方向ＤＲ１に距離Ｌ２だけ伸長する接続部ＣＮ１を第１の引き出し部ＥＰ１としてもよい。同様に、パッド１２Ｂ及びパッド１２Ｂから第２の方向ＤＲ２に距離Ｌ３だけ伸長する延長部ＥＸ２を第２のパッドとし、延長部ＥＸ２から第２の方向ＤＲ２に距離Ｌ２だけ伸長する接続部ＣＮ２を第２の引き出し部ＥＰ２としてもよい。
本変形例においては、パッド１２Ｂは、パッド１２Ａの中心点ＣＰ１を通るパッド列ＰＬの長手方向（中心軸ＣＡ）から、第１の方向ＤＲ１に、接続部長Ｌ２と接続部ＣＮ及び第１の表面配線１３Ａ間の距離（接続部配線間距離）Ｌ４とを加算した距離だけ移動した（ずらした）位置に形成されている。具体的には、パッド１２Ｂの中心点ＣＰ２は、中心軸ＣＡから、距離Ｌ２及びＬ４だけシフトした位置に形成されている。このとき、パッド列ＰＬの幅ＰＬＷは、（パッド長Ｌ１）＋（接続部長Ｌ２）＋（接続部長Ｌ２）＋（延長部長Ｌ３）となる。これは、パッド配線間距離を考慮した場合において最もパッド列幅ＰＬＷが小さい構成となる。
従って、パッド及び配線間におけるボンディング時の位置ズレを考慮した必要な間隔が無視できない場合においては、接続部長Ｌ２及び接続部配線間距離Ｌ４だけパッド１２Ｂの位置をパッド１２Ａからずらすことによって、パッド列幅ＰＬＷを最小化することが可能となる。
上記したように、パッドからそれぞれ反対の方向に接続部が伸長している場合において、パッドの位置を接続部の長さ分だけパッド列ＰＬの短手方向にずらすことによって、接続部（引き出し部）を含めたパッドレイアウトが最適化され、装置サイズを削減することが可能となる。
１０、１０Ａ 半導体装置
１１ 基板
ＣＢ 回路ブロック
１２ パッド群
１２Ａ 第１のパッド
１２Ｂ 第２のパッド
ＥＰＣ 保護回路
ＣＮ１ 第１の接続部
ＣＮ２ 第２の接続部
ＥＰ１ 第１の引き出し部
ＥＰ２ 第２の引き出し部
Ｗ１、Ｗ２、Ｗ３ 配線群

Claims (10)

  1. 半導体基板上に設けられ、一列に整列して全体としてパッド列を形成する複数のパッドからなるパッド群を有し、
    前記パッド群は、各々から前記パッド列の列方向に垂直な第１の方向に伸長する第１の接続部が形成された少なくとも１つの第１のパッドと、各々から前記第１の方向とは反対の第２の方向に伸長する第２の接続部が形成された少なくとも１つの第２のパッドと、を有し、
    前記少なくとも１つの第２のパッドは、前記少なくとも１つの第１のパッドの中心を通る前記パッド列の前記列方向から、前記第１の方向に、前記第１の接続部の前記第１の方向に沿った接続部長だけ移動した位置に形成されていることを特徴とする半導体装置。
  2. 前記複数のパッドの各々は、前記第１の方向に同一の長さを有し、前記接続部長は、前記複数のパッドにおける前記パッド列の前記列方向に垂直な方向に沿ったパッド長よりも小さいことを特徴とする請求項１に記載の半導体装置。
  3. 前記少なくとも１つの第２のパッドの各々の中心点は、前記少なくとも１つの第１のパッドの中心を通る前記パッド列の前記列方向から、前記第１の方向に前記接続部長だけずらした位置に形成されていることを特徴とする請求項２に記載の半導体装置。
  4. 前記第１及び第２の接続部は、前記半導体基板内に設けられた半導体回路ブロックに接続されていることを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置。
  5. 前記少なくとも１つの第１のパッドの各々は、前記半導体回路ブロックを静電気放電から保護する保護回路に接続され、前記少なくとも１つのパッドの各々は、前記保護回路の各々を介して前記半導体回路ブロックに接続されていることを特徴とする請求項４に記載の半導体装置。
  6. 前記保護回路の各々は、前記半導体基板上において前記パッド群の前記半導体回路ブロックとは反対側に形成されていることを特徴とする請求項５に記載の半導体装置。
  7. 前記少なくとも１つの第２のパッドは、前記少なくとも１つの第２のパッド上にボンディングワイヤが形成されない非ボンディングパッドであることを特徴とする請求項１乃至６のいずれか１つに記載の半導体装置。
  8. 前記パッド群を挟むように設けられた一対の表面配線を有することを特徴とする請求項１乃至７のいずれか１つに記載の半導体装置。
  9. 前記少なくとも１つの第１のパッドの各々には、前記少なくとも１つの第１のパッドの各々から前記第１の方向に伸長した第１の引き出し部が形成され、前記第１の引き出し部の各々は、前記第１の接続部と、前記第１の接続部及び前記第１のパッド間に接続された第１の延長部とを有し、
    前記少なくとも１つの第２のパッドの各々には、前記少なくとも１つの第２のパッドの各々から前記第２の方向に伸長した第２の引き出し部が形成され、前記第２の引き出し部の各々は、前記第２の接続部と、前記第２の接続部及び前記第２のパッド間に接続された第２の延長部とを有し、
    前記少なくとも１つの第２のパッドの各々は、前記少なくとも１つの第１のパッドの中心を通る前記パッド列の前記列方向から、前記接続部長と、前記第１の接続部及び前記一対の表面配線の第１の表面配線間の距離とを加算した距離だけ、前記第１の方向に移動した位置に形成されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記半導体基板は前記半導体基板に垂直な方向から見たときに矩形形状を有し、前記半導体回路ブロックは前記半導体基板の中央部に形成され、前記パッド群は、前記半導体基板における対向する２辺に沿って前記半導体回路ブロックの外側に形成されており、前記保護回路は、前記パッド群と前記半導体基板の周縁部との間に形成されており、前記第１の方向は、前記少なくとも１つの第１のパッドから見て前記半導体基板の外側に向かう方向であることを特徴とする請求項５又は６に記載の半導体装置。

JP2014145152A 2014-07-15 2014-07-15 半導体装置 Active JP6348009B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2014145152A JP6348009B2 (ja) 2014-07-15 2014-07-15 半導体装置
US14/799,564 US9443811B2 (en) 2014-07-15 2015-07-14 Semiconductor device
CN201510414969.8A CN105280595B (zh) 2014-07-15 2015-07-15 半导体装置
US15/231,030 US9659887B2 (en) 2014-07-15 2016-08-08 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014145152A JP6348009B2 (ja) 2014-07-15 2014-07-15 半導体装置

Publications (2)

Publication Number Publication Date
JP2016021522A JP2016021522A (ja) 2016-02-04
JP6348009B2 true JP6348009B2 (ja) 2018-06-27

Family

ID=55075212

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014145152A Active JP6348009B2 (ja) 2014-07-15 2014-07-15 半導体装置

Country Status (3)

Country Link
US (2) US9443811B2 (ja)
JP (1) JP6348009B2 (ja)
CN (1) CN105280595B (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2635662A1 (en) 2010-11-01 2013-09-11 Greatpoint Energy, Inc. Hydromethanation of a carbonaceous feedstock
US20120241972A1 (en) * 2011-03-24 2012-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Layout scheme for an input output cell
US10020252B2 (en) * 2016-11-04 2018-07-10 Micron Technology, Inc. Wiring with external terminal
JP2018186144A (ja) * 2017-04-25 2018-11-22 株式会社村田製作所 半導体装置及びパワーアンプモジュール
CN110034117B (zh) * 2018-08-31 2021-02-23 济南德欧雅安全技术有限公司 一种存储器件

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02309656A (ja) * 1989-05-24 1990-12-25 Nec Corp マスタースライス型半導体集積回路
JPH0382129A (ja) * 1989-08-25 1991-04-08 Agency Of Ind Science & Technol 半導体チップ
JPH04252073A (ja) * 1991-01-10 1992-09-08 Nec Ic Microcomput Syst Ltd マスタースライス方式半導体集積回路
JP3351440B2 (ja) * 1992-07-24 2002-11-25 川崎マイクロエレクトロニクス株式会社 半導体集積回路
JPH06283604A (ja) * 1993-03-26 1994-10-07 Olympus Optical Co Ltd 半導体装置
US6844631B2 (en) * 2002-03-13 2005-01-18 Freescale Semiconductor, Inc. Semiconductor device having a bond pad and method therefor
JP2004179184A (ja) 2002-11-22 2004-06-24 Sharp Corp 半導体集積回路
JP2005064193A (ja) * 2003-08-11 2005-03-10 Seiko Epson Corp 半導体装置及びその製造方法
US7064450B1 (en) * 2004-05-11 2006-06-20 Xilinx, Inc. Semiconductor die with high density offset-inline bond arrangement
US6953997B1 (en) * 2004-06-04 2005-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with improved bonding pad connection and placement
JP5008840B2 (ja) * 2004-07-02 2012-08-22 ローム株式会社 半導体装置
US20060091535A1 (en) * 2004-11-02 2006-05-04 Taiwan Semiconductor Manufacturing Company, Ltd. Fine pitch bonding pad layout and method of manufacturing same
JP4585327B2 (ja) * 2005-02-08 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2012235048A (ja) * 2011-05-09 2012-11-29 Renesas Electronics Corp 半導体装置

Also Published As

Publication number Publication date
US9659887B2 (en) 2017-05-23
US20160020185A1 (en) 2016-01-21
JP2016021522A (ja) 2016-02-04
US20160343678A1 (en) 2016-11-24
US9443811B2 (en) 2016-09-13
CN105280595A (zh) 2016-01-27
CN105280595B (zh) 2019-03-01

Similar Documents

Publication Publication Date Title
JP6348009B2 (ja) 半導体装置
WO2014077154A1 (ja) 半導体装置
JP2020141100A (ja) 半導体装置およびその製造方法
JP2009164478A (ja) 半導体装置
JP2009177139A (ja) 半導体集積回路
JP2013211292A (ja) 半導体装置
JP6579111B2 (ja) 半導体集積回路装置
JP2012156238A (ja) 半導体装置
JP2011060909A (ja) 半導体記憶装置
US20150262974A1 (en) Semiconductor device
US8569835B2 (en) Semiconductor device
JP2009033099A (ja) 半導体記憶装置
JP6361508B2 (ja) 半導体集積回路
JP2012222199A (ja) 半導体装置および配線レイアウト方法
US8816342B2 (en) Semiconductor device
JP2006286688A (ja) 半導体装置
US9367076B2 (en) Semiconductor device
JP5113509B2 (ja) 半導体装置
WO2021171408A1 (ja) 半導体集積回路装置
KR20170052712A (ko) 반도체 장치
KR100845806B1 (ko) 집적 효율이 개선된 프로빙 패드를 구비한 반도체 장치
WO2014132861A1 (ja) 半導体チップ
JP2015076524A (ja) 半導体チップおよびその積層により形成される半導体装置
JP2006108699A (ja) 半導体集積回路装置及びそのテスト方法
JP2010135454A (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170328

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180416

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180501

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180530

R150 Certificate of patent or registration of utility model

Ref document number: 6348009

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250