JPH02309656A - マスタースライス型半導体集積回路 - Google Patents
マスタースライス型半導体集積回路Info
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- JPH02309656A JPH02309656A JP1131102A JP13110289A JPH02309656A JP H02309656 A JPH02309656 A JP H02309656A JP 1131102 A JP1131102 A JP 1131102A JP 13110289 A JP13110289 A JP 13110289A JP H02309656 A JPH02309656 A JP H02309656A
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- Japan
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- circuit
- bonding pad
- semiconductor integrated
- integrated circuit
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- 239000004065 semiconductor Substances 0.000 title claims description 16
- 239000000523 sample Substances 0.000 claims description 24
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000004458 analytical method Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
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- H01L2224/05554—Shape in top view being square
-
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型半導体集積回路に利用され
、特に、特性評価や不良解析を簡単にできる構造とした
マスタースライス型半導体装置に関する。
、特に、特性評価や不良解析を簡単にできる構造とした
マスタースライス型半導体装置に関する。
本発明は、マスタースライス型半導体集積回路において
、 未使用のボンディングパッドや、内部セル領域と内外部
インタフェース回路領域との境界部分などの冗長部分を
利用して探針用パッドを設けることにより、 チップ面積を拡大することなく、簡単に不良解析が行え
るようにしたものである。
、 未使用のボンディングパッドや、内部セル領域と内外部
インタフェース回路領域との境界部分などの冗長部分を
利用して探針用パッドを設けることにより、 チップ面積を拡大することなく、簡単に不良解析が行え
るようにしたものである。
マスタースライス型半導体集積回路は、同一のマスター
基板から必要に応じて異なる機能を有するＬＳＩ（大規
模集積回路）を派生させ得る特徴を有している。特に、
その一形態であるゲートアレイは、マスター基板上のト
ランジスター等の素子群をセルアレイ構成で規格化、Ｌ
ＳＩ品種設計時でもＣＡＤによる自動化が進んでいる。
基板から必要に応じて異なる機能を有するＬＳＩ（大規
模集積回路）を派生させ得る特徴を有している。特に、
その一形態であるゲートアレイは、マスター基板上のト
ランジスター等の素子群をセルアレイ構成で規格化、Ｌ
ＳＩ品種設計時でもＣＡＤによる自動化が進んでいる。
それらによりＬＳＩ製造に関する知識のない技術者でも
ＬＳＩ設計が可能となり、逆に実際にＬＳＩ製造に携わ
る技術者はその回路内容について理解せずにすむように
なってきた。
ＬＳＩ設計が可能となり、逆に実際にＬＳＩ製造に携わ
る技術者はその回路内容について理解せずにすむように
なってきた。
ＬＳＩ製造技術の進歩に伴い、マスタースライス型半導
体集積回路を構成する素子環よびメタライズパクンの形
状は縮小され、その−チップに搭載される回路の規模や
複雑度は日々拡大されている。極端な例では、−まとま
りのシステム回路が全て一チップ上に納まってしまうと
こもある。この場合、システム内部で処理される中間信
号は外部へ引き出される必要がなく、実装時のパッケー
ジピン数も少なく、占有面積を小さくすることができる
。
体集積回路を構成する素子環よびメタライズパクンの形
状は縮小され、その−チップに搭載される回路の規模や
複雑度は日々拡大されている。極端な例では、−まとま
りのシステム回路が全て一チップ上に納まってしまうと
こもある。この場合、システム内部で処理される中間信
号は外部へ引き出される必要がなく、実装時のパッケー
ジピン数も少なく、占有面積を小さくすることができる
。
しかし、そのマスタースライス型半導体集積回路が故障
した場合、不良原因を解析し、対策を検討しようとして
も、外部への信号端子の数が少なく、チップ内部をプロ
ーブ等で探査しようとしても、微細化構造のため、物理
的に非常に困難となる問題点がある。特に、ゲートアレ
イの場合、ＬＳＩ製造側では常に多数の品種を同時生産
しており、実際の不良解析に当たる技術者は、その回路
内容について充分な知識のないまま解析作業をしなけれ
ばならないのでより困難となる問題点がある。
した場合、不良原因を解析し、対策を検討しようとして
も、外部への信号端子の数が少なく、チップ内部をプロ
ーブ等で探査しようとしても、微細化構造のため、物理
的に非常に困難となる問題点がある。特に、ゲートアレ
イの場合、ＬＳＩ製造側では常に多数の品種を同時生産
しており、実際の不良解析に当たる技術者は、その回路
内容について充分な知識のないまま解析作業をしなけれ
ばならないのでより困難となる問題点がある。
本発明の目的は、前記の問題点を解決することにより、
チップ面積を拡大することなく、簡単に不良解析を行う
ことができる構造を有するマスタースライス型半導体集
積回路を提供することにある。
チップ面積を拡大することなく、簡単に不良解析を行う
ことができる構造を有するマスタースライス型半導体集
積回路を提供することにある。
本発明は、内部セルが配列された内部セル領域と、この
内部セル領域の外周に配列された複数の内外部インタフ
ェース回路と、チップ周辺に配列された複数のボンディ
ングパッドとを備えたマスタースライス型半導体集積回
路において、前記ボンディングパッドは、前記内外部イ
ンタフェース回路の内部側端子と接続され、かつパッケ
ージへの搭載時にボンディングされない探針用ボンディ
ングパッドを含むことを特徴とする。
内部セル領域の外周に配列された複数の内外部インタフ
ェース回路と、チップ周辺に配列された複数のボンディ
ングパッドとを備えたマスタースライス型半導体集積回
路において、前記ボンディングパッドは、前記内外部イ
ンタフェース回路の内部側端子と接続され、かつパッケ
ージへの搭載時にボンディングされない探針用ボンディ
ングパッドを含むことを特徴とする。
また本発明は、内部セルが配列された内部セル領域と、
この内部セル領域の外周に配列された複数の内外部イン
タフェース回路と、チップ周辺に配列された複数のボン
ディングパッドとを備えたマスタースライス型半導体集
積回路において、前記ボンディングパッドよりも大きさ
が小さく、前記内外部インタフェース回路と前記内部セ
ル領域間に設けられ、前記内外部インタフェース回路の
内部側端子に接続された探針用パッドを含むことを特徴
とする。
この内部セル領域の外周に配列された複数の内外部イン
タフェース回路と、チップ周辺に配列された複数のボン
ディングパッドとを備えたマスタースライス型半導体集
積回路において、前記ボンディングパッドよりも大きさ
が小さく、前記内外部インタフェース回路と前記内部セ
ル領域間に設けられ、前記内外部インタフェース回路の
内部側端子に接続された探針用パッドを含むことを特徴
とする。
探針用ボンディングパッドおよび探針用パッドは、内外
部インタフェース回路の内部側端子に接続されてふり、
探針によりチップの不良解析を行うことができる。さら
に、探針用ボンディングパッドは、実際回路には使用さ
れない未使用のボンディングパッドを用いており、探針
用パッドは、内部セル領域と内外部インタフェース回路
領域との境界にある未使用領域に通常のボンディングパ
ッドよりは小さい大きさに設けられた専用の探針バッド
を用いる。
部インタフェース回路の内部側端子に接続されてふり、
探針によりチップの不良解析を行うことができる。さら
に、探針用ボンディングパッドは、実際回路には使用さ
れない未使用のボンディングパッドを用いており、探針
用パッドは、内部セル領域と内外部インタフェース回路
領域との境界にある未使用領域に通常のボンディングパ
ッドよりは小さい大きさに設けられた専用の探針バッド
を用いる。
従って、チップ面積を拡大することなく、簡単に不良解
析を行うことが可能となる。
析を行うことが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例の要部を示すチップレイア
ウト図で、ゲートアレイを示す。
ウト図で、ゲートアレイを示す。
本第−実施例は、チップ１上に内部セルが配列された内
部セル領域２と、この内部セル領域２の外周に配列され
た複数の内外部インタフェース回路３と、チップ１周辺
に配列された複数のボンディングパッド４とを備えたマ
スタースライス型半導体集積回路において、 本発明の特徴とするところの、内外部インタフェース回
路の出力側端子と接続され、かつパッケージへの搭載時
にボンディングされない探針用ボンディングパッド４ｂ
を含んでいる。
部セル領域２と、この内部セル領域２の外周に配列され
た複数の内外部インタフェース回路３と、チップ１周辺
に配列された複数のボンディングパッド４とを備えたマ
スタースライス型半導体集積回路において、 本発明の特徴とするところの、内外部インタフェース回
路の出力側端子と接続され、かつパッケージへの搭載時
にボンディングされない探針用ボンディングパッド４ｂ
を含んでいる。
ここで、探針用ボンディングパッド４ｂと内外部インタ
フェース回路３との接続は、実回路で使用されている使
用回路３ａと内部セル領域２間の配線（以下、内外部接
続線という。）を分岐させ、実回路で使用されていない
未使用回路３ｂの中を通り探針用ボンディングパッド４
ｂと接続される。
フェース回路３との接続は、実回路で使用されている使
用回路３ａと内部セル領域２間の配線（以下、内外部接
続線という。）を分岐させ、実回路で使用されていない
未使用回路３ｂの中を通り探針用ボンディングパッド４
ｂと接続される。
そして、実回路で使用される使用ボンディングパッド４
ａにはボンディング線がボンディングされる。
ａにはボンディング線がボンディングされる。
本第−実施例においては、動作不良を起こした場合、パ
ッケージを開封し、内外部接続線に直結した探針用ボン
ディングパッド４ｂを通じて信号レベルをモニターした
り、逆に外部から信号を印加したりして不良内容の解析
を行うことができる。
ッケージを開封し、内外部接続線に直結した探針用ボン
ディングパッド４ｂを通じて信号レベルをモニターした
り、逆に外部から信号を印加したりして不良内容の解析
を行うことができる。
このように実回路で使用されない未使用のボンディング
パッドの多いゲートアレイで１よ、本発明を容易に適用
することができ、かつ本来の機能にはほとんど支障を与
えず、解析作業の効率を改善することができる。
パッドの多いゲートアレイで１よ、本発明を容易に適用
することができ、かつ本来の機能にはほとんど支障を与
えず、解析作業の効率を改善することができる。
第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図である。
アウト図である。
本第二実施例は、第一実施例のように、ボンディングパ
ッド４のうち未使用パッドを解析用に転用することをせ
ずに、本発明の特徴とするところの不良解析専用の探針
用パッド４Ｃを内外部接続線に直結できるよう内部セル
領域２の外周に設けたものである。
ッド４のうち未使用パッドを解析用に転用することをせ
ずに、本発明の特徴とするところの不良解析専用の探針
用パッド４Ｃを内外部接続線に直結できるよう内部セル
領域２の外周に設けたものである。
そのため、ボンディングパッド４の使用率が高い場合で
も、必要分の探針用パッド４Ｃを配置できる。またボン
ディングパッド４と兼用する必要 １がないため、その
形状は探針に必要な最小限にまで小さくすることができ
、動作速度の上で問題となる寄生容量も削減できる。
も、必要分の探針用パッド４Ｃを配置できる。またボン
ディングパッド４と兼用する必要 １がないため、その
形状は探針に必要な最小限にまで小さくすることができ
、動作速度の上で問題となる寄生容量も削減できる。
一般にゲートアレイの場合、ＣＡＤにより内部セル領域
４上の回路を自動設計すると、その周辺部のセルの使用
率は中心部に較べ小さくなる傾向にある。不良解析専用
の探針用パッド４Ｃをそれらの空いた内部セル領域４上
に自動配置できるようにすれば、本発明適用によるチッ
プ面積の増加は無くすことができる。
４上の回路を自動設計すると、その周辺部のセルの使用
率は中心部に較べ小さくなる傾向にある。不良解析専用
の探針用パッド４Ｃをそれらの空いた内部セル領域４上
に自動配置できるようにすれば、本発明適用によるチッ
プ面積の増加は無くすことができる。
以上説明したように、本発明は、マスタースライス型半
導体集積回路の冗長部分を利用し、探針用パッドを設け
ることにより、チップ面積を拡大することなく、不良解
析時の作業効率を大幅に改善できる効果がある。その結
果、大規模・高密度化が進むＬＳＩの不良調査、ひいて
は信頼性改善に関するフィールドデータの収集に大きな
効果が期待される。
導体集積回路の冗長部分を利用し、探針用パッドを設け
ることにより、チップ面積を拡大することなく、不良解
析時の作業効率を大幅に改善できる効果がある。その結
果、大規模・高密度化が進むＬＳＩの不良調査、ひいて
は信頼性改善に関するフィールドデータの収集に大きな
効果が期待される。
第１図は本発明の第一実施例を示すチップレイアウト図
。 第２図は本°発明の第二実施例を示すチップレイアウト
図。 １・・・チップ、２・・・内部セル領域、３・・・内外
部インタフェース回路、３ａ・・・使用回路、３ｂ・・
・未使用回路、４・・・ボンディングパッド、４ａ・・
・使用ボンディングパッド、４ｂ・・・探針用ボンディ
ングパッド、４Ｃ・・・探針用パッド。
。 第２図は本°発明の第二実施例を示すチップレイアウト
図。 １・・・チップ、２・・・内部セル領域、３・・・内外
部インタフェース回路、３ａ・・・使用回路、３ｂ・・
・未使用回路、４・・・ボンディングパッド、４ａ・・
・使用ボンディングパッド、４ｂ・・・探針用ボンディ
ングパッド、４Ｃ・・・探針用パッド。
Claims (1)
- 【特許請求の範囲】 １、内部セルが配列された内部セル領域と、この内部セ
ル領域の外周に配列された複数の内外部インタフェース
回路と、チップ周辺に配列された複数のボンディングパ
ッドとを備えたマスタースライス型半導体集積回路にお
いて、 前記ボンディングパッドは、前記内外部インタフェース
回路の内部側端子と接続され、かつパッケージへの搭載
時にボンディングされない探針用ボンディングパッドを
含む ことを特徴とするマスタースライス型半導体集積回路。 ２、内部セルが配列された内部セル領域と、この内部セ
ル領域の外周に配列された複数の内外部インタフェース
回路と、チップ周辺に配列された複数のボンディングパ
ッドとを備えたマスタースライス型半導体集積回路にお
いて、 前記ボンディングパッドよりも大きさが小さく、前記内
外部インタフェース回路と前記内部セル領域間に設けら
れ、前記内外部インタフェース回路の内部側端子に接続
された探針用パッドを含むことを特徴とするマスタース
ライス型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131102A JPH02309656A (ja) | 1989-05-24 | 1989-05-24 | マスタースライス型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1131102A JPH02309656A (ja) | 1989-05-24 | 1989-05-24 | マスタースライス型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02309656A true JPH02309656A (ja) | 1990-12-25 |
Family
ID=15050026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1131102A Pending JPH02309656A (ja) | 1989-05-24 | 1989-05-24 | マスタースライス型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02309656A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956567A (en) * | 1994-12-19 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip and semiconductor wafer having power supply pads for probe test |
| JP2016021522A (ja) * | 2014-07-15 | 2016-02-04 | ラピスセミコンダクタ株式会社 | 半導体装置 |
-
1989
- 1989-05-24 JP JP1131102A patent/JPH02309656A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5956567A (en) * | 1994-12-19 | 1999-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor chip and semiconductor wafer having power supply pads for probe test |
| JP2016021522A (ja) * | 2014-07-15 | 2016-02-04 | ラピスセミコンダクタ株式会社 | 半導体装置 |
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