JPS63260048A - マスタ−スライス型半導体装置 - Google Patents
マスタ−スライス型半導体装置Info
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- JPS63260048A JPS63260048A JP9437987A JP9437987A JPS63260048A JP S63260048 A JPS63260048 A JP S63260048A JP 9437987 A JP9437987 A JP 9437987A JP 9437987 A JP9437987 A JP 9437987A JP S63260048 A JPS63260048 A JP S63260048A
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- JP
- Japan
- Prior art keywords
- input
- bonding pads
- output cells
- chip
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000000523 sample Substances 0.000 description 5
- 238000003491 array Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマスタースライス型半導体装置に関する。
従来マスタースライス型半導体装置、特にゲートアレイ
と呼ばれるものは、その使用目的１機能によりチップ内
部の回路規模及びその搭載パッケージは多種多用に分れ
ている。また個々の品種設計に於いては、回路機能決定
さらサンプル製造完了まで数週間という極めて短納期が
要求されている。
と呼ばれるものは、その使用目的１機能によりチップ内
部の回路規模及びその搭載パッケージは多種多用に分れ
ている。また個々の品種設計に於いては、回路機能決定
さらサンプル製造完了まで数週間という極めて短納期が
要求されている。
従ってゲートアレイチップのレイアウトは第５図に示す
様に規格化され、なおかつ冗長性の高い構造になってい
る。
様に規格化され、なおかつ冗長性の高い構造になってい
る。
すなわち、第５図に示した様に半導体基板上には、論理
回路を構成し得る基本セルが多数アレイ状に配列される
内部セル領域１とその周囲に形成された入出力回路用の
入出力セルが配列されるバッファ領域２とこのバッファ
領域の外側に、チップ４とチップ４を搭載するパッケー
ジのビンをつなぐワイヤー５をボンディングするパッド
が配列されているボンディングパッド領域３が形成され
ている。そして上記領域内の各素子やボンディングパッ
ドが、コンピュータにより自動設計された配線パターン
により接続され、短時間で所望の論理回路を有するマス
タースライス型半導体装置が完成する。
回路を構成し得る基本セルが多数アレイ状に配列される
内部セル領域１とその周囲に形成された入出力回路用の
入出力セルが配列されるバッファ領域２とこのバッファ
領域の外側に、チップ４とチップ４を搭載するパッケー
ジのビンをつなぐワイヤー５をボンディングするパッド
が配列されているボンディングパッド領域３が形成され
ている。そして上記領域内の各素子やボンディングパッ
ドが、コンピュータにより自動設計された配線パターン
により接続され、短時間で所望の論理回路を有するマス
タースライス型半導体装置が完成する。
第５図に示したように、ゲートアレイの素子に接続され
るボンディングパッド３１の位置は、チップ４を搭載す
るパッケージにより最適位置が決定されてしまい、それ
らに対応する入出力セルによりバッファ回路２１，２２
．２３等が構成される。
るボンディングパッド３１の位置は、チップ４を搭載す
るパッケージにより最適位置が決定されてしまい、それ
らに対応する入出力セルによりバッファ回路２１，２２
．２３等が構成される。
従来のゲートアレイの場合引き回し配線領域を削減する
為、ボンディングパッドとその対応するバッファ用入出
力セルの位置関係は一対一で固定されているため、所望
の回路を決定し配線パターンを形成したチップを他の異
なるリード配位を有するパッケージへ搭載しようとした
場合、バッファ回路の構成位置、さらにそれに接続され
る内部配線まで変更しなければらならい。この場合配線
パターンの自動設計１回路動作チェック等に新規品種と
同様の工数を要してしまうという問題点がある。
為、ボンディングパッドとその対応するバッファ用入出
力セルの位置関係は一対一で固定されているため、所望
の回路を決定し配線パターンを形成したチップを他の異
なるリード配位を有するパッケージへ搭載しようとした
場合、バッファ回路の構成位置、さらにそれに接続され
る内部配線まで変更しなければらならい。この場合配線
パターンの自動設計１回路動作チェック等に新規品種と
同様の工数を要してしまうという問題点がある。
本発明の目的は、リード配位の異なるパッケージへのチ
ップの搭載が容易なマスタースライス型半導体装置を提
供することにある。
ップの搭載が容易なマスタースライス型半導体装置を提
供することにある。
本発明のマスタースライス型半導体装置は、論理回路を
構成し得る基本セルを配列した内部セル領域とこの内部
セル領域の外周部に入出力回路を構成し得る入出力セル
を配列したバッファ領域とこのバッファ領域の外周部に
配列したボンディングパッドとを有する半導体基板上に
、配線パターンを形成することにより所望の回路動作を
実現するマスタースライス型半導体装置において、前記
バッファ領域の入出力セル又は電源配線に接続された前
記ボディングパッドは、入出力セル又は電源配線と接続
されていない隣接するボンディングパッドと配線により
接続されているものである。
構成し得る基本セルを配列した内部セル領域とこの内部
セル領域の外周部に入出力回路を構成し得る入出力セル
を配列したバッファ領域とこのバッファ領域の外周部に
配列したボンディングパッドとを有する半導体基板上に
、配線パターンを形成することにより所望の回路動作を
実現するマスタースライス型半導体装置において、前記
バッファ領域の入出力セル又は電源配線に接続された前
記ボディングパッドは、入出力セル又は電源配線と接続
されていない隣接するボンディングパッドと配線により
接続されているものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の平面図である。
第１図において、半導体基板からなるチップ４には論理
回路を構成し得る基本セルを配列した内部セ、ル領域１
と、この内部セル領域１の外周部に人出回路を構成し得
る入出力セルを配列したバッファ領域２と、このバッフ
ァ領域２の外周に配列されたボンディングパッドとが形
成されており、特に入出力セルに接続されたボンディン
グパッド３１は、配線６により入出力セルに接続されて
いない隣接するボンディングパッド３ｏに接続されてい
る。そしてこれら入出力セルに接続されたボンディング
パッド３１はワイヤー５により、チップ４が搭載された
パッケージのリード７と対応して接続されている。
回路を構成し得る基本セルを配列した内部セ、ル領域１
と、この内部セル領域１の外周部に人出回路を構成し得
る入出力セルを配列したバッファ領域２と、このバッフ
ァ領域２の外周に配列されたボンディングパッドとが形
成されており、特に入出力セルに接続されたボンディン
グパッド３１は、配線６により入出力セルに接続されて
いない隣接するボンディングパッド３ｏに接続されてい
る。そしてこれら入出力セルに接続されたボンディング
パッド３１はワイヤー５により、チップ４が搭載された
パッケージのリード７と対応して接続されている。
このように構成された本実施例のチップ４を、異なるリ
ード配位を有するパッケージに搭載した場合でも、第２
図に示すように、入出力セルに接続されたボンディング
パッド３１が配線６により隣接するボンディングパッド
３０に接続されているため、このボンディングパッド３
０を利用することによりリード７と入出力セルとの接続
は可能となる。従って従来のように入出力セルの配置等
を変更する必要はなくなる。
ード配位を有するパッケージに搭載した場合でも、第２
図に示すように、入出力セルに接続されたボンディング
パッド３１が配線６により隣接するボンディングパッド
３０に接続されているため、このボンディングパッド３
０を利用することによりリード７と入出力セルとの接続
は可能となる。従って従来のように入出力セルの配置等
を変更する必要はなくなる。
第３図は本発明の第２の実施例の平面図であり、特にウ
ェーハ上のチップ選別時の電源接続図を示している。
ェーハ上のチップ選別時の電源接続図を示している。
第３図において、チップ４上に形成され、電源配線１０
に接続されたボンディングパッド３１Ａは、未使用のボ
ンディングパッド３０に配線６により接続される。
に接続されたボンディングパッド３１Ａは、未使用のボ
ンディングパッド３０に配線６により接続される。
このように構成された第２の実施例においては、第１図
に示した第１の実施例と同様に組立上の利点の他に、ウ
ェーハ状態での選別時に電力をより安定に供給すること
が可能となる。
に示した第１の実施例と同様に組立上の利点の他に、ウ
ェーハ状態での選別時に電力をより安定に供給すること
が可能となる。
すなわち、第４図に示すように従来のチップでは、チッ
プ４への電力供給は１本のプローブ８を介して行われる
れるが、その電圧のモニターは、プローブ８から電源装
置１１よりの方でしかできない。この場合、プローブ８
の抵抗分及びパッド３１との接触抵抗による電圧降下に
より誤差が生じる。
プ４への電力供給は１本のプローブ８を介して行われる
れるが、その電圧のモニターは、プローブ８から電源装
置１１よりの方でしかできない。この場合、プローブ８
の抵抗分及びパッド３１との接触抵抗による電圧降下に
より誤差が生じる。
一方、第３図に示した第２の実施例のチップ４では、ボ
ンディングしないパッド３０にもプローブ８を当てて、
モニターすることができるため前述した誤差をなくする
ことができる。
ンディングしないパッド３０にもプローブ８を当てて、
モニターすることができるため前述した誤差をなくする
ことができる。
以上説明したように本発明は、入出力セル又は電源配線
に接続されたボンディングパッドと、入出力セル又は電
源配線に接続されていないボンディングパッドとを配線
により接続することにより、リード配位の異なるパッケ
ージへのチップの搭載が容易なマスタースライス型半導
体装置が得られる。
に接続されたボンディングパッドと、入出力セル又は電
源配線に接続されていないボンディングパッドとを配線
により接続することにより、リード配位の異なるパッケ
ージへのチップの搭載が容易なマスタースライス型半導
体装置が得られる。
第１図及び第２図は本発明の第１の実施例の平面図、第
３図は本発明の第２の実施例の平面図、第４図及び第５
図は従来のマスタースライス型半導体装置の平面図であ
る。 １・・・内部セル領域、２・・・バッファ領域、３・・
・ボンディングパッド領域、４・・・チップ、５・・・
ワイヤー、６・・・配線、７・・・リード、８・・・プ
ローブ、１０・・・電源配線、２１．２２．２３・・・
バッファ回路、３０・・・ボンディングパッド、３１・
・・入出力セルに接続されたボンディングパッド、３１
Ａ・・・電源配線に接続されたボンディングパッド。 第 ３Ｔｌ！Ｊ ギ ４ＷＪ
３図は本発明の第２の実施例の平面図、第４図及び第５
図は従来のマスタースライス型半導体装置の平面図であ
る。 １・・・内部セル領域、２・・・バッファ領域、３・・
・ボンディングパッド領域、４・・・チップ、５・・・
ワイヤー、６・・・配線、７・・・リード、８・・・プ
ローブ、１０・・・電源配線、２１．２２．２３・・・
バッファ回路、３０・・・ボンディングパッド、３１・
・・入出力セルに接続されたボンディングパッド、３１
Ａ・・・電源配線に接続されたボンディングパッド。 第 ３Ｔｌ！Ｊ ギ ４ＷＪ
Claims (1)
- 論理回路を構成し得る基本セルを配列した内部セル領
域と該内部セル領域の外周部に入出力回路を構成し得る
入出力セルを配列したバッファ領域と該バッファ領域の
外周部に配列したボンディングパッドとを有する半導体
基板上に、配線パターンを形成することにより所望の回
路動作を実現するマスタースライス型半導体装置におい
て、前記バッファ領域の入出力セル又は電源配線に接続
された前記ボディングパッドは、入出力セル又は電源配
線と接続されていない隣接するボンディングパッドと配
線により接続されていることを特徴とするマスタースラ
イス型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9437987A JPS63260048A (ja) | 1987-04-16 | 1987-04-16 | マスタ−スライス型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9437987A JPS63260048A (ja) | 1987-04-16 | 1987-04-16 | マスタ−スライス型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260048A true JPS63260048A (ja) | 1988-10-27 |
Family
ID=14108679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9437987A Pending JPS63260048A (ja) | 1987-04-16 | 1987-04-16 | マスタ−スライス型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260048A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156983A (en) * | 1989-10-26 | 1992-10-20 | Digtial Equipment Corporation | Method of manufacturing tape automated bonding semiconductor package |
| US6900691B2 (en) | 2003-08-26 | 2005-05-31 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7329597B2 (en) * | 2004-11-26 | 2008-02-12 | Samsung Electronics Co., Ltd. | Semiconductor chip and tab package having the same |
| WO2017183352A1 (ja) * | 2016-04-22 | 2017-10-26 | 株式会社ソシオネクスト | 半導体チップおよびこれを備えた半導体装置 |
-
1987
- 1987-04-16 JP JP9437987A patent/JPS63260048A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5156983A (en) * | 1989-10-26 | 1992-10-20 | Digtial Equipment Corporation | Method of manufacturing tape automated bonding semiconductor package |
| US6900691B2 (en) | 2003-08-26 | 2005-05-31 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7329597B2 (en) * | 2004-11-26 | 2008-02-12 | Samsung Electronics Co., Ltd. | Semiconductor chip and tab package having the same |
| WO2017183352A1 (ja) * | 2016-04-22 | 2017-10-26 | 株式会社ソシオネクスト | 半導体チップおよびこれを備えた半導体装置 |
| JPWO2017183352A1 (ja) * | 2016-04-22 | 2019-02-28 | 株式会社ソシオネクスト | 半導体チップおよびこれを備えた半導体装置 |
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