JPS61294833A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS61294833A JPS61294833A JP13557185A JP13557185A JPS61294833A JP S61294833 A JPS61294833 A JP S61294833A JP 13557185 A JP13557185 A JP 13557185A JP 13557185 A JP13557185 A JP 13557185A JP S61294833 A JPS61294833 A JP S61294833A
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- Japan
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- unit cells
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- region
- output circuit
- wiring
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 abstract description 4
- 239000000463 material Substances 0.000 abstract 1
- 239000000758 substrate Substances 0.000 abstract 1
- 238000004519 manufacturing process Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
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- 230000007115 recruitment Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体集積回路に関し、特にマスタースライス
方式の半導体集積回路に関する。
方式の半導体集積回路に関する。
［従来の技術］
一般的にマスタースライス方式の半導体集積回路は、論
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し任意の論理機能実現のために、配線のみ
を可変とすることにより、配線以前の集積回路（以下下
地という）の製造を共通化し多品種少量生産を可能とす
るものである。第４図に従来の半導体チップの一例の平
面図を示す。
理素子を構成する基本素子を基本セルとし、そのセルを
固定的に配置し任意の論理機能実現のために、配線のみ
を可変とすることにより、配線以前の集積回路（以下下
地という）の製造を共通化し多品種少量生産を可能とす
るものである。第４図に従来の半導体チップの一例の平
面図を示す。
第４図において、５は基本セルのセル列１、論理を構成
するための配線領域２等から構成される内部論理部、３
は入出力回路、４は信号引出しのパッドである。
するための配線領域２等から構成される内部論理部、３
は入出力回路、４は信号引出しのパッドである。
従来、マスタースライス方式の半導体集積回路は、ユー
ザの要求する回路規模のゲート数をふまえて下地が開発
される。
ザの要求する回路規模のゲート数をふまえて下地が開発
される。
［発明が解決しようとする問題点］
しかしながら、使用ゲート数はユーザーにより異なるた
め数種類の下地開発を余儀なくされる０例えば、 ゛第
５図（ａ）〜（ｄ）に示すようにそれぞれ５００ゲート
、１０００ゲート、２０００ゲート、４０００ゲートと
いう具合に各々の下地を開発した場合、回路規模により
チップ面積比もほぼ１：２：４：８となりチップサイズ
も当然具なるため開発期間、製作期間も多大にかかる。
め数種類の下地開発を余儀なくされる０例えば、 ゛第
５図（ａ）〜（ｄ）に示すようにそれぞれ５００ゲート
、１０００ゲート、２０００ゲート、４０００ゲートと
いう具合に各々の下地を開発した場合、回路規模により
チップ面積比もほぼ１：２：４：８となりチップサイズ
も当然具なるため開発期間、製作期間も多大にかかる。
またユーザーにとって、上述のように、数種類の下地が
用意されている場合はよいが、任意のゲート数の下地が
１つしか用意されていない場合、ユーザーの要求の回路
規模のゲート数がそれより極端に少ない場合は、配線長
が長くなり、信号の伝播遅延時間が遅くなるとともにチ
ップサイズを小さくすることができないためチップ上の
空き領域が生じ非常に不経済となる欠点がある。また逆
にゲート数が多い場合は論理規模を小さくせねばならず
機能を落とす原因となる欠点がある。
用意されている場合はよいが、任意のゲート数の下地が
１つしか用意されていない場合、ユーザーの要求の回路
規模のゲート数がそれより極端に少ない場合は、配線長
が長くなり、信号の伝播遅延時間が遅くなるとともにチ
ップサイズを小さくすることができないためチップ上の
空き領域が生じ非常に不経済となる欠点がある。また逆
にゲート数が多い場合は論理規模を小さくせねばならず
機能を落とす原因となる欠点がある。
本発明の目的は、上記欠点を除去し、所望の数のゲート
回路を有しかつ開発期間の短縮された半導体集積回路を
提供することにある。
回路を有しかつ開発期間の短縮された半導体集積回路を
提供することにある。
［問題点を解決するための手段］
本発明の半導体集積回路は、所定数のゲート回路を導体
チップを有するものである。
チップを有するものである。
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の平面図である。
第１図において、半導体チップ３０は単位チップサイズ
を有する４個の単位セル２０から構成されており、各単
位セル２０間はＡ！配線により連結されている。
を有する４個の単位セル２０から構成されており、各単
位セル２０間はＡ！配線により連結されている。
第２図は第１図におけるＡ部の拡大図である。
第２図において、所定数のゲート回路を収容した２個の
単位セル２ＯＡ、２０Ｂは単位セルの境界線６をはさん
で第１層Ａ！配線１０Ａと第２層Ａｉ７配線１０Ｂとに
より連結されている。すなわち、単位セルの境界線６が
存在すスクライブ領域７の両側には各単位セル２ＯＡ、
２０Ｂのパッド領域８と入出力回路領域９とが存在する
が、下地の状態ではＡ！パッドは形成されておらず、ま
た入出力回路領域９には抵抗やトランジスタは形成され
ているが配線が形成されていない為に入出力回路は完成
していない、 従ってこのようなパッド領域８と入出力
回路領域９とを配線形成領域１３として利用することに
より複数の単位セル２０を連結し所望のゲート数を有す
る半導体チップを得ることができる。
単位セル２ＯＡ、２０Ｂは単位セルの境界線６をはさん
で第１層Ａ！配線１０Ａと第２層Ａｉ７配線１０Ｂとに
より連結されている。すなわち、単位セルの境界線６が
存在すスクライブ領域７の両側には各単位セル２ＯＡ、
２０Ｂのパッド領域８と入出力回路領域９とが存在する
が、下地の状態ではＡ！パッドは形成されておらず、ま
た入出力回路領域９には抵抗やトランジスタは形成され
ているが配線が形成されていない為に入出力回路は完成
していない、 従ってこのようなパッド領域８と入出力
回路領域９とを配線形成領域１３として利用することに
より複数の単位セル２０を連結し所望のゲート数を有す
る半導体チップを得ることができる。
第３図（ａ）〜（ｄ）は本発明に用いられる半導体チッ
プの大きさを説明する為の下地ウェーハの平面図であり
破線は単位セルの境界線を示し、実線はスクライブ線を
示している。
プの大きさを説明する為の下地ウェーハの平面図であり
破線は単位セルの境界線を示し、実線はスクライブ線を
示している。
すなわち、第３図（ａ）はスクライブ線１２Ａ、１２Ｂ
で囲まれた部分が単位チップサイズを有する１個の単位
セルであり、１個の単位セル２０により半導体チップ３
０Ａが形成される場合を示している。同様に第３図（ｂ
）〜（ｄ）はスクライブ線１２Ａ、１２Ｂと単位セルの
境界線６とで囲まれた、それぞれ４個、３個、２個の単
位セル２０より半導体チップ３０Ｂ、３０Ｃ１３０Ｄが
形成される場合を示している。
で囲まれた部分が単位チップサイズを有する１個の単位
セルであり、１個の単位セル２０により半導体チップ３
０Ａが形成される場合を示している。同様に第３図（ｂ
）〜（ｄ）はスクライブ線１２Ａ、１２Ｂと単位セルの
境界線６とで囲まれた、それぞれ４個、３個、２個の単
位セル２０より半導体チップ３０Ｂ、３０Ｃ１３０Ｄが
形成される場合を示している。
このように、所定数のゲート回路を収容した単位セル２
０を最小単位の半導体チップとして下地の開発を行ない
、配線工程以降の工程で所望のゲート数を有するように
単位セル２０を連結して展開品種の開発規模に応じた半
導体チップを製造することにより、開発期間を大幅に短
縮した半導体集積回路を得ることができる。
０を最小単位の半導体チップとして下地の開発を行ない
、配線工程以降の工程で所望のゲート数を有するように
単位セル２０を連結して展開品種の開発規模に応じた半
導体チップを製造することにより、開発期間を大幅に短
縮した半導体集積回路を得ることができる。
［発明の効果］
以上説明したように本発明によれば、１種類の単位セル
を有する下地開発のみで、展開品種の回路規模に応じた
ゲート数のチップサイズを配線工程以降で決定すること
ができ、開発期間の短縮化された半導体集積回路が得ら
れる。
を有する下地開発のみで、展開品種の回路規模に応じた
ゲート数のチップサイズを配線工程以降で決定すること
ができ、開発期間の短縮化された半導体集積回路が得ら
れる。
更にチップ上の空き領域の減少化等により経済性が向上
するとともに、配線長が短かくなることにより遅延時間
の高速動作を可能とする効果がある。
するとともに、配線長が短かくなることにより遅延時間
の高速動作を可能とする効果がある。
第１図は本発明の一実施例の平面図、第２図は第１図に
おけるＡ部の拡大図、第３図（ａ）〜（ｄ）は本発明に
用いられる半導体チップの大きさを説明するための下地
ウェハの平面図、第４図は従来の半導体チップの平面図
、第５図はゲー、ト数による従来の半導体チップの大き
さを示す平面図である。 １・・・基本セル列、２・・・配線領域、３・・・入出
力回路部、４・・・パッド、５・・・内部論理部、６・
・・単位セルの境界線、７・・・スクライブ領域、８・
・・パッド領域、９・・・入出力回路領域、ＩＯＡ・・
・第１層Ａ！配線、ＩＯＢ・・・第２層Ａ！配線、１１
・・・スルーホールコンタクト部、１２Ａ。 １２Ｂ・・・スクライブ線、１３・・・配線形成領域、
２０・・・単位セル、３０．３０Ａ、３０Ｂ、３０Ｃ，
３０Ｄ、、。 半導体チップ。 策１図 ｊｌｆ２ 聞 （Ｃ） （ｄ）＄ ３
図 第 ４ 図 （ａ） （Ａ） （Ｃ）
（ｄ）募 ５ 図
おけるＡ部の拡大図、第３図（ａ）〜（ｄ）は本発明に
用いられる半導体チップの大きさを説明するための下地
ウェハの平面図、第４図は従来の半導体チップの平面図
、第５図はゲー、ト数による従来の半導体チップの大き
さを示す平面図である。 １・・・基本セル列、２・・・配線領域、３・・・入出
力回路部、４・・・パッド、５・・・内部論理部、６・
・・単位セルの境界線、７・・・スクライブ領域、８・
・・パッド領域、９・・・入出力回路領域、ＩＯＡ・・
・第１層Ａ！配線、ＩＯＢ・・・第２層Ａ！配線、１１
・・・スルーホールコンタクト部、１２Ａ。 １２Ｂ・・・スクライブ線、１３・・・配線形成領域、
２０・・・単位セル、３０．３０Ａ、３０Ｂ、３０Ｃ，
３０Ｄ、、。 半導体チップ。 策１図 ｊｌｆ２ 聞 （Ｃ） （ｄ）＄ ３
図 第 ４ 図 （ａ） （Ａ） （Ｃ）
（ｄ）募 ５ 図
Claims (1)
- 所定数のゲート回路を収容しかつ下地形成工程で決定さ
れた単位チップサイズを有する単位セルを、整数個連結
して配線接続した半導体チップを有することを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13557185A JPS61294833A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13557185A JPS61294833A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294833A true JPS61294833A (ja) | 1986-12-25 |
Family
ID=15154926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13557185A Pending JPS61294833A (ja) | 1985-06-21 | 1985-06-21 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294833A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177053U (ja) * | 1987-05-01 | 1988-11-16 | ||
| JPH0334367A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体集積回路装置 |
-
1985
- 1985-06-21 JP JP13557185A patent/JPS61294833A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63177053U (ja) * | 1987-05-01 | 1988-11-16 | ||
| JPH0334367A (ja) * | 1989-06-29 | 1991-02-14 | Nec Corp | 半導体集積回路装置 |
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