JPH0520910B2 - - Google Patents

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JPH0520910B2
JPH0520910B2 JP58155005A JP15500583A JPH0520910B2 JP H0520910 B2 JPH0520910 B2 JP H0520910B2 JP 58155005 A JP58155005 A JP 58155005A JP 15500583 A JP15500583 A JP 15500583A JP H0520910 B2 JPH0520910 B2 JP H0520910B2
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channel
region
transistor
transistors
gate electrode
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Shinji Sato
Gensuke Goto
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Publication of JPH0520910B2 publication Critical patent/JPH0520910B2/ja
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/923—Active solid-state devices, e.g. transistors, solid-state diodes with means to optimize electrical conductor current carrying capacity, e.g. particular conductor aspect ratio

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  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 発明の技術分野 本発明は、マスタ・スライス方式を適用して作
成される半導体集積回路（LSI）の改良に関す
る。
従来技術と問題点 マスタ・スライス方式は、一つの半導体チツプ
中に複数のトランジスタや抵抗からなる基本セル
を予め大量に形成したセル・ブロツクを作成して
おき、必要品種に応じて配線マスクを作成し、そ
の配線マスクを用いてトランジスタや抵抗間を接
続する加工を施して所望の動作をするLSIを完成
させるものである。
第１図はマスタ・スライス方式を適用して形成
した一般的なLSIのパターンを表わす要部平面図
である。
図から判るように、チツプの周辺部にパツド
PDの領域と入力／出力（Ｉ／Ｏ）用セルIOCの
為のバルク・パターンの領域とが存在し、その内
側に基本セルを縦方向に連ねて形成した基本セル
列BL１，BL２……BLnが間隔をおいて並べられ
ている。尚、基本セル列間は配線領域となる。
第２図は第１図に於いて基本セル列を構成して
いる基本セルを具体的なバルク・パターンとして
表わした要部平面図である。
図に於いて、１はｐ型不純物拡散領域、２はｎ
型不純物拡散領域、３Ｇ１及び３Ｇ２は多結晶シ
リコン・ゲート電極、４CNはｎ型基板コンタク
ト・パターン、４CPはｐ型板コンタクト・パタ
ーン、QP１及びQP２はｐチヤネル・トランジス
タ、QN１及びQN２はｎチヤネル・トランジス
タをそれぞれ示している。尚、ｐ型不純物拡散領
域１はｐチヤネル・トランジスタQP１及びQP２
のソース領域或いはドレイン領域を構成するもの
である、そして、ｎ型不純物拡散領域２はｎチヤ
ネル・トランジスタQN１及びQN２のソース領
域或いはドレイン領域を構成するものである。
第３図は第２図に関して説明した基本セルの要
部等価回路図である。
図に於いて、QP１及びQP２はｐチヤネル・ト
ランジスタ・QN１及びQN２はｎチヤネル・ト
ランジスタをそれぞれ示している。
さて、前記説明した基本セルを用いて回路を構
成するには、或基本セル列に於いて縦に並ぶ基本
セルのうちの所要個を以てユニツト・セルと呼ば
れる小規模な回路、例えば２入力NAND回路、
２入力NOR回路、フリツプ・フロプ回路などを
構成し、それ等を基本セル列間に在る配線領域に
アルミニウム（Al）配線を２層に亙り形成する
ことに依り接続して完成するものである。
ところで、第２図及び第３図に関して説明した
基本セルは、２入力NAND或いは２入力NOR等
の論理回路を作成する場合には有効であるが、
RAM（random access memory）、トランスミツ
シヨン・ゲート回路、クロツクド（clocked）ゲ
ート回路、（C2MOS回路）等の回路を構成する場
合は、多数を必要としたり、余剰トランジスタを
生じたりする欠点がある。
例えば、RAMセルを形成するには、前記基本
セルでは４個を必要とし、しかも、使用しないト
ランジスタが６個も生ずる。また、トランスミツ
シヨン・ゲート回路を形成する場合、前記基本セ
ルでは、常に２個の組でしか作れなかつたので、
必要でないトランスミツシヨン・ゲートが作成さ
れることが多く、無駄であつた。更にまた、クロ
ツクド・ゲート回路を形成する場合では、前記基
本セルを２個必要とし、そして、そこに含まれる
トランジスタのうち半分は使用されることなく余
剰のものとなつてしまう。
発明の目的 本発明は、前記の毎きマスタ・スライス方式を
適用して製造されるLSIを構成する為の基本セル
に改良を加え、従来可能であつたNAND或いは
NOR等の論理回路の作製は勿論のこと、RAM、
トランスミツシヨン・ゲート回路、クロツクド・
ゲート回路等を少ない基本セル数で容易に構成す
ることができるように、また、余剰トランジスタ
が生じないようにし、従来技術に依る場合に比較
して、占有面積を少なくしようとするものであ
る。
発明の構成 本発明に依る半導体集積回路に於いては、チヤ
ネルが一方向に並ぶように配列され且つゲート電
極の引き出し部分はソース領域或いはドレイン領
域の周囲を外方に迂回してそのゲート電極と略平
行になるまで延在された２個のｐチヤネル・トラ
ンジスタを有してなる第１のｐチヤネル・トラン
ジスタ領域、チヤネルが前記一方向と同方向に並
ぶように配列され且つゲート電極の引き出し部分
はソース領域或いはドレイン領域の周囲を外方に
迂回してそのゲート電極と略平行になるまで延在
された２個のｎチヤネル・トランジスタを有して
なると共にゲート電極が前記第１のｐチヤネル・
トランジスタ領域のゲート電極と一直線上に存在
するように配置された第１のｎチヤネル・トラン
ジスタ領域、前記第１のｐチヤネル・トランジス
タ領域に並設されソース領域或いはドレイン領域
を共有する２個のｐチヤネル（或いはｎチヤネ
ル）トランジスタを有してなる第２のｐチヤネル
（或いはｎチヤネル）トランジスタ領域、前記第
１のｎチヤネル・トランジスタ領域に並設されソ
ース領域或いはドレイン領域を共有する２個のｎ
チヤネル（或いはｐチヤネル）トランジスタを有
してなる第２のｎチヤネル（或いはｐチヤネル）
トランジスタ領域のそれぞれを備えた基本セルが
含まれてなる構成を採ることに依り、従来の基本
セルで有効に形成することができたNAND或い
はNORなどの論理回路は勿論のこと、RAM、ト
ランスミツシヨン・ゲート回路、クロツク・ゲー
ト回路なども少ない基本セル数で、しかも、余剰
トランジスタが生じない状態で構成することがで
き、従つて、それ等を小さな占有面積で実現する
ことが可能となる。
発明の実施例 第４図は本発明に通用する基本セルの一実施例
を具体的なバルク・パターンとして表した要部平
面図である。
図に於いて、QP１１，QP１２，QP１３，QP
１４はｐチヤネル・トランジスタ、QN１１，
QN１２，QN１３，QN１４はｎチヤネル・トラ
ンジスタ、１１，１２，１３はｐ型不純物拡散領
域、１４，１５，１６はｎ型不純物拡散領域、１
７，１８，１９，２０はｐチヤネル・トランジス
タQP１１〜QP１４の多結晶シリコン・ゲート電
極、１７Ａ及び１８Ａは多結晶シリコン・ゲート
電極１７及び１８の引き出し部分、２１，２２，
２３，２４はｎチヤネル・トランジスタQN１１
〜QN１４の多結晶シリコン・ゲート電極、２１
Ａ及び２２Ａは多結晶シリコン・ゲート電極２１
及び２２の引き出し部分、２５はｎ型基板コンタ
クト領域、２６はｐ型基板コンタクト領域、RP
１は第１のｐチヤネル・トランジスタ領域、PR
２は第２のｐチヤネル・トランジスタ領域、RN
１は第１のｎチヤネル・トランジスタ領域、RN
２は第２のｎチヤネル・トランジスタ領域をそれ
ぞれ示している。尚、ｐ型不純物拡散領域１１は
ｐチヤネル・トランジスタQP１１の、ｐ型不純
物拡散領域１２はｐチヤネル・トランジスタQP
１２の、ｐ型不純物拡散領域１３はｐチヤネル・
トランジスタQP１３及びQP１４のそれぞれのソ
ース領域或いはドレイン領域を構成し、ｎ型不純
物拡散領域１４はｎチヤネル・トランジスタQN
１１の、ｎ型不純物拡散領域１５はｎチヤネル・
トランジスタQN１２の、ｎ型不純物拡散領域１
６はｎチヤネル・トランジスタQN１３及びQN
１４のそれぞれのソース領域或いはドレイン領域
を構成するものである。また、ｐチヤネル・トラ
ンジスタQP１３及びQP１４とｎチヤネル・トラ
ンジスタQN１３及びQN１４との位置を反対に
しても良い。
第５図は第４図に示した基本セルの要部等価回
路図であり、第４図に関して説明した部分と同部
分は同記号で指示してある。
第４図及び第５図に関して説明した本発明に於
ける基本セルと第２図及び第３図に関して説明し
た従来の基本セルと比較した場合の主たる相違点
は、ｐチヤネル・トランジスタQP１１，QP１２
或いはｎチヤネル・トランジスタQN１１，QN
２それぞれが全て独立していること、トランジス
タQP１１，QP１２，QN１１，QN１２に於け
るゲート電極引き出し部分１７Ａ，１８Ａ，２１
Ａ，２２Ａがソース領域或いはドレイン領域を外
方に迂回してそれぞれのゲート電極１７，１８，
２１，２２に略平行になるまで延在しているこ
と、第１のｐチヤネル・トランジスタ領域RP１
の外側方に第２のｐチヤネル・トランジスタ領域
RP２が、また、第１のｎチヤネル・トランジス
タ領域RN１の外側方に第２のｎチヤネル・トラ
ンジスタ領域RN２がそれぞれ付加されているこ
と、等である。
次に、前記第４図及び第５図に関して説明した
基本セルを用いて種々の回路を構成する場合を例
示して解説する。
第６図は２入力NAND回路を構成した場合の
バルク・バターンを表わす要部平面図であり、第
４図及び第５図に関して説明した部分と同部分は
同記号で指示してある。
図に於いて、LAは第１層目のAl配線（実践：
−））、NAは第１層目のAl配線LAと半導体基板
とのコンタクト部分（白丸：○）、Ａ１及びＡ２
は入力信号、Ｘは出力信号、VDDは正側電源レベ
ル、VSSは接地側電源レベルをそれぞれ示してい
る。
第７図は第６図に示した実施例の要部等価回路
図であり、第６図に関して説明した部分と同部分
は同記号で指示してある。
図から判るように、本実施例では、基本セルの
中央部分を使用して２入力NAND回路を構成し
てある。この場合、破線で示してある第２のｐチ
ヤネル・トランジスタ領域RP２及び第２のｎチ
ヤネル・トランジスタ領域RN２は使用されない
が、その部分をセル同志の配線領域として使用す
ることができるから無駄になることはない。
第６図及び第７図に関して前記説明したところ
から、本発明に於ける基本セルが従来の基本セル
と同様に２入力NAND回路などを構成できるこ
とが理解されよう。
さて、ここで、本発明に於ける基本セルを、第
８図に示されているように、ａ，ｂ，ｃの各部分
に分けて検討して見よう。
部分ａ，ｂでは、図の上下方向にソース領域或
いはドレイン領域と多結晶シリコン・ゲート電極
が規則的に配列された構造になつている。
このような構造を採ると、第１図に示したよう
な基本セル列上で、大きなユニツト・セルを作成
することが容易になる。
一般に、ユニツト・セルは、２入力NAND回
路や２入力NOR回路を基本セル列上にAl配線を
施すことに依つて作成し、更に、それ等相互を結
ぶAl配線も基本セル列上からできる限り逸脱し
ないように形成される。
従つて、多数の基本セルを必要とする規模が大
きいユニツト・セルを構成するには、ユニツト・
セル内のサブ・ブロツク同志の配線が多くなり、
設計は甚だ厄介である。
然し乍ら、本発明に於ける基本セルでは、サ
ブ・ブロツクである２入力NAND回路或いは２
入力NOR回路については第８図に見られる部分
ｃで作成することができ、また、サブ・ブロツク
同志の配線も近接しているような場合に於いては
部分ｃに含めることが可能である。そして、大き
なユニツト・セルを構成する場合のサブ・ブロツ
ク同志の多くの配線を形成するには部分ａ及びｂ
を有効に使用することができる。即ち、部分ａ及
びｂに於いては、各トランジスタの多結晶シリコ
ン・ゲート電極、ソース領域、ドレイン領域が規
則的に並んだ構造になつているから、配線として
はAl配線を図の上下に形成するだけで良く、基
本セルのバルク・パターンに由来する特別な配慮
は全く必要とせず、また、同程度の配線であれ
ば、必要な縦方向のチヤネル数は少なくて済むも
のである。これを第９図及び第１０図を参照しつ
つ説明しよう。
第９図及び第１０図は何れも基本セル列の右側
部分を表わすバルク・パターンの要部平面図であ
り、第９図は本発明に於ける基本セルを用いた場
合、第１０図は従来に於ける基本セルを用いた場
合をそれぞれ示している。
図に於いて、矢印は縦方向の使用チヤネルを表
わしている。従つて、同じ配線を施す場合に於い
て、第９図ではチヤネル数は３であり、第１０図
では４であることが判る。尚、同一プロセスで作
成した場合、本発明に於ける基本セルは従来の基
本セルに比較して縦方向の長さが少し大きくなる
が、これは、本発明に於ける基本セルでは各トラ
ンジスタが分離されている為であり、前記説明し
た内容に関しては同一の大きさで実現できる。
即ち、本発明に於ける基本セルが、従来のそれ
に比較して大きくなつた原因は、トランジスタの
ソース領域及びドレイン領域を分離した為であつ
て、ゲート電極を迂回させたことに依るものでは
ない。従つて、ソース領域及びドレイン領域の分
離をせずに、ゲート電極の迂回のみを行なえば、
前記したような利点があり、しかも、大きさは変
りないものにすることができるのである。
前記説明から判るように、従来の基本セルで実
現可能であつた回路であつても、本発明に於ける
基本セルを適用すれば、より良いパターンで実現
することができる。
次に、従来の基本セルで構成するには問題があ
つたRAMを本発明に於ける基本セルで構成する
場合について説明する。
第１１図はRAMを構成した場合のバルク・パ
ターンを表わす要部平面図であり、第４図乃至第
１０図に関して説明した部分と同部分は同記号で
指示してある。
図に於いて、LBは第２層目のAl配線（破線：
−−−）、NBは第１層目のAl配線LAと第２層目
のAl配線LBとのコンタクト部分（二重丸：◎）、
Diは入力データ信号、は反転入力データ信号、
Doは反転出力データ記号、WRDは読み出しワー
ド線、は書き込みワード線、QP１１′，QP
１２′，QP１３′，QP１４′は他の基本セル列に
属している基本セルに於けるｐチヤネル・トラン
ジスタ、PR１′は他の基本セル列に属している基
本セルに於ける第１のｐチヤネル・トランジスタ
領域、RP２′は他の基本セル列に属している基本
セルの第２のｐチヤネル・トランジスタ領域をそ
れぞれ示している。第１２図は第１１図に示した
実施例の要部等価回路図であり、第４図乃至第１
１図に関して説明した部分と同部分は同記号で指
示してある。
図に於いて、INV１及びINV２はインバータ
を示している。
図から判るように、この回路では、相隣る基本
セルの半分宛を用いて１ビツト分のRAMセルを
構成するものであり、インバータINV１及び
INV２はｐチヤネル・トラジスタQP１３′，QP
１４′及びｎチヤネル・トラジスタQN１３，QN
１４で構成され、無駄は全く生じない。
第１３図はトランスミツシヨン・ゲート回路を
構成した場合のバルク・パターンを表わす要部平
面図であり、第４図乃至第１２図に関して説明し
た部分と同部分は同記号で指示してある。
図に於いて、Ａは入力信号、Ｘは出力信号、
CKはクロツク信号、は反転クロツク信号をそ
れぞれ示している。
第１４図は第１３図に示した実施例の要部等価
回路図であり、第４図乃至第１３図に関して説明
した部分と同部分は同記号で指示してある。
図示されたところから明らかなように、トラン
スミツシヨン・ゲート回路を構成するには、第１
のｐチヤネル・トランジスタ領域PR１に於ける
ｐチヤネル・トランジスの１個、例えばQP１１
と、第１のｎチヤネル・トラジスタ領域RN１に
於けるｎチヤネル・トラジスタの１個、例えば
QN１１を用いて構成することができ、この実施
例でも、トランスミツシヨン・ゲート回路が必要
な数だけ無駄なく形成できることが理解できよ
う。
第１５図はクロツクド・ゲート回路を構成した
場合のバルク・パターンを表わす要部平面図であ
り、第４図乃至第１４図に関して説明した部分と
同部分は同記号で指示してある。
第１６図は第１５図に示した実施例の要部等価
回路図であり、第４図乃至第１５図に関して説明
した部分と同部分は同記号で指示してある。
この場合は、第１のｐチヤネル・トランジスタ
領域PR１及び第１のｎチヤネル・トランジスタ
領域RN１に含まれる４個のトランジスタを用い
て構成することができる。因に、従来の基本セル
を用いてクロツクド・ゲート回路を構成するには
２個を必要とする。
尚、前記実施例では、ゲート電極に多結晶シリ
コンを用いた場合について説明したが、これ以外
にも、例えば高融点金属シリサイドなども使用す
ることができる。
発明の効果 本発明に依る半導体集積回路に於いては、チヤ
ネルが一方向に並ぶように配列され且つゲート電
極の引き出し部分はソース領域或いはドレイン領
域の周囲を外方に迂回してそのゲート電極と略平
行になるまで延在された２個のｐチヤネル・トラ
ンジスタを有してなる第１のｐチヤネル・トラン
ジスタ領域、チヤネルが前記一方向と同方向に並
ぶように配列され且つゲート電極の引き出し部分
はソース領域或いはドレイ領域の周囲を外方に迂
回してそのゲート電極と略平行になるまで延在さ
れた２個のｎチヤネル・トランジスタを有してな
ると共にゲート電極が前記第１のｐチヤネル・ト
ランジスタ領域のゲート電極と一直線上に存在す
るように配置された第１のｎチヤネル・トランジ
スタ領域、前記第１のｐチヤネル・トランジスタ
領域に並設されソース領域或いはドレイン領域を
共有する２個のｐチヤネル（或いはｎチヤネル）
トランジスタを有してなる第２のｐチヤネル（或
いはｎチヤネル）トランジスタ領域、前記第１の
ｎチヤネル・トランジスタ領域に並設されソース
領域或いはドレイン領域を共有する２個のｎチヤ
ネル（或いはｐチヤネル）トランジスタを有して
なる第２のｎチヤネル（或いはｐチヤネル）トラ
ンジスタ領域のそれぞれを備えた基本セルが含ま
れてなる構成を採ることに依り、従来の基本セル
で都合良く作成できた２入力NAND回路や２入
力NOR回路は勿論のこと、RAM、トランスミツ
シヨン・ゲート回路、クロツクド・ゲート回路も
容易に構成することができ、そして、前記基本セ
ルを配列した基本セル列に於いてユニツト・セル
を構成する場合、前記各トランジスタに於けるソ
ース領域、ドレイン領域、ゲート電極の配列及び
パターンが適切である為、配線のチヤネル数が少
なくて済み、しかも、使用しないトランジスタが
生じても、その部分を他の配線を形成する領域と
して使用することができる等多様な使い方をする
ことができ、また、余剰のトランジスタが発生す
ることは殆んどない。
【図面の簡単な説明】
第１図はゲート・アレイの要部平面図、第２図
は従来の基本セルのバルク・パターンを表わす要
部平面図、第３図は第２図に示した基本セルの要
部等価回路図、第４図は本発明に於ける基本セル
のバルク・パターンを表わす要部平面図、第５図
は第４図に示した基本セルの要部等価回路図、第
６図は２入力NAND回路のバルク・パターンを
表わす要部平面図、第７図は第６図に示した２入
力NAND回路の要部等価回路図、第８図は第４
図に示した基本セルの利用方法を説明する為の要
部平面図、第９図及び第１０図は基本セル列に於
ける配線のチヤネル数を説明する為のバルク・パ
ターンを表わす要部平面図、第１１図はRAMを
構成した場合のバルク・パターンを表わす要部平
面図、第１２図は第１１図に示した実施例の要部
等価回路図、第１３図はトランスミツシヨン・ゲ
ート回路を構成した場合のバルク・パターンを表
わす要部平面図、第１４図は第１３図に示した実
施例の要部等価回路図、第１５図はクロツド・ゲ
ート回路を構成した場合のバルク・パターンを表
わす要部平面図、第１６図は第１５図に示した実
施例の要部等価回路図である。 図に於いて、QP１１，QP１２，QP１３，QP
１４はｐチヤネル・トランジスタ、QN１１，
QN１２，QN１３，QN１４はｎチヤネル・トラ
ンジスタ、１１，１２，１３はｐ型不純物拡散領
域、１４，１５，１６はｎ型不純物拡散領域、１
７，１８，１９，２０はｐチヤネル・トランジス
タQP１１〜QP１４に於ける多結晶シリコン・ゲ
ート電極、１７Ａ及び１８Ａは多結晶シリコン・
ゲート電極１７及び１８の引き出し部分、２１，
２２，２３，２４はｎチヤネル・トランジスタ
QN１１〜QN１４に於ける多結晶シリコン・ゲ
ート電極、２１Ａ及び２２Ａは多結晶シリコン・
ゲート電極２１及び２２の引き出し部分、２５は
型基板コンタクト領域、２６はｐ型基板コンタク
ト領域、RP１は第１のｐチヤネル・トランジス
タ領域、RP２は第２のｐチヤネル・トランジス
タ領域、RN１は第１のｎチヤネル・トランジス
タ領域、RN２は第２のｎチヤネル・トランジス
タ領域、LAは第１層目のAl配設、LBは第２層
目のAl配線、NAは第１層目のAl配線LAと半導
体基板とのコンタクト部分、NBは第１層目のAl
配線LAと第２層目のAl配線LBとのコンタクト
部分、Ａ，Ａ１，Ａ２は入力信号、Ｘは出力信
号、VDDは正側電源レベル、VSSは接地側電源レ
ベル、ａ，ｂ，ｃは基本セルの各部分、Diは入
力データ信号、は反転入力データ信号、は
反転出力データ信号、WRDは読み出しワード
線、は書き込みワード線、QP１１′，QP１
２′，QP１３′，QP１４′は他の基本セル列に属
する基本セルのｐチヤネル・トラジスタ、RP
１′は他の基本セル列に属する基本セルの第２の
ｐチヤネル・トラジスタ領域、INV１及びINV
２はインバータ、CKはクロツク信号、は反転
クロツク信号である。

Claims (1)

    【特許請求の範囲】
  1. １ チヤネルが一方向に並ぶように配列され且つ
    ゲート電極の引き出し部分はソース領域或いはド
    レイン領域の周囲を外方に迂回してそのゲート電
    極と略平行になるまで延在された２個のｐチヤネ
    ル・トランジスタを有してなる第１のｐチヤネ
    ル・トランジスタ領域、チヤネルが前記一方向と
    同方向に並ぶように配列され且つゲート電極の引
    き出し部分はソース領域或いはドレイン領域の周
    囲を外方に迂回してそのゲート電極と略平行にな
    るまで延在された２個のｎチヤネル・トランジス
    タを有してなると共にゲート電極が前記第１のｐ
    チヤネル・トランジスタ領域のゲート電極と一直
    線上に存在するように配置された第１のｎチヤネ
    ル・トランジスタ領域、前記第１のｐチヤネル・
    トランジスタ領域に並設されソース領域或いはド
    レイン領域を共有する２個のｐチヤネル（或いは
    ｎチヤネル）トランジスタを有してなる第２のｐ
    チヤネル（或いはｎチヤネル）トランジスタ領
    域、前記第１のｎチヤネル・トラジスタ領域に並
    設されソース領域或いはドレイン領域を共有する
    ２個のｎチヤネル（或いはｐチヤネル）トランジ
    スタを有してなる第２のｎチヤネル（或いはｐチ
    ヤネル）トランジスタ領域のそれぞれを備えた基
    本セルが含まれてなることを特徴とする半導体集
    積回路。
JP58155005A 1983-08-26 1983-08-26 半導体集積回路 Granted JPS6047441A (ja)

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KR850002670A (ko) 1985-05-15
EP0133958B1 (en) 1989-09-27
EP0133958A3 (en) 1985-12-27
KR890003184B1 (ko) 1989-08-25
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