JPH0243349B2 - - Google Patents
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- JPH0243349B2 JPH0243349B2 JP57022531A JP2253182A JPH0243349B2 JP H0243349 B2 JPH0243349 B2 JP H0243349B2 JP 57022531 A JP57022531 A JP 57022531A JP 2253182 A JP2253182 A JP 2253182A JP H0243349 B2 JPH0243349 B2 JP H0243349B2
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- Japan
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- conductivity type
- source
- basic cell
- basic
- layers
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
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- 238000004891 communication Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Condensed Matter Physics & Semiconductors (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、セル利用率の高いマスタースライス
方式LSIの構造に関する。
方式LSIの構造に関する。
最近は、通信機や計算機等にマスタースライス
方式LSIが利用され、開発コストの低減、開発期
間の短縮に寄与している。マスタースライス方式
MOS、LSIの構造は、基本素子と呼ばれるＮチ
ヤンネルMOSトランジスタやＰチヤンネルMOS
トランジスタの複数ケの組合せを規則的に配置し
た基本素子集合（以下基本セルと呼ぶ）からな
り、更に、格子と呼ばれる１定間隔の座標上にコ
ンタクト穴、アルミニウム導電膜等の回路接続決
定要因が定められることを特徴とする。
方式LSIが利用され、開発コストの低減、開発期
間の短縮に寄与している。マスタースライス方式
MOS、LSIの構造は、基本素子と呼ばれるＮチ
ヤンネルMOSトランジスタやＰチヤンネルMOS
トランジスタの複数ケの組合せを規則的に配置し
た基本素子集合（以下基本セルと呼ぶ）からな
り、更に、格子と呼ばれる１定間隔の座標上にコ
ンタクト穴、アルミニウム導電膜等の回路接続決
定要因が定められることを特徴とする。
従来のマスタースライス方式LSIの全体図を第
１図に示す。チツプ１０、入出力バツフアー部１
１、配線領域１２、基本セル１３からなる。
１図に示す。チツプ１０、入出力バツフアー部１
１、配線領域１２、基本セル１３からなる。
従来の基本セルの例を第２図に示す。
Ｎ型シリコン基板１、Ｐウエル２、P+ソース
ドレイン層３、N+ソースドレイン層４、ゲート
ポリシリコン層５ａ，５ｂ、コンタクト穴６、ア
ルミニウム導電膜、特にVDD線７ａ、VSS線７
ｂからなる。
ドレイン層３、N+ソースドレイン層４、ゲート
ポリシリコン層５ａ，５ｂ、コンタクト穴６、ア
ルミニウム導電膜、特にVDD線７ａ、VSS線７
ｂからなる。
従来の基本セルによる回路例を第３図ａ〜ｄに
示す。
示す。
第３図ａはメモリ回路を示す、これは第３図ｃ
に示す格子の様子を示す等価平面図により、表わ
され、２基本セルを必要とする。図で実線はアル
ミニウム導電膜○・はコンタクト穴、……はポリシ
リコン層を示す。第３図ｂは２入力NOR回線を
示し、これは第３図ｄの格子の様子を示す等価平
面図により表わされる。
に示す格子の様子を示す等価平面図により、表わ
され、２基本セルを必要とする。図で実線はアル
ミニウム導電膜○・はコンタクト穴、……はポリシ
リコン層を示す。第３図ｂは２入力NOR回線を
示し、これは第３図ｄの格子の様子を示す等価平
面図により表わされる。
すなわち、従来の基本セルでは論理回路構成は
よいがメモリ回路構成ではＰチヤンネルMOSト
ランジスタ２ケの入力容量がＢ、入力側のトラ
ンスフアーゲートにぶらさがり、且つ２ケのイン
バータ出力にＰチヤンネルMOSトランジスタの
ソースドレイン容量の余分なつながりが生じ特性
上問題がある点、及びセル利用率が２ケの基本セ
ルを利用してしまうという問題がある。
よいがメモリ回路構成ではＰチヤンネルMOSト
ランジスタ２ケの入力容量がＢ、入力側のトラ
ンスフアーゲートにぶらさがり、且つ２ケのイン
バータ出力にＰチヤンネルMOSトランジスタの
ソースドレイン容量の余分なつながりが生じ特性
上問題がある点、及びセル利用率が２ケの基本セ
ルを利用してしまうという問題がある。
本発明は論理回路構成もメモリ回路構成も１基
本セルで実現できるようなセル利用率の高いマス
タースライス方式の構造を与えるものである。
本セルで実現できるようなセル利用率の高いマス
タースライス方式の構造を与えるものである。
本発明の特徴は、第１導電型の第１、第２、第
３のソースドレイン層で直列となる複数の第１導
電型トランジスタ群と、第２導電型の第１、第
２、第３のソースドレイン層で直列となる複数の
第２導電型トランジスタ群と、該第１および第２
導電型トランジスタに共通の第１および第２のゲ
ート電極層とを有し、かつ、それぞれ第１導電型
のソースおよびドレイン層を有する独立した第１
および第２の第１導電型トランジスタを有し、該
第１および第２導電型の第１のソースドレイン層
のコンタクト、該第１のゲート電極のコンタクト
および該独立した第１の第１導電型トランジスタ
のソースおよびドレイン層のコンタクトは同一の
格子上に位置し、該第１および第２導電型の第３
のソースドレイン層のコンタクト、該第２のゲー
ト電極のコンタクトおよび該独立した第２の第１
導電型トランジスタのコンタクトは他の同一の格
子上に位置している基本セルを具備した半導体集
積回路装置にある。
３のソースドレイン層で直列となる複数の第１導
電型トランジスタ群と、第２導電型の第１、第
２、第３のソースドレイン層で直列となる複数の
第２導電型トランジスタ群と、該第１および第２
導電型トランジスタに共通の第１および第２のゲ
ート電極層とを有し、かつ、それぞれ第１導電型
のソースおよびドレイン層を有する独立した第１
および第２の第１導電型トランジスタを有し、該
第１および第２導電型の第１のソースドレイン層
のコンタクト、該第１のゲート電極のコンタクト
および該独立した第１の第１導電型トランジスタ
のソースおよびドレイン層のコンタクトは同一の
格子上に位置し、該第１および第２導電型の第３
のソースドレイン層のコンタクト、該第２のゲー
ト電極のコンタクトおよび該独立した第２の第１
導電型トランジスタのコンタクトは他の同一の格
子上に位置している基本セルを具備した半導体集
積回路装置にある。
以下、本発明の実施例について図面を用いて説
明する。
明する。
第４図に本発明のマスタスライスの基本セルの
平面図の例を示す。Ｎ型シリコン基板１、Ｐウエ
ル２、P+ソースドレイン層３、３ケのN+ソース
ドレイン層４ａ，４ｂ，４ｃ、ゲートがポリシリ
コン層５ａ，５ｂ，５ｃコンタクト穴６、アルミ
ニウム導電膜、時にVDD線７ａ、VSS線７ｂから
なる。
平面図の例を示す。Ｎ型シリコン基板１、Ｐウエ
ル２、P+ソースドレイン層３、３ケのN+ソース
ドレイン層４ａ，４ｂ，４ｃ、ゲートがポリシリ
コン層５ａ，５ｂ，５ｃコンタクト穴６、アルミ
ニウム導電膜、時にVDD線７ａ、VSS線７ｂから
なる。
第４図の基本セルの特徴は、第２図に示した従
来のマスタスライスの基本セルと比較すると判る
ように、N+ソースドレイン層４ｂ，４ｃ、ゲー
トポリシリコン層５ｃで構成される２ケのＮチヤ
ンネルトランジスタが追加されていることであ
る。
来のマスタスライスの基本セルと比較すると判る
ように、N+ソースドレイン層４ｂ，４ｃ、ゲー
トポリシリコン層５ｃで構成される２ケのＮチヤ
ンネルトランジスタが追加されていることであ
る。
第３図ａに示したメモリ回路は２ケのインバー
タ及び２ケのＮチヤンネルトランジスタから構成
されているので、第４図の基本セルを用いた場合
には、第５図ａに等価平面図に示すように、１基
本セルで実現することができる。
タ及び２ケのＮチヤンネルトランジスタから構成
されているので、第４図の基本セルを用いた場合
には、第５図ａに等価平面図に示すように、１基
本セルで実現することができる。
第４図の基本セルは第２図の基本セルを部分と
して含んでいるから論理回路については、第４図
の基本セルを用いても、第２図の基本セルを用い
た場合と等しい基本セル数で実現出来る。論理回
路の一例として、第３図ｂに示す２入力NOR回
路を第４図の基本セルを用いて実現した場合の格
子表現の等価平面図を第５図ｂに示す。
して含んでいるから論理回路については、第４図
の基本セルを用いても、第２図の基本セルを用い
た場合と等しい基本セル数で実現出来る。論理回
路の一例として、第３図ｂに示す２入力NOR回
路を第４図の基本セルを用いて実現した場合の格
子表現の等価平面図を第５図ｂに示す。
第５図ａ，ｂにおける記号は第３図ａ，ｄにお
けるのと同様である。
けるのと同様である。
マスタスライスLSIを用いて重現しようとする
回路は論理回路とメモリ回路から成る場合が多
い。この時、論理回路部分はLSI内相互配線が多
くメモリ回路部分はLSI内相互配線が少ないのが
普通である。
回路は論理回路とメモリ回路から成る場合が多
い。この時、論理回路部分はLSI内相互配線が多
くメモリ回路部分はLSI内相互配線が少ないのが
普通である。
本発明のマスタスライスでは、これまでに説明
して来たように、第４図に示す基本セルのうち、
N+ソースドレイン層、４ｂ，４ｃゲートポリシ
リコン層、５ｃから成るトランジスタ部分はメモ
リ回路には使用するが論理回路には使用しないの
で論理回路を構成する場合には、その部分を配線
領域として使用することができる。すなわち、多
くの配線が要求される論理回路部分には大きな配
線領域を与える事が出来る。今、第２図に示すよ
うな従来のマスタスライスの基本セルを用いて第
１図のマスタスライスチツプを構成した場合と、
第４図に示す基本セルを用いて第１図に示すマス
タスライスチツプを構成した場合を比較すると、
第１図に示される基本セルの高さ１４は、第４図
の基本セルの場合には第２図の基本セルの場合よ
り大きくなるであろう。しかし、前述したよう
に、第４図の基本セルのうち、N+ソースドレイ
ン層４ｂ，４ｃ、ゲートポリシリコン層５ｃで構
成されるトランジスタ部分は論理回路の場合には
配線領域として利用できるのであるから、実効的
な配線領域は第１図１２ｂに基本セルのその部分
を加えたものになる。したがつて、同一の実効配
線領域を確保するためには、第４図の基本セルを
用いた場合には第２図の基本セルを用いた場合よ
りも１２ｂの高さを小さくすることが出来る。し
たがつて、第１図に示される基本セルのピツチ１
５は第２図の基本セルを用いた場合と第４図の基
本セルを用いた場合とで殆んど同一にすることが
出来同一面積のチツプでは、どちらの基本セルを
用いてもほゞ同一の数の基本セルを配列すること
が出来る。
して来たように、第４図に示す基本セルのうち、
N+ソースドレイン層、４ｂ，４ｃゲートポリシ
リコン層、５ｃから成るトランジスタ部分はメモ
リ回路には使用するが論理回路には使用しないの
で論理回路を構成する場合には、その部分を配線
領域として使用することができる。すなわち、多
くの配線が要求される論理回路部分には大きな配
線領域を与える事が出来る。今、第２図に示すよ
うな従来のマスタスライスの基本セルを用いて第
１図のマスタスライスチツプを構成した場合と、
第４図に示す基本セルを用いて第１図に示すマス
タスライスチツプを構成した場合を比較すると、
第１図に示される基本セルの高さ１４は、第４図
の基本セルの場合には第２図の基本セルの場合よ
り大きくなるであろう。しかし、前述したよう
に、第４図の基本セルのうち、N+ソースドレイ
ン層４ｂ，４ｃ、ゲートポリシリコン層５ｃで構
成されるトランジスタ部分は論理回路の場合には
配線領域として利用できるのであるから、実効的
な配線領域は第１図１２ｂに基本セルのその部分
を加えたものになる。したがつて、同一の実効配
線領域を確保するためには、第４図の基本セルを
用いた場合には第２図の基本セルを用いた場合よ
りも１２ｂの高さを小さくすることが出来る。し
たがつて、第１図に示される基本セルのピツチ１
５は第２図の基本セルを用いた場合と第４図の基
本セルを用いた場合とで殆んど同一にすることが
出来同一面積のチツプでは、どちらの基本セルを
用いてもほゞ同一の数の基本セルを配列すること
が出来る。
以上述べた事から、第４図の基本セルを用いて
第１図のようなマスタスライスチツプを構成し、
回路を実現しようとした場合には従来のマスタス
ライスに比し、論理回路部分でほゞ同等メモリ回
路部分では２倍の集積度を実現することが出来る
ことが判る。
第１図のようなマスタスライスチツプを構成し、
回路を実現しようとした場合には従来のマスタス
ライスに比し、論理回路部分でほゞ同等メモリ回
路部分では２倍の集積度を実現することが出来る
ことが判る。
本発明の方式のマスタスライスの別の構成例を
第６図に示す。第６図において、チツプ１０、入
出力バツフアー部１１、配線領域１２、基本セル
１３である。
第６図に示す。第６図において、チツプ１０、入
出力バツフアー部１１、配線領域１２、基本セル
１３である。
第１図の構成例との相違は第１図の構成におい
ては基本セルの列の間に配線領域１２ｂが存在す
るのに対し第６図の構成例では存在しない点にあ
る。メモリ回路を構成する場合には、基本セル間
の配線が少ないので、基本セル間の配線領域を利
用しなくても、基本セル上に存在する配線格子の
みで配線を行なうことが出来る。一方、第６図の
構成例のマスタスライスで論理回路を構成する場
合には、例えば第１列目の基本セルを論理回路素
子として使用し、第２列目の基本セルは論理回路
素子として使用せずに、配線領域として使用する
というように、配線領域の必要に応じて基本セル
を論理素子として使用せずに、配線領域として使
用する。
ては基本セルの列の間に配線領域１２ｂが存在す
るのに対し第６図の構成例では存在しない点にあ
る。メモリ回路を構成する場合には、基本セル間
の配線が少ないので、基本セル間の配線領域を利
用しなくても、基本セル上に存在する配線格子の
みで配線を行なうことが出来る。一方、第６図の
構成例のマスタスライスで論理回路を構成する場
合には、例えば第１列目の基本セルを論理回路素
子として使用し、第２列目の基本セルは論理回路
素子として使用せずに、配線領域として使用する
というように、配線領域の必要に応じて基本セル
を論理素子として使用せずに、配線領域として使
用する。
第６図の構成例では、メモリ回路を構成した場
合には、密に配列された基本セルがメモリ素子と
して全て利用され、又、論理回路を構成した場合
には配線量に応じて、一部の基本セル列を論理素
子として使用せず配線領域として使用する。その
場合にも、論理素子として使用されている基本セ
ルの第４図におけるN+ソースドレイン層、４ｂ，
４ｃ、ゲートポリシリコン層、５ｃで構成される
トランジスタ部分も配線領域に使用出来ることは
第１図の構成例に本発明の基本セルを使用した場
合と同様である。
合には、密に配列された基本セルがメモリ素子と
して全て利用され、又、論理回路を構成した場合
には配線量に応じて、一部の基本セル列を論理素
子として使用せず配線領域として使用する。その
場合にも、論理素子として使用されている基本セ
ルの第４図におけるN+ソースドレイン層、４ｂ，
４ｃ、ゲートポリシリコン層、５ｃで構成される
トランジスタ部分も配線領域に使用出来ることは
第１図の構成例に本発明の基本セルを使用した場
合と同様である。
以上、第１図と第６図の構成例で本発明を説明
したがその中間として、第１図の構成で配線領域
１２ｂの巾を狭くとり、配線領域を広く必要なと
きのみ、基本セル列を論理素子として使用せず配
線領域として使用する構成も可能である。
したがその中間として、第１図の構成で配線領域
１２ｂの巾を狭くとり、配線領域を広く必要なと
きのみ、基本セル列を論理素子として使用せず配
線領域として使用する構成も可能である。
以上の説明においてｐとｎを入れ替えてもよい
ことは明らかである。又、相補形MOS集積回路
としてｐウエルによる構成について説明したが、
ｎウエルによる構成両ウエルによる構成、SOS相
補形MOS等にも適用可能である。基本セルの構
成については、第１の基本素子集合に相当する２
ケの共通ゲートポリシリコンを有するｐ−チヤン
ネル、ｎチヤンネルトランジスタ対は、３ケ以上
にしてもよいし、又共通ゲートポリシリコンでな
く、ｐチヤンネル、ｎチヤンネルトランジスタの
ゲートポリシリコンを別個のものとした構成でも
よい。更に、第２の基本素子集合に相当する２ケ
のｎチヤンネルMOSトランジスタは３ケ以上に
してもよい。更には、同一チツプ上にN+ソース
ドレイン層４ｂ，４ｃ、ゲートポリシリコン層５
ｃとこれのｐ、ｎ入替のものを交互に入れてもよ
い。
ことは明らかである。又、相補形MOS集積回路
としてｐウエルによる構成について説明したが、
ｎウエルによる構成両ウエルによる構成、SOS相
補形MOS等にも適用可能である。基本セルの構
成については、第１の基本素子集合に相当する２
ケの共通ゲートポリシリコンを有するｐ−チヤン
ネル、ｎチヤンネルトランジスタ対は、３ケ以上
にしてもよいし、又共通ゲートポリシリコンでな
く、ｐチヤンネル、ｎチヤンネルトランジスタの
ゲートポリシリコンを別個のものとした構成でも
よい。更に、第２の基本素子集合に相当する２ケ
のｎチヤンネルMOSトランジスタは３ケ以上に
してもよい。更には、同一チツプ上にN+ソース
ドレイン層４ｂ，４ｃ、ゲートポリシリコン層５
ｃとこれのｐ、ｎ入替のものを交互に入れてもよ
い。
以上述べたように本発明によれば、メモリ回路
及び論理回路等の回路機能の異なる回路について
セル利用率の高いマスタースライス方式LSIの構
造を得ることができる。
及び論理回路等の回路機能の異なる回路について
セル利用率の高いマスタースライス方式LSIの構
造を得ることができる。
第１図はマスタースライス方式LSIの全体図、
第２図は従来の基本セルの平面図の１例、第３図
ａは従来の基本セルに対するメモリ回路、第３図
ｂは２入力NOR回路、第３図ｃ〜ｄは各々第３
図ａ，ｂに対する格子表現の等価平面図、第４図
は本発明の基本セルの平面図の１例、第５図ａお
よび第５図ｂは各々第３図ａのメモリ回路および
第３図ｂの２入力NOR回路に対する格子表現の
等価平面図、第６図は本発明の基本セルの別の配
置全体図を示す。 なお図において、１……Ｎ型シリコン基板、２
……ｐウエル、３……P+ソースドレイン層、４
……N+ソースドレイン層、５……ゲートポリシ
リコン層、６……コンタクト層、７……アルミニ
ウム導電膜、である。
第２図は従来の基本セルの平面図の１例、第３図
ａは従来の基本セルに対するメモリ回路、第３図
ｂは２入力NOR回路、第３図ｃ〜ｄは各々第３
図ａ，ｂに対する格子表現の等価平面図、第４図
は本発明の基本セルの平面図の１例、第５図ａお
よび第５図ｂは各々第３図ａのメモリ回路および
第３図ｂの２入力NOR回路に対する格子表現の
等価平面図、第６図は本発明の基本セルの別の配
置全体図を示す。 なお図において、１……Ｎ型シリコン基板、２
……ｐウエル、３……P+ソースドレイン層、４
……N+ソースドレイン層、５……ゲートポリシ
リコン層、６……コンタクト層、７……アルミニ
ウム導電膜、である。
Claims (1)
- １ 第１導電型の第１、第２、第３のソースドレ
イン層で直列となる複数の第１導電型トランジス
タ群と、第２導電型の第１、第２、第３のソース
ドレイン層で直列となる複数の第２導電型トラン
ジスタ群と、該第１および第２導電型トランジス
タに共通の第１および第２のゲート電極層とを有
し、かつ、それぞれ第１導電型のソースおよびド
レイン層を有する独立した第１および第２の第１
導電型トランジスタを有し、該第１および第２導
電型の第１のソースドレイン層のコンタクト、該
第１のゲート電極のコンタクトおよび該独立した
第１の第１導電型トランジスタのソースおよびド
レイン層のコンタクトは同一の格子上に位置し、
該第１および第２導電型の第３のソースドレイン
層のコンタクト、該第２のゲート電極のコンタク
トおよび該独立した第２の第１導電型トランジス
タのコンタクトは他の同一の格子上に位置してい
る基本セルを具備したことを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253182A JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2253182A JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58139446A JPS58139446A (ja) | 1983-08-18 |
| JPH0243349B2 true JPH0243349B2 (ja) | 1990-09-28 |
Family
ID=12085377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2253182A Granted JPS58139446A (ja) | 1982-02-15 | 1982-02-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58139446A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0131463B1 (en) * | 1983-07-09 | 1989-03-15 | Fujitsu Limited | Masterslice semiconductor device |
| JPS6047441A (ja) * | 1983-08-26 | 1985-03-14 | Fujitsu Ltd | 半導体集積回路 |
| JPS6074644A (ja) * | 1983-09-30 | 1985-04-26 | Fujitsu Ltd | Ｃｍｏｓゲ−トアレ− |
| JPS60173854A (ja) * | 1984-02-13 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | Ｍｉｓトランジスタ論理回路構成用基板 |
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| FR2572851B1 (fr) * | 1984-11-08 | 1987-07-31 | Matra Harris Semiconducteurs | Reseau prediffuse a cellules de base interconnectables |
| ATE73580T1 (de) * | 1985-12-06 | 1992-03-15 | Siemens Ag | Gate array anordnung in cmos-technik. |
| JP2588876B2 (ja) * | 1986-05-14 | 1997-03-12 | 三菱電機株式会社 | Ｃｍｏｓマスタスライスｌｓｉ |
| EP0278463B1 (en) * | 1987-02-09 | 1994-07-27 | Fujitsu Limited | Gate array having transistor buried in interconnection region |
| KR910005605B1 (en) * | 1987-06-08 | 1991-07-31 | Fujitsu Ltd | Master-slice type semiconductor device imbeded multi gate |
| US5053993A (en) * | 1987-06-08 | 1991-10-01 | Fujitsu Limited | Master slice type semiconductor integrated circuit having sea of gates |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1982
- 1982-02-15 JP JP2253182A patent/JPS58139446A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57183048A (en) * | 1981-05-06 | 1982-11-11 | Hitachi Ltd | Semiconductor integrated circuit device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58139446A (ja) | 1983-08-18 |
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