JPS6074644A - Ｃｍｏｓゲ−トアレ− - Google Patents

Ｃｍｏｓゲ−トアレ−

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JPS6074644A
JPS6074644A JP58181996A JP18199683A JPS6074644A JP S6074644 A JPS6074644 A JP S6074644A JP 58181996 A JP58181996 A JP 58181996A JP 18199683 A JP18199683 A JP 18199683A JP S6074644 A JPS6074644 A JP S6074644A
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JP
Japan
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cell
transistor
cells
basic
special
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JP58181996A
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Hideo Monma
門馬　秀夫
Masato Ishiguro
石黒　正人
Tetsuo Kouno
河野　哲雑
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はＣＭＯ３集積回路に係り、特に遅延あるいはプ
ルアンプ、プルダウン素子を有するＣＭＯＳゲートアレ
ーに関する。
（２）技術の背景 半導体製造技術の進歩に伴い高集積化されてきている。
高集積化された集積回路の内部構造は様々であるが、一
般的にはゲートアレー構造化されたものが多く用いられ
ている。このようなゲートアレー構造の集積回路は基本
セルとＩ１０セルに大別されている。基本セルは目的の
集積回路として必要な論理機能を発生する為のセルであ
り、■１０セルは集積回路内の論理レベルと外部論理レ
ベルとのレベル変換等を行なうセルである。そして集積
回路のチップ内に基本セルが配置されその外周にＩ１０
セルが配置されている。
（３）従来技術と問題点 従来、前述の基本セルは一般的にゲートが共通に接続さ
れた１個のＰチャンネルトランジスタと１個のＮチャン
ネルトランジスタのおのおの２対から構成される装置 第１図（ａｌは従来の基本セルのパターン図である。
ゲート幅Ｗのゲート電極ＧＡ、ＧＢが配置され。
トランジスタＰＬ、Ｐ２．Ｎｌ、Ｎ２のゲートを形成し
ている。ＰチャンネルトランジスタＰＩ。
Ｐ２とＮチャンネルトランジスタＮｌ、Ｎ２のソースあ
るいはドレインは電極１，５で共通に接続されている。
電極２，３．４．６はトランジスタＰＩ、Ｐ２．Ｎｌ、
Ｎ２のドレインまたはソースの電極である。第１図（ｂ
ｌは第１図（ａｌの等価回路である。尚、番号は第１図
ｆ８）に対応して同番号を付しである。
前述した構成から明らかなようにゲートが共通に接続さ
れたトランジスタＰＩ、Ｎｌ並びにトランジスタＰ２．
Ｎ２の４個のトランジスタから成り、Ｐチャンネルのト
ランジスタＰＩ、Ｐ２並びにＮチャンネルのトランジス
タＮｌ、Ｎ２のドレインあるいはソース１．５が共通接
続されている。
第１図のトランジスタはＭＯＳトランジスタである。そ
して、このトランジスタＰｌ、Ｐ２．Ｎｌ。
Ｎ２の相互コンタクダンスｇｍはゲート有効長Ｗによっ
て決る。
前述の基本セルはチップ内にアレー状に配置されており
、配線チャンネルにおいて配線されて、目的の論理機能
が構成される。
前述のような基本セルのゲートアレーを用いた集積回路
において、遅延回路等を構成する場合にはインバータ回
路、バッファ回路を基本セルによって形成し、それを複
数段用いていた。または配線チャンネルが使われていな
い場合には配線を長くして構成していた。前述の遅延回
路は素子そのもののスピードが早く基本セル内のトラン
ジスタのｇｍが全て同一であるので長く遅延時間を有す
る遅延回路を得ることはむずかしく、この構成で遅延回
路を作った場合には多くの基本セルを使用してしまう問
題を有していた。
一方、入出力ボート等をプルダウンあるいはプルアップ
する為に用いられるプルダウン、プルアンプ素子として
基本セルを用いる方法がある。
前述した様に１個の基本セルは４個のトランジスタより
成り、プルアンプあるいはプルダウンする為のトランジ
スタに用いる場合にはＰチャンネルトランジスタとＮチ
ャンネルトランジスタのゲートが共通に接続されている
ので一方のトランジスタしか使うことができず基本セル
内のトランジスタを有効に使うことができないという問
題を有していた。
（４）発明の目的 本発明は前記問題点を解決するものであり、第１の目的
とするところは基本セルにおいて遅延回路を簡単に構成
することが可能なＣＭＯＳゲートアレーを提供すること
にある。
そして第２の目的とするところはプルアンプ、プルダウ
ン素子としても有効にセルを用いることを可能としたＣ
ＭＯＳゲートアレーを提供することにある。
（５）発明の構成 上記目的は９本発明によれば内部セル領域に基本セルと
特殊セルを有し、前記基本セルはアレー状に配置され、
前記特殊セルは前記基本セルよりもｇｍの小さいトラン
ジスタにより形成されてい５− ることをことを特徴とするＣＭＯＳゲートアレーを提供
することによって達成される。
（６）発明の実施例 以下、図面を用いて本発明の詳細な説明する。
第２図は本発明の実施例のセル構成図である。内部セル
領域１０は基本セル１１と特殊セル１２を有し、′ｒシ
レー状配置されている。内部セル領域ＩＯの外周にはＩ
１０セル領域１３が配置され、さらにそのＩ１０セルの
外周にボンディングパソト１４が配置されている。内部
セル領域１０の基本セル１１並びにＩ１０セル領域１３
内の■／○セルは従来のセル構造と同様である。例えば
基本セル１１は第１図ｆａ）に示した様な構成となって
いる。一方、特殊セル１２はｇｍが基本セルと異なる例
えば複数のトランジスタより構成される。
第３、第４図は本発明の実施例の特殊セルの構成図であ
る。第３図における特殊セルはＰチャンネルトランジス
タＰ３とＮチャンネルトランジスタＮ３の合計２個のト
ランジスタより成る。ゲート幅Ｗのゲート２０．２１が
配置され、トランジス６− タＰ３．Ｎ３のゲートを形成している。このトランジス
タＰ３．Ｎ３は、第１図の基本セルのトランジスタＰＩ
、Ｐ２．Ｎｌ、Ｎ２と比べ、ゲート幅Ｗは同じであるが
ゲート長■７が長い。そしてトランジスタＰ３．Ｎ３の
第３図の図面中の上下方向にソースあるいはドレインの
２２．２３と２４．２５を有している。
第４図における特殊セルはゲート２６．２７が共通に接
続されたＰチャンネルトランジスタＰ４゜Ｐ５とＮチャ
ンネルトランジスタＮ４．、Ｎ５より成る。すなわちＰ
チャンネルトランジスタＰ４のゲートとＮチャンネルト
ランジスタＮ４のゲートとが共通に接続されてゲート２
６を構成し、ＰチャンネルトランジスタＰ５のゲートと
ＮチャンネルトランジスタＮ５のゲートとが共通に接続
されゲート２７を構成している。そしてそれらのトラン
ジスタＰ４．Ｐ５．Ｎ４．Ｎ５のソースあるいはドレイ
ン２８〜３５はそれぞれ別々に配置されている。
第３図の特殊セルの構成は独立したＰチャンネルトラン
ジスタとＮチャンネルトランジスタの合計２個のトラン
ジスタより成るが、第４図の特殊セルの構成はゲートの
みが２個ずつに共通にそれぞれ接続された合計４個のト
ランジスタより成る。
そしてそれらのトランジスタのゲート幅Ｗ′は第１図の
構成と比べ短くなっている。すなわちそれらのトランジ
スタのｇｍは第１図の構成のトランジスタと比べ小さく
なっている。
第５図は第４図に示した本発明の実施例の特殊セルの応
用回路図である。第４図に対応して同番号で記している
。トランジスタＰ４のソース２８は電源Ｖ。Ｉ）に接続
されトランジスタＮ４のソース３０は電源Ｖｓｓに接続
される。そしてトランジスタＰ４のドレイン２９とトラ
ンジスタＮ４のトレイン３１はコンデンサＣが接続され
ている線路を介してトランジスタＰ５．Ｎ５のゲート２
７に接続される。トランジスタＰ５．Ｎ５はトランジス
タＰ４．Ｎ４の構成と同様である。
すなわちトランジスタＰ５のソース３３が電源Ｖ（、、
）に接続され、トランジスタＮ５のソース３５が電源Ｖ
ｓｓに接続されている。そしてトランジスタＰ５のドレ
インとトランジスタＮ５のドレインが共通に接続されて
、他の回路に出力される。第５図における回路の入力は
トランジスタＰ４とトランジスタＮ４のゲートである。
前述したように第５図に示した回路のトランジスタＰ４
．Ｎ４とトランジスタＰ５．Ｎ５は同じ構成であり、イ
ンバータとして動作する。そして全体の回路としてはイ
ンバータが２段であるのでバッファとしての論理機能を
有している。しかしながらトランジスタＰ４．Ｎ４より
成るインバータとトランジスタＰ５．Ｎ５より成るイン
バータの中間接続点にコンデンサＣを有しているので全
体の回路機能として遅れを有している。従来の基本セル
を用いた場合には本発明の実施例のトランジスタＰ４．
Ｐ５．Ｎ４．Ｍ５に比べ、その基本セルのｇｍは大であ
るので例えば線路の浮遊容量等によって生ずる遅れは少
ないが、本発明の実施例のトランジスタは基本セルのｇ
ｍに比べ小さいのでその遅れは大となる。
＝９− 前述のコンデンサＣは前述したように配線の線路による
浮遊容量や、特定の容量を有するコンデンサを配置した
ものである。
前述したように本発明の実施例は遅延機能を簡単に有す
るが、さらに入出力回路のプルアンプ。
プルダウン抵抗として等測的に使用することも可能であ
る。第６図は本発明の実施例を入力回路のプルアップ素
子として用いた応用例の回路図である。入力ＩＮにゲー
トが接続されているトランジスタＰ６．Ｎ６より成るイ
ンバータの入力をプルアップするものである。当然なが
らインバータを構成するトランジスタＰ６のソースは電
源■。０に、トランジスタＮ６のソースはＶｓｓに接続
されている。そしてトランジスタＰ６のドレインとトラ
ンジスタＮ６のソースが共通接続されて他の回路に加わ
る。トランジスタＰ３．Ｎ３は第３図に示したトランジ
スタであり、そのドレイン２３゜２５は入力ＩＮに接続
されている。そしてトランジスタＰ３のソース２２とト
ランジスタＮ３のゲート２１並びにドレイン２４は電源
■。０に接続１０− される。またトランジスタＰ３のゲート２０は電源Ｖ。
０に接続されている。尚、第６図において。
本発明の実施例に関するトランジスタのＰ３．Ｎ３は第
３図に示したトランジスタであり、同記号で示している
。
トランジスタＰ３のゲート２０は電源Ｖｓｓ。
トランジスタＮ３のゲート２１は電源■。０に接続され
ており、トランジスタＰ３はＰチャンネル、トランジス
タＮ３はＮチャンネルのトランジスタであるのでこれら
のトランジスタＰ３．Ｎ３は共に常時オンとなる。これ
によって入力ＩＮはプルアップされる。トランジスタＰ
３．Ｎ３は定電流素子として動作するので、入力にロー
レベルが加わった時にも電流は流れるがトランジスタＰ
３゜Ｎ３のｇｍは小であるので入力ＩＮの電圧レベルは
ローレベルとなりローレベルがトランジスタＰ６．Ｎ６
のゲートに加わる。
そして例えば入力がオープンとなった時にはプルアップ
素子すなわちトランジスタＰ３．Ｎ３によってハイレベ
ルにプルアンプされる。
前述のプルアップ素子としてトランジスタＰ３゜Ｐ４を
並列接続して用いたが、これは片方だけ、すなわちトラ
ンジスタＰ３あるいはトランジスタＮ３だけでも可能で
ある。
以上、本発明の特殊セルについて実施例を用いて説明し
たが、これは遅延素子やプルアンプ、プルダウン素子と
して使用されるばかりでなく、モノステーブル、又はマ
ルチバイブレークを構成した時の時定数素子としても使
用することが可能である。
・　（７）発明の効果 以上述べたように本発明は内部セル領域に基本セルと特
殊セルを設けたゲートアレーであり、その特殊セルによ
って遅延回路さらにはプルアンプ。
プルダウン素子を得ることが可能となる。よって本発明
によれば多機能のゲートアレー集積回路を得ることは可
能となる。
【図面の簡単な説明】
第１図（ａｌは基本セルのパターン図、第１図（ｂｌは
第１図ｆａ）の等価回路図、第２図は本発明の実施例の
セル構成図、第３図第４図は本発明の実施例のセル構成
図、第５図は本発明の実施例の特殊セルの遅延回路への
応用回路図、第６図は本発明の実施例の特殊セルのプル
アップ回路への応用回路図である。 １０・・・内部セル領域 １１・・・基本セル　１２・・・特殊セル１３・・・Ｉ
１０セル領域 Ｐ３〜Ｐ５・・・ＰチャンネルのトランジスタＮ３〜Ｎ
５・・・Ｎチャンネルのトランジスタ２０．２１，２６
．２７．　・・・ゲート２２〜２５．２８〜３５・・・
ソースあるいはドレイン １３− 第１図　（α） （ｂ） 第２図 １３ 第３図 第５図 第４図 第６図 ｓｓ 手続補正書ｍ発） １、事件の表示 昭和タ２年特許願第７？／ｆ７１号 ３　補正をする者 事件との関係　特許出願人 住所　神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代　理　人　住所　神奈川県川崎市中原区−Ｊ−小
田中１０１５番地富士通株式会社内 １）明細書の発明の名称を以下の様に補正する。 ［ゲートアレーＪ ２）明細書の第１頁第４行乃至第１８行を以下の様に補
正する。 ｒ２．’ｌ’！ｉ−許請求の範囲 （１）内部セル領域に基本セルと特殊セルを有し前記基
本セルはアレー状に配置され、前記特殊セルは前記基本
セルよりもｇｍの小さいトランジスタにより形成されて
いることを特徴とするゲートアレー。 （２）前記特殊セル牲主」遅延回路μ構成更丸工いるこ
とを特徴とする特Ｆｌ：Ｎ求の範囲第１項記載のゲート
アレー。 （３）前記内部セル領域の外周に複数のＩ１０セルより
成るＩ１０セル領域を有し、前記特殊セルは前記Ｉ１０
セルが構成する回路のプルアップあるいはプルタウンの
少なくとも一方の素子として接続されていることを特徴
とする特許請求の範囲第１項記載のゲートアレー。 ４）明細書第２頁第１行を以下の様に補正する。 ［本発明はゲートアレー集積回路に係り、特に遅延あ」

Claims (3)

    【特許請求の範囲】
  1. （１）内部セル領域に基本セルと特殊セルを有し。 前記基本セルはアレー状に配置され、前記特殊セルは前
    記基本セルよりもｇｍの小さいトランジスタにより形成
    されていることをことを特徴とするＣＭＯＳゲートアレ
    ー。
  2. （２）前記特殊セルは遅延回路を構成することを特徴と
    する特許請求の範囲第１項記載のＣＭＯＳゲートアレー
    。
  3. （３）前記内部セル領域の外周に複数のＩ１０セルより
    成るＩ１０セル領域を有し、前記特殊セルは前記Ｉ１０
    セルが構成する回路のプルアップあるいはプルタウンの
    少なくとも一方の素子として接続されることを特徴とす
    る特許請求の範囲第１項記載のＣＭＯＳゲートアレー。
JP58181996A 1983-09-30 1983-09-30 Ｃｍｏｓゲ−トアレ− Pending JPS6074644A (ja)

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EP84401942A EP0136952B1 (en) 1983-09-30 1984-09-28 A gate array
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