JPH01289138A - マスタースライス型半導体集積回路 - Google Patents

マスタースライス型半導体集積回路

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JPH01289138A
JPH01289138A JP63118765A JP11876588A JPH01289138A JP H01289138 A JPH01289138 A JP H01289138A JP 63118765 A JP63118765 A JP 63118765A JP 11876588 A JP11876588 A JP 11876588A JP H01289138 A JPH01289138 A JP H01289138A
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pads
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JP63118765A
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Yasunori Tanaka
康規 田中
Teruo Kobayashi
照雄 小林
Masahiro Ishibashi
真裕 石橋
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Toshiba Electronic Device Solutions Corp
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Toshiba Corp
Toshiba Microelectronics Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は出力信号の負荷駆動能力を適宜選択すること
ができるマスタースライス型半導体集積回路に関する。
（従来の技術） マスタースライス型半導体集積回路は、下地工程で基本
論理ゲートを形成し、後工程でこれらを相互に接続する
配線パターンを形成することによって基本論理ゲート回
路や入出力回路を形成するものであり、少量多品種の集
積回路を短期間で製造することができるという利点を持
っている。
第５図は従来のマスタースライス型半導体集積回路のチ
ップレイアウトを示す図である。チップ本体２１の中央
には内部論理ブロック２２が形成されており、その周辺
部にはそれぞれ図示しない入力バッファ、出力バッファ
等から構成された入出力セル２３が所定のピッチで配置
されている。また、各入出力セル毎にパッド２４が１個
ずつ設けられ、これらパッドも入出力セルの場合と同一
のピッチで配置されている。そして、後工程で内部論理
ブロック２２内、内部論理ブロック２２と入出力セル２
３、各入出力セル２３とパッド２４との間が必要に応じ
て配線され、各パッド２４は入力パッド、出力パッドも
しくは入出力兼用パッドとして使用される。チップ本体
上の配線形成後は各パッドとＩＣのピンとがボンティン
グワイヤで結線される。
ところで、上記各入出力セル２３における負荷駆動能力
等の電気特性や占存面積は、セル設計が容易に行なえる
ように全て等しくされている。このため、特に大きな負
荷容量を駆動するような場合には１個の入出力セルのみ
を用いたのでは駆動能力が不足する恐れがある。そこで
、従来では第６図の回路図に示すように、負荷駆動能力
を向上させる目的で複数の入出力セル内の出力バッファ
を並列接続して使用するようにしたものが特開昭６０−
１６９１５０号公報等で知られている。図において、２
３ａ〜２３ｅはそれぞれ人力バッファ２５と出力バッフ
ァ２６とが設けられた入出力セルであり、２４ａ〜２４
ｅは上記入出力セル２３ａ〜２３ｅに対応して設けられ
たパッドである。このうち、パッド２４ａ、　２４ｃ及
び２４ｄはそれぞれ入出力セル２３ａ。
２３ｃ及び２３ｄ内の入力バッファ２５のみに接続され
ており、これらのパッドは入力パッドとして使用される
。パッド２４ｂは２個の入出力セル２３ａと２３ｂ内の
出力バッフ７２Ｂに並列接続されており、このパッド２
４ｂは１個の入出力セルの２倍の負荷駆動能力を持つ出
力パッドとして使用される。パッド２４ｅは３個の入出
力セル２３ｃ、　２３ｄ、　２３ｅ内の各出力バッファ
２６に並列接続されており、このパッド２４ｅは１個の
入出力セルの３倍の負荷駆動能力を持つ出力パッドとし
て使用される。
このように配線パターン形成時に複数個の出力バッファ
を並列接続することによってチップ本体の大きさを変え
ずに負荷駆動能力を必要に応じて選択することができる
。
（発明が解決しようとする課題） ところで、第６図に示すような従来のＩＣでは、多ピン
化等の要求によりパッドの配置ピッチを変更する必要が
生じたときには、それに応じて新しい形状の入出力セル
を設計し直す必要があり、時間的及びコスト的に無駄が
生じる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、パッドの配置ピッチを変更する際に
も入出力セルの設計のし直しが不要であり、かつチップ
本体の大きさを変えずに負荷駆動能力を必要に応じて選
択することができるマスタースライス型半導体集積回路
を提供することにある。
［発明の構成コ （課題を解決するための手段） この発明のマスタースライス型半導体集積回路は、複数
個のパッドと、上記各パッドに対してｎ個（ｎは２以上
の整数）ずつ設けられ、それぞれ駆動能力が等しいバッ
ファを備えた入出力セルとを具備し、上記パッドの配置
ピッチに応じてパッド１個当りの入出力セルの数ｎを設
定したことを特徴とする。
さらにこの発明のマスタースライス型半導体集積回路は
、複数個のパッドと、上記パッドのｍ倍（ｍは２以上の
整数）の数だけ設けられ、それぞれ駆動能力が等しいバ
ッファを備えた入出力セルとを具備したことを特徴とす
る。
（作用） この発明によれば、複数個の入出力セル内のバッファを
並列接続することによって負荷駆動能力を必要に応じて
選択することができる。また、パッドの配置ピッチを変
更する必要があるときには、各パッド毎に対応して設け
られる入出力セルの数ｎを増減することによってこれに
対処することができる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明に係るマスタースライス型半導体集積
回路の一実施例によるチップレイアウトを示す図である
。図において、１１はチップ本体、１２は内部論理ブロ
ックであり、チップ本体１１の周辺部には入出力セル１
３とパッド１４とがそれぞれ配列して設けられている。
そして、この実施例では、各パッド１４に対してそれぞ
れ３個の入出力セル１３が設けられている。すなわち、
このチップ本体ｌｌ内にはパッド１４の３倍の数の入出
力セル１３が設けられている。
第２図は上記実施例のＩＣの周辺部を抜き出して示す図
である。１３ａ−１３ｉはそれぞれ人力バッファ１５と
出力バッフ７１Ｂが設けられた入出力セルであり、１４
ａ　、　１４ｂ　、　１４ｃはそれぞれパッドである。
ここで、パッド１４ａに対しては３個の入出力セル１３
ａ　、　１３ｂ　、　１３ｃが、パッド１４ｂに対して
は３個の入出力セル１３ｄ　、　１３ｅ　、　１３ｆが
、パッド１４ｃに対しては３個の人出力セル１３ｇ、　
１３ｈ。
１３ｉがそれぞれ設けられている。
そして各入出力セル１３内に設けられた人力バッファ１
５は全て等しい電気的特性を持つように構成されており
、同様に各出力バッファ１６も負荷駆動能力等の電気的
特性が全て等しくなるように構成されている。しかも、
各入出力セル１３の占有面積は全て等しくなるようにさ
れている。
また、入出力セル１３ａ〜１ｓｔの配列方向における各
寸法は図示のように例えば５０μｍにされており、従っ
て、各パッド１４は図示のように１５０μｍのピッチで
配置されている。
このような構成のＩＣに後工程を施して配線パターンを
形成した後の状態を第３図に示す。パッド１４ａは２ｇ
！ｉの入出力セル１３ａ及び１３ｂ内の出力バッファ１
６に並列接続されており、このパッド１４ａは１個の入
出力セルの２倍の負荷駆動能力を持つ出力バッドとして
使用される。パッド１４ｂは入出力セルＨｅ内の入力バ
ッファ１５と３個の入出力セル１３ｄ　、　１３ｅ　、
　１３ｆ内の出力バッファ１Ｂに並列接続されており、
このパッド１４ｂは１個の入出力セルの３倍の負荷駆動
能力を持つ出力パッドと入力バッドとの兼用バッドとし
て使用される。パッド１４ｃは人出力セル１３ｇ内の人
力バッファ１５と２個の人出力セル１３ｈ及びＬＳｉ内
の出力バッフ７１Ｂに並列接続されており、このパッド
１４ｂは１個の入出力セルの２倍の負荷駆動能力を持つ
出力パッドと人力バッドとの兼用パッドとして使用され
る。
このように配線パターン形成時に複数個の出力バッファ
を並列接続することにより、チップ本体の大きさを変え
ずに負荷駆動能力を必要に応じて選択することができる
。
しかもこの発明のＩＣでは、１個のパッドに対して複数
個の入出力セルを設けることにより、パッドの配置ピッ
チが変更された場合でも、入出力セルを設計し直すこと
なしに容易にこれに対応することができる。例えば第２
図ではパッド１４の配置ピッチが１５０μｍにされてい
たが、ＩＣの多ビン化の要求によりこれを１００μｍに
縮小する必要が生じたときには、各入出力セルを１個の
パッドに対して２個ずつ設けるようにすればよい。
すなわち、第４図に示すように、パッド１４ａに対して
は２個の入出力セル１３ａ　、　１３ｂが、パッド１４
ｂに対しては２個の入出力セル１３ｃ、　１３ｄが、パ
ッド１４ｃに対しては２個の入出力セル１３ｅ。
１３ｆが、パッド１４ｄに対しては２個の入出力セル１
３ｇ、　１３ｈがそれぞれ設けられる。ここで各人出カ
セル１３は第２図の場合と同じものを使用することがで
きるので、入出力セルを設計し直す必要がなく、第２図
のものに対し単に入出力セルの個数を減少させるだけで
製造することができる。しかも、パッドの配置ピッチを
変更した場合でも、各パッド１４と入出力セル１３との
相対的な位置は変わらない。すなわち、各パッド１４と
入出力セル１３それぞれの中心を常に一致させることが
できるので、配線パターンを形成する際に計算機を用い
た自動配線でこれを行なうことができる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では説明を簡単にするために入出力セルが大
力バッファと出力バッファとから構成される場合につい
て説明したが、これは一般的な入出力セルと同様に人力
保護のための抵抗やダイオード、トランジスタ等が設け
られているものにも実施可能であることはもちろんであ
る。例えば第７図は実際のＩＣで使用される後工程前の
入出力セル１３の構成を示す図である。この入出力セル
１３内には入力バッファ及び出力バッファを構成するた
めに使用される複数個のインバータ３１と、入力保護用
の抵抗３２が形成されている。
このような入出力セル１３に対して後工程により配線パ
ターンを形成した状態を第８図及び第９図に示す。第８
図のセルでは上記インバータ３１の全ての入力端子を並
列接続すると共に出力端子も並列接続することによって
出力バッファ１６を構成するようにしたものであり、こ
れら並列接続されたインバータ３１の出力端子はこの後
工程で同時に形成されるパッド１４に接続される。
第９図のセルでは上記インバータ３１の半数毎の入力端
子及び出力端子をそれぞれを並列接続することにより、
半数のインバータで人力バッファ１５を、残りの半数で
出力バッファ１６をそれぞれ構成するようにしたもので
ある。そして、入力バッファ１５を構成する各インバー
タ３１の入力端子は入力保護用の抵抗３２を介してパッ
ド１４に接続され、出力バッファ１６を構成する各イン
バータ３１の出力端子はパッド１４に直接接続される。
［発明の効果］ 以上、説明したようにこの発明によれば、パッドの配置
ピッチを変更する際にも入出力セルの設計のし直しが不
要であり、かつチップ本体の大きさを変えずに負荷駆動
能力を必要に応じて選択することができるマスタースラ
イス型半導体集積回路を提供することができる。
【図面の簡単な説明】
第１図はこの発明に係るマスタースライス型半導体集積
回路の一実施例によるチップレイアウトを示す図、第２
図は上記実施例の集積回路の周辺部を抜き出して示す図
、第３図は第２図回路に配線パターンを形成した後の状
態を示す図、第４図は第２図回路でパッドの配置ピッチ
が変更された場合を示す図、第５図は従来の集積回路の
チップレイアウトを示す図、第６図は上記従来の集積回
路の周辺部を抜き出して示す図、第７図は実際のＩＣで
使用される後工程前の入出力セルの構成を示す図、第８
図及び第９図はそれぞれ上記第７図のセルに後工程を施
した状態を示す図である。 １１・・・チップ本体、１２・・・内部論理ブロック、
１３、１３　ａ　〜１３　ｉ−人出力セル、１４．１４
ａ　〜１４ｄ　−パット、１５・・・入力バッファ、１
６・・・出力バッファ。 出願人代理人　弁理士　鈴江武彦 第２図 第３図 第４図 第６図

Claims (2)

    【特許請求の範囲】
  1. （１）複数個のパッドと、 上記各パッドに対してｎ個（ｎは２以上の整数）ずつ設
    けられ、それぞれ駆動能力が等しいバッファを備えた入
    出力セルとを具備し、 上記パッドの配置ピッチに応じてパッド１個当りの入出
    力セルの数ｎを設定したことを特徴とするマスタースラ
    イス型半導体集積回路。
  2. （２）複数個のパッドと、 上記パッドのｍ倍（ｍは２以上の整数）の数だけ設けら
    れ、それぞれ駆動能力が等しいバッファを備えた入出力
    セルと を具備したことを特徴とするマスタースライス型半導体
    集積回路。
JP63118765A 1988-05-16 1988-05-16 マスタースライス型半導体集積回路 Pending JPH01289138A (ja)

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