JPS60251643A - 半導体ゲ−トアレイ装置 - Google Patents
半導体ゲ−トアレイ装置Info
- Publication number
- JPS60251643A JPS60251643A JP10913384A JP10913384A JPS60251643A JP S60251643 A JPS60251643 A JP S60251643A JP 10913384 A JP10913384 A JP 10913384A JP 10913384 A JP10913384 A JP 10913384A JP S60251643 A JPS60251643 A JP S60251643A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- basic cells
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 11
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は半導体ゲートアレイ装置に関し、特に入出力回
路の改良に関するものである。
路の改良に関するものである。
〈従来技術〉
論理ＬＳＩの開発期間の短縮化、及び経済性の点等から
ゲートアレイの開発が活発に行われている。この種の装
置は、複数のトランジスタを含んで構成した基本セルを
単位とし、この基本セルを配線領域を残してマトリクス
状に配置し、この基本セル群の周囲に、信号を入出力す
るだめの入出力回路を配置することによってチップを構
成している。上記基本セルに含まれたトランジスタ間の
配線を適宜節こすことＫよって所望の論理回路を形成す
る。該論理回路に外部から信号を供給し、或いは論理回
路の出力を導出するためにチップ上のパッドと基本セル
間に、チップ周辺に位置させて入出力回路が設けられる
。該入出力回路は、融通性をもたせるために、１つの外
部端子について入力回路、出力回路、入出力回路、或い
ｄトライステート回路等としての選択使用が可能になる
ように多機能に予め構成されている。
ゲートアレイの開発が活発に行われている。この種の装
置は、複数のトランジスタを含んで構成した基本セルを
単位とし、この基本セルを配線領域を残してマトリクス
状に配置し、この基本セル群の周囲に、信号を入出力す
るだめの入出力回路を配置することによってチップを構
成している。上記基本セルに含まれたトランジスタ間の
配線を適宜節こすことＫよって所望の論理回路を形成す
る。該論理回路に外部から信号を供給し、或いは論理回
路の出力を導出するためにチップ上のパッドと基本セル
間に、チップ周辺に位置させて入出力回路が設けられる
。該入出力回路は、融通性をもたせるために、１つの外
部端子について入力回路、出力回路、入出力回路、或い
ｄトライステート回路等としての選択使用が可能になる
ように多機能に予め構成されている。
第６図（、）乃至（ｄ）は周辺入出力回路に多機能性を
もたせた場合の回路ブロック図で、まず第６図（ａ）は
、１つのパッドに対して２段のインバータからなる入力
側と、インバータ、ナントゲート、ノアゲート及び上記
ナントゲートの出力が与えられたＰＭＯ５，ノアゲート
の出力が与えられ上記ＰＭＯ５と直列接続されたＮＭＯ
Ｓとからなる出力側を備えて入出力回路が構成きれ、人
出力バッファとして機能する。同人出力回路の入力側に
設けられたダイオード及び抵抗、出力側に設けられたダ
イオードは入出力保護部で、高負荷駆動部或いはレベル
変換部がトランジスタによって構成される。上記第６図
（ａ）に示した同じ周辺入出力回路は、パッドに対して
入力側のダイオード及びインバータを選ぶことによって
第６図（ｂ）に示す如く入カバｙフプとして機能し、出
力側を選ぶことによって第６図（ｃ）に示す如くトライ
ステート出力バッファとして機能し、更には出力側の制
御信号入力端子を接地することにより第６図（ｄ）に示
す如く出力バッファとして機能する。
もたせた場合の回路ブロック図で、まず第６図（ａ）は
、１つのパッドに対して２段のインバータからなる入力
側と、インバータ、ナントゲート、ノアゲート及び上記
ナントゲートの出力が与えられたＰＭＯ５，ノアゲート
の出力が与えられ上記ＰＭＯ５と直列接続されたＮＭＯ
Ｓとからなる出力側を備えて入出力回路が構成きれ、人
出力バッファとして機能する。同人出力回路の入力側に
設けられたダイオード及び抵抗、出力側に設けられたダ
イオードは入出力保護部で、高負荷駆動部或いはレベル
変換部がトランジスタによって構成される。上記第６図
（ａ）に示した同じ周辺入出力回路は、パッドに対して
入力側のダイオード及びインバータを選ぶことによって
第６図（ｂ）に示す如く入カバｙフプとして機能し、出
力側を選ぶことによって第６図（ｃ）に示す如くトライ
ステート出力バッファとして機能し、更には出力側の制
御信号入力端子を接地することにより第６図（ｄ）に示
す如く出力バッファとして機能する。
上記のように従来の周辺入出力回路は、各機能に対応で
きるように予めトランジスタによるゲート回路が構成さ
れているため、回路設計上は周辺入出力部分について配
線を選ぶことによって所望の機能をもつ回路に構成する
ことができ、非常に回路設計が容易になる。しかし例え
ば第６図（ａ）の回路を単位として入出力回路が構成さ
れる場合、これを第６図（ｂ）の入力専用回路として使
用したセルをみると、出力及びトライステート用に設け
た回路は使用されず、回路が有効利用されていないとい
う問題がある。
きるように予めトランジスタによるゲート回路が構成さ
れているため、回路設計上は周辺入出力部分について配
線を選ぶことによって所望の機能をもつ回路に構成する
ことができ、非常に回路設計が容易になる。しかし例え
ば第６図（ａ）の回路を単位として入出力回路が構成さ
れる場合、これを第６図（ｂ）の入力専用回路として使
用したセルをみると、出力及びトライステート用に設け
た回路は使用されず、回路が有効利用されていないとい
う問題がある。
上記のように従来の入出力回路は１つのセルに多機能を
持たせているため、各周辺入出力回路が占める領域は大
きくなり、限られたチップの周辺に配置できる周辺入出
力回路セルの数は少なくならざるを得す、多ピンＬＳＩ
に対応しきれないという欠点がある。
持たせているため、各周辺入出力回路が占める領域は大
きくなり、限られたチップの周辺に配置できる周辺入出
力回路セルの数は少なくならざるを得す、多ピンＬＳＩ
に対応しきれないという欠点がある。
更に一旦周辺入出力回路セルを設計すると、該周辺入出
力回路に予め準備された用途にしか運用できない。例え
ばシュミットトリガ入力を予め意識して設計していなけ
れば、シュミットトリガ入力に対しては利用できない。
力回路に予め準備された用途にしか運用できない。例え
ばシュミットトリガ入力を予め意識して設計していなけ
れば、シュミットトリガ入力に対しては利用できない。
上記のように従来のゲートアレイにおける周辺入出力回
路は無駄な領域を準備しなければならず、また柔軟性に
欠けるという欠点があった。
路は無駄な領域を準備しなければならず、また柔軟性に
欠けるという欠点があった。
〈発明の目的〉
本発明は上記従来の半導体ゲートアレイ装置の欠点を除
去し、ピン数の多いゲートアレイＬＳＩの作成を容易に
し、また入出力回路の柔軟性を高めて応用範囲の広いゲ
ートアレイ装置を提供する。
去し、ピン数の多いゲートアレイＬＳＩの作成を容易に
し、また入出力回路の柔軟性を高めて応用範囲の広いゲ
ートアレイ装置を提供する。
〈実施例〉
第２図は、半導体ゲートアレイ装置における配線前のゲ
ートアレイマスクを示す図で、半導体チップ１に、基本
セル２を単位として該基本セルを列状に配置すると共に
、配線領域３を隔ててチップ】内に複数行配置して基本
セル群を構成し、該基本セル群の周囲、即ちチップ１の
周囲にパッドと接続されて入出力回路の一部となる入出
力保護部４が設けられる。
ートアレイマスクを示す図で、半導体チップ１に、基本
セル２を単位として該基本セルを列状に配置すると共に
、配線領域３を隔ててチップ】内に複数行配置して基本
セル群を構成し、該基本セル群の周囲、即ちチップ１の
周囲にパッドと接続されて入出力回路の一部となる入出
力保護部４が設けられる。
第１図は上記第２図の破線で囲んだ領域を、配線を施こ
して入出力回路として構成した回路ブロック図で、上記
入出力保護部４に更に基本セル２内の１ランジスタを用
いて外部に対してインターフェイスする回路５が構成さ
れる。
して入出力回路として構成した回路ブロック図で、上記
入出力保護部４に更に基本セル２内の１ランジスタを用
いて外部に対してインターフェイスする回路５が構成さ
れる。
即ち入出力回路は、入出力保護部４をなすための電源Ｖ
ＣＣと接地間に直列接続したダイオードＤＩｌ 、 Ｄ
Ｉ２及びダイオードＤ２＋ 、 Ｄ２２が設けられ、ダ
イオードＤＩｌとＤＩ２の接続点Ｐが抵抗Ｒを介してパ
ッド６に、またダイオードＤ２＋とＤ２２の接続点Ｐが
上記パッド６に接続される。上記各ダイオードの接続点
Ｐ及びＱは入出力保護部４から基本セル側に導出され、
基本セルに組込まれたトランジスタを用いてパッド６の
外部とインターフェイスするだめの回路５が構成される
。
ＣＣと接地間に直列接続したダイオードＤＩｌ 、 Ｄ
Ｉ２及びダイオードＤ２＋ 、 Ｄ２２が設けられ、ダ
イオードＤＩｌとＤＩ２の接続点Ｐが抵抗Ｒを介してパ
ッド６に、またダイオードＤ２＋とＤ２２の接続点Ｐが
上記パッド６に接続される。上記各ダイオードの接続点
Ｐ及びＱは入出力保護部４から基本セル側に導出され、
基本セルに組込まれたトランジスタを用いてパッド６の
外部とインターフェイスするだめの回路５が構成される
。
ここで基本セル２は、例えばＰＭＯ５，ＮＭＯ３のペア
が３組成いは２組を単位として構成され、本実施例では
２組を用いた２人カゲートからなり、４個のＭＯＳの接
続関係を選ぶことによってインバータ、ナントゲート、
ノアゲート等を形成することができる。従って第６図（
ａ）に対応する入出力バッファ機能をもつ入出力回路と
するためには上記入出力保護部４から引き出した接続点
Ｐに対しては、基本セル２４及び２５内のＭＯＳをイン
バータ５構成に接続し、それらインバータ間を互いに接
続して入力側とし、他方接続点Ｑに対しては、基本セル
２６内のＰＭＯ８、基本セル２７内のＮＭＯ８を電源Ｖ
ＣＣと接地レベル間に直列接続して、その接続点に上記
点Ｑを接続する。尚ＰＭＯ３のゲートは基本セル２２内
に形成したナントゲートの出力に、Ｎ、ＭＯＳのゲート
は基本セル２３内に形成したノアゲートの出力に接続す
る。上記基本セル２２の２人力ナンドゲートは一方の入
力がデータであり、他方の入力は基本セル２１に形成し
たインバータを介して制御信号が与えられ、該制御信号
は上記データと共に基本セル２３の２人カッアゲートに
も与えられる。
が３組成いは２組を単位として構成され、本実施例では
２組を用いた２人カゲートからなり、４個のＭＯＳの接
続関係を選ぶことによってインバータ、ナントゲート、
ノアゲート等を形成することができる。従って第６図（
ａ）に対応する入出力バッファ機能をもつ入出力回路と
するためには上記入出力保護部４から引き出した接続点
Ｐに対しては、基本セル２４及び２５内のＭＯＳをイン
バータ５構成に接続し、それらインバータ間を互いに接
続して入力側とし、他方接続点Ｑに対しては、基本セル
２６内のＰＭＯ８、基本セル２７内のＮＭＯ８を電源Ｖ
ＣＣと接地レベル間に直列接続して、その接続点に上記
点Ｑを接続する。尚ＰＭＯ３のゲートは基本セル２２内
に形成したナントゲートの出力に、Ｎ、ＭＯＳのゲート
は基本セル２３内に形成したノアゲートの出力に接続す
る。上記基本セル２２の２人力ナンドゲートは一方の入
力がデータであり、他方の入力は基本セル２１に形成し
たインバータを介して制御信号が与えられ、該制御信号
は上記データと共に基本セル２３の２人カッアゲートに
も与えられる。
上記のように基本セル２１〜２７の内部ゲートを用いて
周辺入出力回路のインターフェイスする回路５を構成す
ることができる。上記第１図は人出カバッファを示した
が、入カバッファ、出力バツファ或いはトライステート
を構成する場合にも、そのだめのインターフェイスする
回路を基本セル内のＭＯＳを用いて第６図（ｂ）乃至（
ｄ）に示した回路に構成することができる。従って入出
力回路としては基本セルを用いて構成できる回路であれ
ば、任意の回路を作成することができ、設計の自由度は
著しく高くなる。
周辺入出力回路のインターフェイスする回路５を構成す
ることができる。上記第１図は人出カバッファを示した
が、入カバッファ、出力バツファ或いはトライステート
を構成する場合にも、そのだめのインターフェイスする
回路を基本セル内のＭＯＳを用いて第６図（ｂ）乃至（
ｄ）に示した回路に構成することができる。従って入出
力回路としては基本セルを用いて構成できる回路であれ
ば、任意の回路を作成することができ、設計の自由度は
著しく高くなる。
例えば入力専用回路においては、基本セル内のＰＭＯ８
，ＮＭＯ８の接続個数等を調整することによって入力レ
ベルの変更が可能となり、更にノア入力或いはシュミッ
トトリガ入力も可能になる。同様に出力バッファセルに
おいても出力電流を自由に選ぶことができる。
，ＮＭＯ８の接続個数等を調整することによって入力レ
ベルの変更が可能となり、更にノア入力或いはシュミッ
トトリガ入力も可能になる。同様に出力バッファセルに
おいても出力電流を自由に選ぶことができる。
第３図はシュミットトリガ入力バッファを構成した入出
力回路のブロック図を示し、パッド６に接続したインタ
ーフェイスする回路７を基本セルを用いて構成する。第
４図は上記シュミットトリガ入力バッファを基本セル配
置に対応させて模型的に示した回路ブロック図である。
力回路のブロック図を示し、パッド６に接続したインタ
ーフェイスする回路７を基本セルを用いて構成する。第
４図は上記シュミットトリガ入力バッファを基本セル配
置に対応させて模型的に示した回路ブロック図である。
該入力バッファはシュミットトリガ動作を与えるだめ、
インバータ８は入力反転レベル＞’Ｖｃｃに設計され、
第１ナントゲート９は入力反転レベル＜ＬＶｃｃに設計
されねばならない。従ってインバータ８は、ＣＭＯ５か
らなるインバータに対して入力レベルを調整するため第
５図（ａ）に示す如くゲートにパッド人力Ａが与えられ
た複数のＰＭＯ５を並列接続した回路が用いられている
。このようなインバータ８は数個の基本セルを要して構
成される。ナントゲート９についても第５図（ｂ）に示
す如く、２人力Ａ、Ｂに対応する入力信号がゲートに与
えられたＰＭＯ３に対して、入力反転レベルを所望の値
に制御するべく複数のＮＭＯ５が用いられている。
インバータ８は入力反転レベル＞’Ｖｃｃに設計され、
第１ナントゲート９は入力反転レベル＜ＬＶｃｃに設計
されねばならない。従ってインバータ８は、ＣＭＯ５か
らなるインバータに対して入力レベルを調整するため第
５図（ａ）に示す如くゲートにパッド人力Ａが与えられ
た複数のＰＭＯ５を並列接続した回路が用いられている
。このようなインバータ８は数個の基本セルを要して構
成される。ナントゲート９についても第５図（ｂ）に示
す如く、２人力Ａ、Ｂに対応する入力信号がゲートに与
えられたＰＭＯ３に対して、入力反転レベルを所望の値
に制御するべく複数のＮＭＯ５が用いられている。
該ナントゲート９についても複数の基本セルを要して回
路が構成される。これら基本セルで構成したインバータ
８．ナンドゲー）９．１０及びノンインバータ１１を用
いてシュミットトリガ入力バッファが構成され、該入カ
バツアアの出力が基本セルを要して形成されたゲートア
レイの本体内部回路に接続される。
路が構成される。これら基本セルで構成したインバータ
８．ナンドゲー）９．１０及びノンインバータ１１を用
いてシュミットトリガ入力バッファが構成され、該入カ
バツアアの出力が基本セルを要して形成されたゲートア
レイの本体内部回路に接続される。
〈効 果〉
以上本発明によれば、ゲートアレイ装置のチップ周辺に
配置する入出力のための回路の占有領域を小さくするこ
とができ、チップ周囲に多数の入出力のだめの単位回路
を配置させることができで、ゲートアレイの多ピン化を
図ることができる。ま回路の自由度が著しく高まり、回
路の設計が容易になるだけではなく、ゲートアレイの応
用範囲を広めることができる。
配置する入出力のための回路の占有領域を小さくするこ
とができ、チップ周囲に多数の入出力のだめの単位回路
を配置させることができで、ゲートアレイの多ピン化を
図ることができる。ま回路の自由度が著しく高まり、回
路の設計が容易になるだけではなく、ゲートアレイの応
用範囲を広めることができる。
本発明のゲートアレイ装置では、論理回路に使用し得る
基本セルを用いて入出力回路を構成するため、内部ゲー
トとしての基本セル数は減少するが、チップ周辺の入出
力のだめの回路は入力保護部だけになるため占有領域は
小さくなり、同サイズのチップに対して多くの基本セル
を構成することができ、内部回路への影響はほとんどな
い。
基本セルを用いて入出力回路を構成するため、内部ゲー
トとしての基本セル数は減少するが、チップ周辺の入出
力のだめの回路は入力保護部だけになるため占有領域は
小さくなり、同サイズのチップに対して多くの基本セル
を構成することができ、内部回路への影響はほとんどな
い。
第１図は本発明による一実施例の要部を示す回路ブロッ
ク図、第２図は本発明による一実施例のチップ模型図、
第３図はシュミットトリガ入力バッファの回路ブロック
図、第４図は第３図のシュミットトリガ入力バッファに
本発明を適用した他の実施例を示す回路ブロック図、第
５図（ａ） 、 （ｂ＞は第４図の要部詳細回路図、第
６図（ａ）乃至（ｄ）は従来の入出力回路図である。 ５：インターフェイスする回路 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第４図 ■ （ａ） （１）） （Ｃ） （ｄ） 第６図
ク図、第２図は本発明による一実施例のチップ模型図、
第３図はシュミットトリガ入力バッファの回路ブロック
図、第４図は第３図のシュミットトリガ入力バッファに
本発明を適用した他の実施例を示す回路ブロック図、第
５図（ａ） 、 （ｂ＞は第４図の要部詳細回路図、第
６図（ａ）乃至（ｄ）は従来の入出力回路図である。 ５：インターフェイスする回路 代理人 弁理士 福 士 愛 彦（他２名）第１図 第３図 第４図 ■ （ａ） （１）） （Ｃ） （ｄ） 第６図
Claims (1)
- １）複数の基本セルを形成した同一半導体チップの周辺
領域に、各パッドに対応させて入出力回路を配置してな
る半導体ゲートアレイ装置において、入出力回路はパッ
ドに接続された入出力保護部と、該入出力保護部に接続
され且つ基本セル内のトランジスタで構成された外部と
のインターフェイス部とからなることを特徴とする半導
体ゲートアレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10913384A JPS60251643A (ja) | 1984-05-28 | 1984-05-28 | 半導体ゲ−トアレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10913384A JPS60251643A (ja) | 1984-05-28 | 1984-05-28 | 半導体ゲ−トアレイ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251643A true JPS60251643A (ja) | 1985-12-12 |
Family
ID=14502412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10913384A Pending JPS60251643A (ja) | 1984-05-28 | 1984-05-28 | 半導体ゲ−トアレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251643A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257437A2 (en) * | 1986-08-12 | 1988-03-02 | Fujitsu Limited | Master slice type integrated circuit |
| EP0421447A2 (en) * | 1989-10-05 | 1991-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
-
1984
- 1984-05-28 JP JP10913384A patent/JPS60251643A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0257437A2 (en) * | 1986-08-12 | 1988-03-02 | Fujitsu Limited | Master slice type integrated circuit |
| US4945395A (en) * | 1986-08-12 | 1990-07-31 | Fujitsu Limited | Semiconductor device |
| EP0421447A2 (en) * | 1989-10-05 | 1991-04-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| USRE36236E (en) * | 1989-10-05 | 1999-06-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6487682B2 (en) | 1991-09-18 | 2002-11-26 | Fujitsu Limited | Semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0257437B1 (en) | Master slice type integrated circuit | |
| EP0919938A2 (en) | Optimized emulation and prototyping architecture | |
| US4766475A (en) | Semiconductor integrated circuit device having an improved buffer arrangement | |
| JPH06508480A (ja) | マスクによってプログラム可能なゲートアレイ用の基本セル構造 | |
| JPH01289138A (ja) | マスタースライス型半導体集積回路 | |
| JPS59163837A (ja) | 半導体集積回路 | |
| JPH0191525A (ja) | プログラマブル論理素子 | |
| JPS60251643A (ja) | 半導体ゲ−トアレイ装置 | |
| EP0458244B1 (en) | Cell library method for semiconductor integrated circuit design | |
| US5391943A (en) | Gate array cell with predefined connection patterns | |
| EP0453106B1 (en) | Electrical assemblies | |
| US5422581A (en) | Gate array cell with predefined connection patterns | |
| US4874968A (en) | Component produced using integrated technology for the fabrication of integrated circuits | |
| JPS59220948A (ja) | 半導体装置 | |
| JPH058576B2 (ja) | ||
| JPS6095935A (ja) | ゲ−トアレイ集積回路装置 | |
| JP2671537B2 (ja) | 半導体集積回路 | |
| JPH02306650A (ja) | 半導体装置 | |
| JPS632352A (ja) | 半導体装置 | |
| JPS6182455A (ja) | 半導体集積回路装置 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH0586067B2 (ja) | ||
| JPS5992538A (ja) | デイジタル半導体集積回路装置 | |
| JPH0438869A (ja) | マスタースライス型半導体集積回路 | |
| JPH0750741B2 (ja) | 半導体集積回路 |