JPS5992538A - デイジタル半導体集積回路装置 - Google Patents
デイジタル半導体集積回路装置Info
- Publication number
- JPS5992538A JPS5992538A JP57202129A JP20212982A JPS5992538A JP S5992538 A JPS5992538 A JP S5992538A JP 57202129 A JP57202129 A JP 57202129A JP 20212982 A JP20212982 A JP 20212982A JP S5992538 A JPS5992538 A JP S5992538A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- input
- output
- pads
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/023—Redistribution layers [RDL] for bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0605—Shape
- H01L2224/06051—Bonding areas having different shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/06179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01015—Phosphorus [P]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、ディジタル半導体集積回路装置に関する。
超音波ボンディング方法を用いてワイヤーボンディング
を行う半導体集積回路装置においては、ポンディングパ
ッドの形状をワイヤーの方向に対応した形状にすること
が考えられている。すなわち、第１図に示すように、半
導体チップＩＣのポンディングパッドＰ１〜Ｐｉ＋１等
と外部端子を接続するワイヤーＷ１〜Ｗｉ ＋１等は、
放射伏に配線されるものである。したがって、半導体チ
ップの端部におけるポンディングパッドＰ１．Ｐ２等は
菱形に構成され、中央部におけるポンディングパッドＰ
１．Ｐｉ＋１等は方形に構成される。
を行う半導体集積回路装置においては、ポンディングパ
ッドの形状をワイヤーの方向に対応した形状にすること
が考えられている。すなわち、第１図に示すように、半
導体チップＩＣのポンディングパッドＰ１〜Ｐｉ＋１等
と外部端子を接続するワイヤーＷ１〜Ｗｉ ＋１等は、
放射伏に配線されるものである。したがって、半導体チ
ップの端部におけるポンディングパッドＰ１．Ｐ２等は
菱形に構成され、中央部におけるポンディングパッドＰ
１．Ｐｉ＋１等は方形に構成される。
このため、半導体チップの辺と平行な方向に対するピッ
チ（間隔）が端部では大きく、中央部では小さくなる。
チ（間隔）が端部では大きく、中央部では小さくなる。
一方、ディジタル半導体集積回路装置においては、上記
ボンディングバンドの付近に入出力回路、入力専用回路
又は出力専用回路が配置され、上記入出力回路は、入力
専用回路及び出力専用回路に比べて、その素子数が多く
なるので占有エリアが大きくなる。
ボンディングバンドの付近に入出力回路、入力専用回路
又は出力専用回路が配置され、上記入出力回路は、入力
専用回路及び出力専用回路に比べて、その素子数が多く
なるので占有エリアが大きくなる。
本願発明者は、上記ポンディングパッドの配置と入出力
回路又は入力専用回路若しくは出力専用回路の占有エリ
アとに着目し、ポンディングパッドの間隔と入力、出力
回路部との整合性をしくることを考えた。
回路又は入力専用回路若しくは出力専用回路の占有エリ
アとに着目し、ポンディングパッドの間隔と入力、出力
回路部との整合性をしくることを考えた。
この発明の目的は、高集積化を図ったディジタル半導体
集積回路装置を提供することにある。
集積回路装置を提供することにある。
この発明の他の目的は、以下の説明及び図面から明らか
になるであろう。
になるであろう。
以下、この発明を実施例とともに詳細に説明する。
第２図には、この発明の一実施例の要部レイアウト図が
示されている。
示されている。
同図のディジタル半導体集積回路を構成する半導体チッ
プＩＣのポンディングパッドには、超音波ボンディング
方法によりワイヤーボンディングが行われるので、端部
のポンディングパッドＰＩ。
プＩＣのポンディングパッドには、超音波ボンディング
方法によりワイヤーボンディングが行われるので、端部
のポンディングパッドＰＩ。
Ｐ２等は、接続されるワイヤーＷ１．Ｗ２等の配線方向
に対応した菱形とされている。また、上記半導体チップ
ＩＣの中央部のポンディングパッドＰｉ、Ｐ−ｉ＋１等
は、接続されるワイヤーＷ ｉ 。
に対応した菱形とされている。また、上記半導体チップ
ＩＣの中央部のポンディングパッドＰｉ、Ｐ−ｉ＋１等
は、接続されるワイヤーＷ ｉ 。
Ｗ！＋１等の配線方向に対応した方形とされている。こ
のため、半導体チップＩＣの端部のボンディングパソド
Ｐｉ、Ｐ２等におけるその辺に平行な方向に対する間隔
（ピンチ）Ｌｌが中央部のポンディングパッドＰｉ、Ｐ
ｉ＋１等における同様な間隔Ｌ２に比べて大きくなる。
のため、半導体チップＩＣの端部のボンディングパソド
Ｐｉ、Ｐ２等におけるその辺に平行な方向に対する間隔
（ピンチ）Ｌｌが中央部のポンディングパッドＰｉ、Ｐ
ｉ＋１等における同様な間隔Ｌ２に比べて大きくなる。
端子数が百数士ピンの大規模集積回路では、上記間隔Ｌ
１が間隔Ｌ２の１．５倍以上にもなってしまう。
１が間隔Ｌ２の１．５倍以上にもなってしまう。
そこで、この実施例では、上記端部のポンディングパッ
ドＰＩ、Ｐ２等に対しては、入出力回路Ｉ１０に対する
端子として割り当て、中央部のボンディングバソドＰｉ
、Ｐｉ＋１等に対しては、出力専用回路ＯＢ又は入力専
用回路ＩＢに対する端子として割り当てる。
ドＰＩ、Ｐ２等に対しては、入出力回路Ｉ１０に対する
端子として割り当て、中央部のボンディングバソドＰｉ
、Ｐｉ＋１等に対しては、出力専用回路ＯＢ又は入力専
用回路ＩＢに対する端子として割り当てる。
この理由は、第３図の回路図を参照して説明する。同図
には、」−記入出力回路Ｉ１０、出力専用ｌ路ＯＢ及び
入力専用回路ＩＢの一実施例の回路図が示されている。
には、」−記入出力回路Ｉ１０、出力専用ｌ路ＯＢ及び
入力専用回路ＩＢの一実施例の回路図が示されている。
入出力回路Ｉ１０は、入力回路と出力回路とにより構成
される。入力回路は次の各回路により構成される。特に
制限されないが、ボンディングバンドＰ１には抵抗Ｒ１
と、ＭＯ３ＦＥＴＱＩ及びそのゲーＩ−抵抗Ｒ２からな
る静電破壊防止回路が設けられる。この抵抗Ｒ１を通し
た信号は、縦列形態のインバータＩＶＩ、ＩＶ２に入力
される。
される。入力回路は次の各回路により構成される。特に
制限されないが、ボンディングバンドＰ１には抵抗Ｒ１
と、ＭＯ３ＦＥＴＱＩ及びそのゲーＩ−抵抗Ｒ２からな
る静電破壊防止回路が設けられる。この抵抗Ｒ１を通し
た信号は、縦列形態のインバータＩＶＩ、ＩＶ２に入力
される。
このインバータＩＶ２の出力信号は、次の出力ハイイン
ピーダンス状態を含む３状態回路に伝えられる。すなわ
ち、上記インバータＩＶ２の出力信号は、それぞれナン
ド（ＮＡＮＤ）ゲート回路Ｇ１及びノア（ＮＯＲ）ゲー
ト回路Ｇ２の一方の入力に印加される。そして、上記ゲ
ート回路Ｇｌ。
ピーダンス状態を含む３状態回路に伝えられる。すなわ
ち、上記インバータＩＶ２の出力信号は、それぞれナン
ド（ＮＡＮＤ）ゲート回路Ｇ１及びノア（ＮＯＲ）ゲー
ト回路Ｇ２の一方の入力に印加される。そして、上記ゲ
ート回路Ｇｌ。
Ｇ２の出力信号は、プッシュプル形態のｐチャンネルＭ
ＯＳ Ｆ ＥＴ Ｑ ３ 、 ｎチャンネルＭＯ３
ＦＥＴＱ４のゲートにそれぞれ伝えられる。また、上記
ゲート回路Ｇ２の他方の入力には制御信号］が印加され
、上記ゲート回１７ＭＧ１の他方の入力には、インバー
タＴＶ３により反転された上記制御信号ＩＥが印加され
る。
ＯＳ Ｆ ＥＴ Ｑ ３ 、 ｎチャンネルＭＯ３
ＦＥＴＱ４のゲートにそれぞれ伝えられる。また、上記
ゲート回路Ｇ２の他方の入力には制御信号］が印加され
、上記ゲート回１７ＭＧ１の他方の入力には、インバー
タＴＶ３により反転された上記制御信号ＩＥが印加され
る。
また、出力回路は、次の各回路により構成される。一方
の入力に出力すべき信号ＯＵＴを受けるナントゲート回
路Ｇ３とノアゲート回路Ｇ４及びブツシュプル形態のｐ
チャンネルＭＯＳ Ｆ ＥＴＱ５とｎチャンネルＭＯ３
ＦＰ：ＴＱ６とは、上記同様な３状態回路を構成する。
の入力に出力すべき信号ＯＵＴを受けるナントゲート回
路Ｇ３とノアゲート回路Ｇ４及びブツシュプル形態のｐ
チャンネルＭＯＳ Ｆ ＥＴＱ５とｎチャンネルＭＯ３
ＦＰ：ＴＱ６とは、上記同様な３状態回路を構成する。
そして、その制御信号ＯＥがインバータＩＶ４を介して
上記ゲート回路Ｇ３の他方の入力に印加され、上記イン
バータＩＶ４の出力信号がインバータＩＶ５を通して上
記ゲー）Ｇ４の他方の入力印加される。
上記ゲート回路Ｇ３の他方の入力に印加され、上記イン
バータＩＶ４の出力信号がインバータＩＶ５を通して上
記ゲー）Ｇ４の他方の入力印加される。
上記制御信号ｒπがハ・ｆレベル（論理“ｌ”）ならば
ゲート回路Ｇｌ、Ｇ２の出力レベルがインバータＴＶ２
の出力レベルに無関係にそれぞれハイレベル、ロウレベ
ルとなって、ＭＯ３ＦＥＴＱ３、Ｇ４が共にオフ状態と
なるので、ポンディングパッドＰ１からの信号が内部論
理回路（図示せず）に伝えられない。上記制御信号ＩＥ
がロウレベル（ｎ！理“０゛°）なら上記ゲート回ＢＧ
、１．Ｇ２が開いて、上記インバータＩＶ２の出力信号
が内部論理回路に伝えられる。
ゲート回路Ｇｌ、Ｇ２の出力レベルがインバータＴＶ２
の出力レベルに無関係にそれぞれハイレベル、ロウレベ
ルとなって、ＭＯ３ＦＥＴＱ３、Ｇ４が共にオフ状態と
なるので、ポンディングパッドＰ１からの信号が内部論
理回路（図示せず）に伝えられない。上記制御信号ＩＥ
がロウレベル（ｎ！理“０゛°）なら上記ゲート回ＢＧ
、１．Ｇ２が開いて、上記インバータＩＶ２の出力信号
が内部論理回路に伝えられる。
一方、上記制御信号ＯＥがハイレベルなら、上記同様に
ケー １−回路Ｇ３．Ｇ４が閉じるので、ＭＯ３ＦＩＥ
ＴＱ５．Ｇ６が共にオフ状態になってその出力をハイイ
ンピーダンス状態にして、出力すべき信号ＯＵＴをボン
ディングツマ・ノドＰ１に伝えない。また、上記制御信
号ＯＥがロウレベルなら上記同様にゲート回路０３．Ｇ
４が開くので出力すべき信号ＯＵＴをポンディングパッ
ドＰ１に伝える。
ケー １−回路Ｇ３．Ｇ４が閉じるので、ＭＯ３ＦＩＥ
ＴＱ５．Ｇ６が共にオフ状態になってその出力をハイイ
ンピーダンス状態にして、出力すべき信号ＯＵＴをボン
ディングツマ・ノドＰ１に伝えない。また、上記制御信
号ＯＥがロウレベルなら上記同様にゲート回路０３．Ｇ
４が開くので出力すべき信号ＯＵＴをポンディングパッ
ドＰ１に伝える。
このように、入出力回路Ｉ１０は、その制御信号ＩＥ、
Ｏ下により入力回路又は出力回路として選択的に動作さ
せられる。
Ｏ下により入力回路又は出力回路として選択的に動作さ
せられる。
上記人力専用回路ＩＢは、特に制服されないが、抵抗Ｒ
３とＭＯ３ＦＥＴＱ？及びゲート抵抗Ｒ４で構成された
上記同様な静電破壊防止回路と、縦列形態に構成された
インバータＩＶ６ないしｉｖ９とにより構成される。上
記最終段のインバータＩＶ９は、その駆動能力を大きく
設定されている。
３とＭＯ３ＦＥＴＱ？及びゲート抵抗Ｒ４で構成された
上記同様な静電破壊防止回路と、縦列形態に構成された
インバータＩＶ６ないしｉｖ９とにより構成される。上
記最終段のインバータＩＶ９は、その駆動能力を大きく
設定されている。
この入力専用回路ＩＢは、ポンディングパッドＰｉ＋１
からの信号を常に内部論理回路に伝える動作を行う。
からの信号を常に内部論理回路に伝える動作を行う。
上記出力専用回路ＯＢは、特に制限されないが、縦列形
態のインバータＩＶＩＯ，ＩＶＩＩにより構成される。
態のインバータＩＶＩＯ，ＩＶＩＩにより構成される。
−上記出力段のインバータＩＶＩ １は、その駆動能力
が大きく設定されており、内部論理回路からの出力すべ
き信号を常にポンディングパッドｐｔに供給する動作を
行う。
が大きく設定されており、内部論理回路からの出力すべ
き信号を常にポンディングパッドｐｔに供給する動作を
行う。
なお、上記実施例において、特に制限されないが、内部
論理回路は、ＣＭＯ３（相補型金属絶縁物半導体）によ
るゲートアレイにより構成される。
論理回路は、ＣＭＯ３（相補型金属絶縁物半導体）によ
るゲートアレイにより構成される。
したがって、上記各インバータ及びゲート回路もＣＭＯ
３回路により構成される。
３回路により構成される。
上記実施例回路から明らかなように、入出力回路Ｉ１０
は、他の入力専用回路ＩＢ又は出力専用回路ＯＢに比べ
て、多くのインバータ及びゲート回路により構成される
ものであるので、必然的にその占有エリア（セルサイズ
）が大きくなるものである。したがって、これらの回路
を上記ポンディングパッドの配置に合わせてレイアウト
することにより、対応するポンディングパッドとの整合
性が高くなり、ポンディングパッドとの配線の引き廻し
による無駄な空間が生じないから、高集積化を図ること
ができる。
は、他の入力専用回路ＩＢ又は出力専用回路ＯＢに比べ
て、多くのインバータ及びゲート回路により構成される
ものであるので、必然的にその占有エリア（セルサイズ
）が大きくなるものである。したがって、これらの回路
を上記ポンディングパッドの配置に合わせてレイアウト
することにより、対応するポンディングパッドとの整合
性が高くなり、ポンディングパッドとの配線の引き廻し
による無駄な空間が生じないから、高集積化を図ること
ができる。
また、回路側から見ればその空間に余裕ができるから、
その機能に応じたＪ１通な回路構成を実現できるものと
なる。言い換えれば、制限された空間では、形成できる
素子数が制限されるため回路機能に無理が生じでてまう
。この実施例では、このような問題が生じない。
その機能に応じたＪ１通な回路構成を実現できるものと
なる。言い換えれば、制限された空間では、形成できる
素子数が制限されるため回路機能に無理が生じでてまう
。この実施例では、このような問題が生じない。
この発明は、前記実施例に限定されない。
上記入出力回ｂ’３１１０、入力専用回路ＩＢ及び出力
専用回路ＯＢの具体的回路構成は、何であってもよい。
専用回路ＯＢの具体的回路構成は、何であってもよい。
この発明は、ポンディングパッドの間隔が一定でないデ
ィジタル半導体集積回路装置に広く適用することができ
るものである。
ィジタル半導体集積回路装置に広く適用することができ
るものである。
第１図は、ポンディングパッドの配列の一例を示すパタ
ーン図、 第２図は、この発明の要部一実施例を示すレイアウト図
、 第３図は、その具体的を示す回路図である。 ＩＣ・・半導体チップ、Ｉｌｏ・・入出力回路、！Ｂ・
・入力専用回路、ＯＢ・・出力専用回路第 １ 図 第 ３ 図 １ 先 １ □
□ Ｌ −−−−−−−−−−
ーン図、 第２図は、この発明の要部一実施例を示すレイアウト図
、 第３図は、その具体的を示す回路図である。 ＩＣ・・半導体チップ、Ｉｌｏ・・入出力回路、！Ｂ・
・入力専用回路、ＯＢ・・出力専用回路第 １ 図 第 ３ 図 １ 先 １ □
□ Ｌ −−−−−−−−−−
Claims (1)
- 【特許請求の範囲】 １、ディジタル半導体集積回路を構成する半導体チップ
の辺と平行な方向に対するポンディングパッドの間隔に
合致した入出力回路又は入力専用回路若しくは出力専用
回路を配置したことを特徴とするディジタル半導体集積
回路装置。 ２、上記ポンディングパッドは、超音波ボンディング方
法により接続されるワイヤーの方向に対応して形成され
るものであることを特徴とする特許請求の範囲第１項記
載のディジタル半導体集積回路装置。 ３、上記入出力回路は端部に配置され、上記入力専用回
路若しくは出力専用回路は中央部に配置されるものであ
ることを特徴とする特許請求の範囲第１又は第２項記載
のディジタル半導体集積回路装置。 ４、上記ディジタル半導体集積回路は、ＣＭＯＳゲート
アレイにより構成されるものであることを特徴とする特
許請求の範囲第１、第２又は第３項記載のディジタル半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202129A JPS5992538A (ja) | 1982-11-19 | 1982-11-19 | デイジタル半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57202129A JPS5992538A (ja) | 1982-11-19 | 1982-11-19 | デイジタル半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5992538A true JPS5992538A (ja) | 1984-05-28 |
Family
ID=16452440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57202129A Pending JPS5992538A (ja) | 1982-11-19 | 1982-11-19 | デイジタル半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5992538A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282749U (ja) * | 1985-11-13 | 1987-05-27 | ||
| JPH02170461A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体集積回路装置 |
-
1982
- 1982-11-19 JP JP57202129A patent/JPS5992538A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6282749U (ja) * | 1985-11-13 | 1987-05-27 | ||
| JPH02170461A (ja) * | 1988-12-22 | 1990-07-02 | Nec Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6027145A (ja) | 半導体集積回路装置 | |
| JPH0247862B2 (ja) | ||
| US5162893A (en) | Semiconductor integrated circuit device with an enlarged internal logic circuit area | |
| US4644192A (en) | Programmable array logic with shared product terms and J-K registered outputs | |
| JPS5992538A (ja) | デイジタル半導体集積回路装置 | |
| JPH02244755A (ja) | Ｌｓｉ | |
| JPH0470212A (ja) | 複合論理回路 | |
| JPS6095935A (ja) | ゲ−トアレイ集積回路装置 | |
| JPH01293647A (ja) | 半導体装置 | |
| JPS60251643A (ja) | 半導体ゲ−トアレイ装置 | |
| JPS59145542A (ja) | 大規模集積回路 | |
| JP2915319B2 (ja) | 半導体装置 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPH02306650A (ja) | 半導体装置 | |
| JPS6187357A (ja) | 半導体集積回路装置 | |
| JP2518253B2 (ja) | 半導体集積回路およびその製造方法 | |
| JPH08125124A (ja) | 半導体集積回路 | |
| JPS61190958A (ja) | 半導体集積回路 | |
| JPS6320440U (ja) | ||
| JPH03228351A (ja) | 半導体装置 | |
| JPS60144958A (ja) | 相補型ｍｉｓ集積回路 | |
| JPS62205643A (ja) | 半導体集積回路装置 | |
| JPH08288460A (ja) | 半導体装置の外部制御可能なボンディング方法 | |
| JPH01109746A (ja) | Ｃｍｏｓゲートアレイ | |
| JPH04174537A (ja) | 半導体集積回路 |