JPH0247862B2 - - Google Patents

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JPH0247862B2
JPH0247862B2 JP57067139A JP6713982A JPH0247862B2 JP H0247862 B2 JPH0247862 B2 JP H0247862B2 JP 57067139 A JP57067139 A JP 57067139A JP 6713982 A JP6713982 A JP 6713982A JP H0247862 B2 JPH0247862 B2 JP H0247862B2
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Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明はCMOS（相補形・金属・酸化膜・半導
体）ゲート・アレイ大規模集積装置に関し、特に
LSIチツプ上の内部回路用セル・アレイ領域と周
辺回路領域との間に汎用セル・アレイ領域を設け
たことにより、内部回路試験等の多くの機能を実
現可能にしたゲート・アレイ大規模集積回路装置
に関する。
(2) 発明の背景 マスタースライス方式によるCMOSゲート・
アレイ大規模集積回路（以下LSIと称する）にお
いては、LSI使用者の要求の多様化およびLSIの
試験を容易にする方法への対応が強く望まれてい
る。
(3) 従来技術と問題点 従来のCMOSゲート・アレイLSIは、Ｎチヤネ
ルMOSトランジスタとＰチヤネルMOSトランジ
スタのゲートを共通にしたCMOSベーシツク・
セルを多数配設してなる内部回路用セル・アレイ
領域と、LSI外部とのインタフエース回路である
入力バツフア回路、出力バツフア回路、保護回
路、入出力パツド等が配置されている周辺回路領
域とを備えている。内部回路用セル・アレイ領域
のベーシツク・セルは、インバータ、NANDゲ
ート、NORゲート、フリツプ・フロツプ等の必
要な機能に応じて適宜配線を施すことにより有効
に利用することができる。
しかしながら、周辺回路領域のトランジスタ
は、入力バツフア回路、出力バツフア回路、双方
向バツフア回路等の限られた回路しか実現できな
いようにレイアウトされている。このため、LSI
使用者の要求に応じて、例えばシユミツト回路や
クロツクゲート回路等の別の回路を周辺回路領域
内に形成することができないという問題がある。
また、シフトレジスタを周辺回路領域に形成する
ことも不可能なので、内部セル・アレイ領域に形
成された回路の試験を行う試験回路も周辺回路領
域に形成できないという問題もある。試験回路を
LSI内部に形成しようとすると、内部セル・アレ
イ領域の一部を試験回路用に提供しなければなら
ず、内部セル・アレイ領域の有効利用が阻まれ
る。さらに、周辺回路領域における入力バツフア
回路を構成するトランジスタの数は、出力バツフ
ア回路や入出力バツフア回路を構成するトランジ
スタの数より少なくて済み、しかも、周辺回路領
域のトランジスタは同一のパターンで規則正しく
配列されているので、入力バツフア回路が構成さ
れる領域ではトランジスタが余つてしまい、この
余つたトランジスタは他の用途に使用されること
なく、無駄なものとなつているという問題もあ
る。
(4) 発明の目的 本発明の目的は上述の従来技術における諸問題
にかんがみ、周辺回路用領域に隣接して汎用セ
ル・アレイ領域を設けるという構想に基づき、
CMOSゲート・アレイLSIにおいて、内部セル・
アレイ領域を用いない試験回路を汎用セル・アレ
イ領域に形成して内部セル・アレイ領域内のすべ
ての回路の試験を行うことを可能ならしめると共
に、LSI使用者の要求に応じて、例えばシユミツ
トトリガ回路やクロツクゲート回路等の任意の回
路を汎用セル・アレイ領域に形成することを可能
ならしめることにある。
(5) 発明の構成 上記の目的を達成するための本発明の要旨は、
複数のベーシツクセルが配列されたベーシツクセ
ルアレイ領域と、該ベーシツクアレイ領域の周囲
に配置された周辺回路領域とを具備し、該周辺回
路領域は、複数の入出力セルより成る入出力セ
ル・アレイと、複数の汎用セルより成る汎用セ
ル・アレイとから成り、該入出力セルは出力バツ
フア回路の一部を構成するための素子群と、入力
バツフア回路を構成するための素子群とが不規則
に配列されてなり、該汎用セルは該出力バツフア
回路の残りの部分を構成するための複数のトラン
ジスタが規則的に整列されてなるトランジスタア
レイを備え、出力バツフア回路が形成されていな
い入出力セルに対応する汎用セルにより出力バツ
フア回路以外の回路が形成されることを特徴とす
る、ゲート・アレイ大規模集積回路装置にある。
(6) 発明の実施例 以下本発明の実施例を図面によつて説明する。
図面に付されている同一参照番号および同一参照
符号は同一対象を示している。
第１図は本発明の一実施例によるCMOSゲー
トアレイLSIの概略を示す平面図である。第１図
において、LSIチツプ１の中央部には内部セル・
アレイ領域２が存在しており、周辺部には周辺回
路領域３が存在している。本発明により、汎用セ
ルアレイ領域４が、内部セル・アレイ領域２と周
辺回路領域３との間に、周辺回路領域３に隣接し
て設けられている。
内部セル・アレイ領域２にはCMOSゲート・
アレイ５が配線領域６を挟んで規則正しく配列さ
れている。
周辺回路領域３は、入力バツフア回路、出力バ
ツフア回路、双方向バツフア回路等、LSI外部と
のインタフエース回路や保護回路を構成するトラ
ンジスタが配置されているトランジスタ領域７
と、入出力用パツド８が配置されている領域とか
らなつている。
本発明により設けられた汎用セル・アレイ領域
４には、後に詳述するように、MOSトランジス
タがアレイ状に配置されている。図において、汎
用セル・アレイ領域４のなかで斜線で示した部分
に隣接している周辺回路領域は比較的少数のトラ
ンジスタしか必要としない入力バツフア回路が構
成される領域であり、従つて上記斜線部分は周辺
回路領域の中の回路とは独立に、LSI使用者の要
求に応じて、例えばシユミツト・トリガ回路やク
ロツク・ゲート回路等、任意の回路を構成できる
領域である。また、汎用セル・アレイ領域４のな
かでＸ印で示した部分のトランジスタは、この部
分に隣接する周辺回路領域のトランジスタと共に
出力バツフア回路や双方向バツフア回路を構成す
る。
第２図は第１図の一部の拡大図である。第２図
において、CMOSゲート・アレイ５の各々は、
マスタースライス方式によつて形成された多数の
ベーシツク・セル９からなつている。また、汎用
セル・アレイ領域４には、本実施例においては、
多数のＮチヤネルMOSトランジスタ１０からな
る一列のＮチヤネル・トランジスタ・アレイ１１
と、多数のＰチヤネルMOSトランジスタ１２か
らなる一列のＰチヤネル・トランジスタ・アレイ
１３とが配置されている。
第３図は第２図の一部を更に詳細に示す拡大図
である。第３図において、内部セル・アレイ領域
２内のCMOSゲート・アレイ５の各々に含まれ
るベーシツク・セル９の各々は領域１４によつて
互いに分離されており、各ベーシツクセル９は半
導体基板１５の上の絶縁層（図示せず）を介して
形成された２つのゲート電極１６および１７と、
これらのゲート電極をマスクとして半導体基板１
５の表面近くに形成されたＰ形拡散層１８および
Ｎ形拡散層１９を備えている。ゲート電極１６と
Ｐ形拡散層１８とでＰチヤネルMOSトランジス
タQ1が形成されており、ゲート電極１６とＮ形
拡散層１９とでＮチヤネルMOSトランジスタQ2
が形成されており、ゲート電極１７とＰ形拡散層
１８とでＰチヤネルMOSトランジスタQ3が形成
されており、ゲート電極１７とＮ形拡散層１９と
でＮチヤネルMOSトランジスタQ4が形成されて
いる。ＰチヤネルMOSトランジスタQ1とＮチヤ
ネルMOSトランジスタQ2とはゲート電極１６を
共通にしている。ＰチヤネルMOSトランジスタ
Q3とＮチヤネルMOSトランジスタQ4とはゲート
電極１７を共通にしている。
周辺回路領域３内のトランジスタ領域７には、
１つの入出力パツド８に対応して、保護ダイオー
ド領域２０、入力バツフア回路領域２１、出力バ
ツフア回路領域２２が設けられている。
本発明により設けられた汎用セル・アレイ領域
４には、１つの入出力パツド８に対して、１つの
Ｎチヤネル・トランジスタ・アレイ１１と１つの
Ｐチヤネル・トランジスタ・アレイ１３とが配置
されている。各Ｎチヤネル・トランジスタ・アレ
イ１１は、半導体基板１５の上に絶縁層（図示せ
ず）を介して形成された多数のゲート電極２３
と、これらのゲート電極２３をマスクとして半導
体基板１５の表面近くに形成されたＮ形拡散層２
４とで構成される多数のＮチヤネルMOSトラン
ジスタ１０を備えている。各Ｐチヤネル・トラン
ジスタ・アレイ１３も同様に、ゲート電極２５と
Ｐ形拡散層２６とで構成される多数のＰチヤネル
MOSトランジスタ１２を備えている。
第４図は第３図に示した周辺回路領域３および
汎用セル・アレイ領域４の一部の回路の一例を示
すブロツク回路図である。第４図において、入出
力パツド８1に接続された周辺回路７1は入力バツ
フア回路であり、入力バツフア回路７1の出力は
内部セル・アレイ領域２に配置されているベーシ
ツク・セル・アレイの入力端INに接続されてい
る。入出力パッド８2に接続された周辺回路７2は
スリーステート出力バツフア回路であり、その入
力はベーシツク・セル・アレイの出力端OTに接
続されており、そのコントロール端子はベーシツ
ク・セル・アレイのコントロール端子Ｃに接続さ
れている。入出力パツド８3に接続された周辺回
路７3はスリーステート双方向バツフア回路であ
り、その出力、入力、およびコントロール端子は
それぞれ、ベーシツク・セル・アレイの入力端
IN、出力端OT、およびコントロール端子Ｃに接
続されている。入出力パツド８4に接続された周
辺回路７4は出力バツフア回路であり、その入力
はベーシツク・セル・アレイの出力端OTに接続
されている。
入力バツフア回路７1を構成するトランジスタ
の数は、スリーステート出力バツフア回路７2、
スリーステート双方向バツフア回路７3、または
出力バツフア回路７4を構成するトランジスタの
数より少数で済む。このため、入力バツフア回路
７1に隣接する汎用セル・アレイ４1はLSI使用者
による所望の用途に使用することができる。一
方、スリーステート出力バツフア回路７2、スリ
ーステート双方向バツフア回路７3、または出力
バツフア回路７4に隣接する汎用セル・アレイは、
それぞれの回路を構成するトランジスタの一部に
使用されている。図において、１つの入出力パツ
ドに対応する汎用セル・アレイ領域には直列接続
された７個のＮチヤネルMOSトランジスタQNと
直列接続された７個のＰチヤネルMOSトランジ
スタQPが存在している。通常、入力バツフア回
路７1は複数個連続して設けられることが多いの
で、周辺回路を構成するためには用いられないト
ランジスタの数は極めて多くなる。例えば２個の
入力バツフア回路が連続して配置された場合は、
汎用セル・アレイ領域の14個のＮチヤネルMOS
トランジスタと14個のＰチヤネルMOSトランジ
スタを汎用セルとして使用でき、３個の入力バツ
フア回路が連続して配置された場合は、21個のＮ
チヤネルMOSトランジスタと21個のＰチヤネル
MOSトランジスタを汎用セルとして使用できる、
という具合である。かくして、第１図に斜線で示
した如く、多数のトランジスタを汎用セルとして
使用できる。
従来の周辺回路領域は、本発明における周辺回
路領域３と汎用セル・アレイ領域４を一体にし
て、周辺回路の構成に必要なトランジスタを配置
したものであり、汎用セル・アレイを含んでいな
かつたので、入力バツフア回路の部分のトランジ
スタは使用されず、無駄なものになつていた。
第５図は第１図から第３図に示した汎用セル・
アレイ領域４における配線パターンの一例として
の１ビツト・シフトレジスタを示す拡大平面図で
ある。第５図において、ゲート電極２３1ないし
２３14とＮ形拡散領域２４とで直列に形成された
14個のＮチヤネルMOSトランジスタと、ゲート
電極２５1ないし２５14とＰ形拡散領域２６とで
直列に形成された14個のＰチヤネルMOSトラン
ジスタとが示されている。
ゲート電極２３6は接地電位VSSに設定されてお
り、それによりゲート電極２３6に関するＮチヤ
ネルMOSトランジスタQN6はノーマリ・オフの状
態になつている。同様にゲート電極２５4は電源
電位VDDに設定されており、それによりゲート電
極２５4に関するＰチヤネルMOSトランジスタ
QP4はノーマリ・オフの状態になつている。トラ
ンジスタQP4をノーマリ・オフにすることによ
り、このトランジスタQP4の両側の回路は互いに
電気的に分離される。同様に、トランジスタQN6
のゲート電位をVSSに設定することによりQN6を
ノーマリ・オフになり、このトランジスタQP4の
両側の回路は互いに電気的に分離される。従来は
隣り合う回路を電気的に分離するためには、これ
らの隣り合う回路の間に絶縁物からなる分離領域
を設けなければならず、その分離領域の分だけ集
積度が低下したが、本発明により、上記の如く汎
用セル・アレイの所望のトランジスタをノーマ
リ・オフにすることにより隣り合う回路の電気的
分離を集積度を低下させることなく容易に行うこ
とができる。
各ゲート電極およびトランジスタのソース、ド
レインとなる各拡散領域を適宜配線して、シフト
レジスタが構成されている。このシフトレジスタ
の等価回路を第６図に示す。
第６図において、〇で包囲したＮチヤネル
MOSトランジスタQN6およびＰチヤネルMOSト
ランジスタQP4はノーマリ・オフとなつている分
離用トランジスタである。トランジスタQN1，
QN2，QP1，QP2のゲートに共通に印加される信号
L0は共通データＰまたはデータSDのいずれをロ
ードするかを決めるロード信号である。共通デー
タＰはトランジスタQN3，QP3のゲートに共通に
与えられる。データSDはトランジスタQN5とQP6
のゲートに共通に与えられる。CK0，0はクロ
ツク信号であり、CK0はQP8，QP11，QN7，QN12の
ゲートに共通に与えられ、0はQP7，QN8，
QP12，QN11のゲートに共通に与えられる。Ｑは出
力信号であり、QN12のソースとQP12のドレインの
共通接続点から出力される。
第７図は第６図を更に簡単化した等価回路図で
ある。第６図および第７図において、QN1とQP1
でCMOSインバータ７１が構成されており、
ANDゲート７２、ANDゲート７３及びNORゲ
ート７４がQN2，QN3，QN4，QN5，QP2，QP3，
QP5，QP6より構成されている。QN7，QP8，QP11，
QN12のゲートにはクロツク信号CK0が与えられ、
QP7，QN8，QN11，QP12には反転クロツク信号0
が与えられる。QN9とQP9でインバータ７７が構
成され、QN10とQP10でインバータ７５が構成さ
れ、QN13とQP13でインバータ７７が構成され、
QN14とQP14でインバータ７６が構成されている。
第７図のシフトレジスタの動作を簡単に説明す
る。
ロード信号L0の値が“１”のときは共通デー
タＰがANDゲート７２を通つてNORゲート７４
に入力され、ロード信号L0の値が“０”のとき
はデータSDがANDゲート７３を通つてNORゲ
ート７４に入力される。NORゲート７４に入力
されたデータは、クロツク信号CK0およびその反
転信号0に応じて１ビツトずつトランジスタ
QP7またはQN7、インバータ７５、トランジスタ
QP11またはQN11、およびインバータ７６，７８を
通つて出力信号Ｑとして出力される。インバータ
７７とトランジスタQP8およびQN8からなる正帰
還ループは、インバータ７５の入力データを安定
化させるものである。同様に、インバータ７８と
トランジスタQP12およびQN12からなる正帰還ルー
プも、インバータ７６の入力データを安定化させ
るものである。
第５図ないし第７図には１ビツトのシフトレジ
スタのみを示したが、実際には、汎用セル・アレ
イ領域４に第５図に示した１ビツトのシフトレジ
スタを多数構成することも可能であり、内部のベ
ーシツク・セルのすべてを試験することが可能な
試験回路を汎用セル・アレイ領域４に形成でき
る。
第８図は第３図に示した周辺回路領域３および
汎用セル・アレイ領域４の一部の回路の他の一例
を示すブロツク回路図である。第８図において、
入出力パツド８5から８12のそれぞれに対応する
周辺回路７5から７12のすべては入力バツフア回
路となつている。入力バツフア回路７5から７9ま
でのすべてに対応する汎用セル・アレイ領域４2
に含まれるトランジスタはシフトレジスタを構成
している。入力バツフア７10および７11に対応す
る汎用セル・アレイ領域４3に含まれるトランジ
スタはフリツプ・フロツプを構成している。
汎用セル・アレイ領域４においては、上記のシ
フトレジスタやフリツプ・フロツプに限られるこ
となく、他の任意の回路を必要に応じて構成する
ことができる。
第９図は汎用セル・アレイ領域４に形成し得る
クロツクゲートを示す回路図である。第９図にお
いて、電源電圧VDDと接地電圧VSSの間に、クロ
ツク信号CKをゲートに受けるＰチヤネルMOSト
ランジスタQP0と、CMOSインバータと反転クロ
ツク信号をゲートに受けるＮチヤネルMOSト
ランジスタQN0が直列に接続されてクロツクゲー
トが構成されている。
従来、第９図に示す如きクロツクゲートをLSI
内部に構成しようとすると、内部セル・アレイ領
域のベーシツク・セルを用いざるを得なかつた。
ベーシツク・セルは前述の如く、Ｎチヤネル
MOSトランジスタとＰチヤネルMOSトランジス
タのゲートが共通になつている。従つて、１個の
ＰチヤネルMOSトランジスタQP0と１個のＮチヤ
ネルMOSトランジスタQN0をクロツクゲート用に
提供するためには、ベーシツクセル内の２個のＰ
チヤネルMOSトランジスタと２個のＮチヤネル
MOSトランジスタを使わなければならず、不使
用のトランジスタが存在することになつて無駄が
多かつた。
本発明によれば、汎用セル・アレイ領域４内の
ＰチヤネルMOSトランジスタとＮチヤネルMOS
トランジスタのゲートは別々なので、上記クロツ
クゲートを構成する場合、CMOSインバータの
ほかに、１個のＰチヤネルMOSトランジスタと
１個のＮチヤネルMOSトランジスタで済むため、
汎用セル・アレイ領域を有効に利用できる。
さらに、汎用セル・アレイ領域４内のＰチヤネ
ルMOSトランジスタとＮチヤネルMOSトランジ
スタのゲートが別々であるので、ゲート幅を異な
らしめることにより、シユミツトトリガ回路の様
にＰチヤネルトランジスタとＮチヤネルトランジ
スタのゲート幅Ｗが異なる回路も容易に構成する
ことができる。
以上の説明において、汎用セル・アレイ領域４
には一列のＰチヤネル・トランジスタ・アレイと
一列のＮチヤネル・トランジスタ・アレイを配置
した例を示したが、更にそれぞれ二列以上を配置
しても本発明の本質は変らない。
(7) 発明の効果 以上説明したように、本発明によれば、
CMOSゲート・アレイLSIにおいて、周辺回路領
域に隣接して汎用セル・アレイ領域を設けたこと
により、内部セル・アレイ領域の回路のすべてを
試験することができる試験回路を、内部セル・ア
レイ領域を犠牲にすることなく構成することが可
能になると共に、LSI使用者の要求に応じて、例
えばシユミツト回路やクロツクゲート回路等の任
意の回路を汎用セル・アレイ領域に効率よく構成
することが可能となり、LSIの製造歩留りの向上
およびLSIの機能の多様化を図ることができる。
【図面の簡単な説明】
第１図は本発明の一実施例によるCMOSゲー
トアレイLSIの概略を示す平面図、第２図は第１
図の一部の拡大図、第３図は第２図の一部を更に
詳細に示す拡大図、第４図は第３図に示した周辺
回路領域３および汎用セル・アレイ領域４の一部
の回路の一例を示すブロツク回路図、第５図は第
１図から第３図に示した汎用セル・アレイ領域４
における配線パターンの一例としての１ビツト・
シフトレジスタを示す拡大平面図、第６図は第５
図のシフトレジスタの等価回路図、第７図は第６
図を更に簡単化した等価回路図、第８図は第３図
に示した周辺回路領域３および汎用セル・アレイ
領域４の一部の回路の他の一例を示すブロツク回
路図、そして第９図は汎用セル・アレイ領域４に
形成し得るクロツク・ゲートを示す回路図であ
る。 １……LSIチツプ、２……内部セル・アレイ領
域、３……周辺回路領域、４……汎用セル・アレ
イ領域、５……CMOSゲート・アレイ、６……
配線領域、８……入出力パツド、９……ベーシツ
ク・セル、１１……Ｎチヤネル・トランジスタ・
アレイ、１３……Ｐチヤネル・トランジスタ・ア
レイ。

Claims (1)

    【特許請求の範囲】
  1. １ 複数のベーシツクセルが配列されたベーシツ
    クセルアレイ領域と、該ベーシツクアレイ領域の
    周囲に配置された周辺回路領域とを具備し、該周
    辺回路領域は、複数の入出力セルより成る入出力
    セル・アレイと、複数の汎用セルより成る汎用セ
    ル・アレイとから成り、該入出力セルは出力バツ
    フア回路の一部を構成するための素子群と、入力
    バツフア回路を構成するための素子群とが不規則
    に配列されてなり、汎用セルは該出力バツフア回
    路の残りの部分を構成するための複数のトランジ
    スタが規則的に整列されてなるトランジスタアレ
    イを備え、出力バツフア回路が形成されていない
    入出力セルに対応する汎用セルにより出力バツフ
    ア回路以外の回路が形成されることを特徴とす
    る、ゲート・アレイ大規模集積回路装置。
JP57067139A 1982-04-23 1982-04-23 ゲ−ト・アレイ大規模集積回路装置 Granted JPS58190036A (ja)

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