JP2951775B2 - 集積回路装置 - Google Patents
集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は集積回路装置に関し、
特に、マクロセルまたはベーシックセルにより内部論理
回路が形成される集積回路装置に関する。より特定的に
は、バウンダリースキャン設計に従ったテスト回路を内
部に搭載する集積回路装置に関する。
特に、マクロセルまたはベーシックセルにより内部論理
回路が形成される集積回路装置に関する。より特定的に
は、バウンダリースキャン設計に従ったテスト回路を内
部に搭載する集積回路装置に関する。
【０００２】
【従来の技術】集積回路装置は製造後、チップ単体での
テストおよびプリント基板（以下、単にボードと称す）
実装後のテストを受ける。これは、製品の信頼性を保証
するためである。
テストおよびプリント基板（以下、単にボードと称す）
実装後のテストを受ける。これは、製品の信頼性を保証
するためである。
【０００３】ボード実装レベルでは、インサーキットテ
ストが行なわれることが多い。インサーキットテスト
は、集積回路装置（チップ）をボードに実装した後、数
ｍｍの間隔で配置された剣山状のばね式プローブでボー
ドの裏表面を圧着し、このプローブをチップ端子に接触
させてすべてのチップを個別にテストすることによりボ
ードレベルでのテストを実行するテスト方法である。
ストが行なわれることが多い。インサーキットテスト
は、集積回路装置（チップ）をボードに実装した後、数
ｍｍの間隔で配置された剣山状のばね式プローブでボー
ドの裏表面を圧着し、このプローブをチップ端子に接触
させてすべてのチップを個別にテストすることによりボ
ードレベルでのテストを実行するテスト方法である。
【０００４】しかしながら、高密度でチップをボード上
に実装するために、近年表面実装技術が用いられてきて
おり、この表面実装技術の進歩に伴ってインサーキット
テストなどのボードレベルでのテストを行なうことが困
難となってきている。すなわち、最近の表面実装技術に
おいては、チップの端子間隔が極めて狭く、隣接端子に
接触することなく正確にプローブを接触することが困難
となっている。またこれらの表面実装技術で実装された
チップのインサーキットテストを行なうために、対応可
能な治工具を作製した場合このような治工具は高価であ
るため、製品価格に転化できない場合、採算がとれなく
なることが生じる。
に実装するために、近年表面実装技術が用いられてきて
おり、この表面実装技術の進歩に伴ってインサーキット
テストなどのボードレベルでのテストを行なうことが困
難となってきている。すなわち、最近の表面実装技術に
おいては、チップの端子間隔が極めて狭く、隣接端子に
接触することなく正確にプローブを接触することが困難
となっている。またこれらの表面実装技術で実装された
チップのインサーキットテストを行なうために、対応可
能な治工具を作製した場合このような治工具は高価であ
るため、製品価格に転化できない場合、採算がとれなく
なることが生じる。
【０００５】上述のような問題を解決するために、バウ
ンダリースキャンテスト手法と呼ばれるテスト手法が標
準化されている。このバウンダリースキャンテスト手法
は、従来チップ内部のテスト容易化のために用いられて
いたスキャン設計（チップ内部にテストデータを伝達す
るためのスキャンパスを設ける設計）をボードレベルへ
拡張したものである。すなわち、チップの入出力部にバ
ウンダリースキャンレジスタと呼ばれるテスト回路を接
続する。このバウンダリースキャンレジスタをシリアル
に接続してスキャンパスを形成する。このスキャンパス
はボード上のチップに対してシリアルに接続される。こ
のボード上にチップを介して形成されたスキャンパスに
よって各チップの入出力端子の状態の観測および制御を
可能とする。このバウンダリースキャンテスト手法につ
いてはその標準が、たとえばＩＥＥＥ Ｓｔｄ．１１４
９．１−１９９０ “Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａ
ｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓ
ｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ”に開示されてい
る。
ンダリースキャンテスト手法と呼ばれるテスト手法が標
準化されている。このバウンダリースキャンテスト手法
は、従来チップ内部のテスト容易化のために用いられて
いたスキャン設計（チップ内部にテストデータを伝達す
るためのスキャンパスを設ける設計）をボードレベルへ
拡張したものである。すなわち、チップの入出力部にバ
ウンダリースキャンレジスタと呼ばれるテスト回路を接
続する。このバウンダリースキャンレジスタをシリアル
に接続してスキャンパスを形成する。このスキャンパス
はボード上のチップに対してシリアルに接続される。こ
のボード上にチップを介して形成されたスキャンパスに
よって各チップの入出力端子の状態の観測および制御を
可能とする。このバウンダリースキャンテスト手法につ
いてはその標準が、たとえばＩＥＥＥ Ｓｔｄ．１１４
９．１−１９９０ “Ｓｔａｎｄａｒｄ Ｔｅｓｔ Ａ
ｃｃｅｓｓ Ｐｏｒｔ ａｎｄ Ｂｏｕｎｄａｒｙ−Ｓ
ｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ”に開示されてい
る。
【０００６】図１６は、バウンダリースキャン設計に従
ってテスト設計されたチップにより構成されるボードの
構成を示す図である。図１６において、ボード１上に、
複数（図においては４つ）のチップ２ａ，２ｂ，２ｃお
よび２ｄが配置される。チップ２（チップ２ａ〜２ｄを
総称的に示す）は、通常動作時において処理すべきまた
は処理されたデータを入力または出力するための入出力
端子４（端子４ａ〜４ｄを総称的に示す）と、テストデ
ータを伝達する機能を少なくとも有するバウンダリース
キャンレジスタ（ＢＳＲ）５（バウンダリースキャンレ
ジスタ５ａ〜５ｄを総称的に示す）と、所望の論理動作
を実行する内部論理３（内部論理３ａ〜３ｄを総称的に
示す）を含む。
ってテスト設計されたチップにより構成されるボードの
構成を示す図である。図１６において、ボード１上に、
複数（図においては４つ）のチップ２ａ，２ｂ，２ｃお
よび２ｄが配置される。チップ２（チップ２ａ〜２ｄを
総称的に示す）は、通常動作時において処理すべきまた
は処理されたデータを入力または出力するための入出力
端子４（端子４ａ〜４ｄを総称的に示す）と、テストデ
ータを伝達する機能を少なくとも有するバウンダリース
キャンレジスタ（ＢＳＲ）５（バウンダリースキャンレ
ジスタ５ａ〜５ｄを総称的に示す）と、所望の論理動作
を実行する内部論理３（内部論理３ａ〜３ｄを総称的に
示す）を含む。
【０００７】バウンダリースキャンレジスタ５は、デー
タ入出力端子４それぞれに対応して設けられる。また、
バウンダリースキャンレジスタ５は、１つのチップにお
いてシリアルなデータシフトパスを形成するように直列
に接続される。各チップ間のバウンダリースキャンはシ
フトパス６を介してシリアルに接続される。これによ
り、ボード１上において、チップ２ａ〜２ｄのバウンダ
リースキャンレジスタ５が１つのテストデータ転送経路
を形成する。
タ入出力端子４それぞれに対応して設けられる。また、
バウンダリースキャンレジスタ５は、１つのチップにお
いてシリアルなデータシフトパスを形成するように直列
に接続される。各チップ間のバウンダリースキャンはシ
フトパス６を介してシリアルに接続される。これによ
り、ボード１上において、チップ２ａ〜２ｄのバウンダ
リースキャンレジスタ５が１つのテストデータ転送経路
を形成する。
【０００８】チップ２ａ〜２ｄのそれぞれの入出力端子
４ａ，４ｂ，４ｃおよび４ｄは、システム信号線７を介
して相互接続される。このシステム信号線７上には、通
常動作時において処理すべきまたは処理されたデータ信
号が伝搬される。
４ａ，４ｂ，４ｃおよび４ｄは、システム信号線７を介
して相互接続される。このシステム信号線７上には、通
常動作時において処理すべきまたは処理されたデータ信
号が伝搬される。
【０００９】ボード１には、さらにボード１上のチップ
２と、ボード１外部の装置（他のボード上のチップ、テ
スト回路装置等）との間でデータの伝搬を行なうための
ボード入出力端子領域（エッジコネクタ）８が設けられ
る。このエッジコネクタ８には、ボードレベルでの、通
常動作時に処理データＳＤを入出力するための入出力端
子８ａ，８ｂおよび８ｃと、テストデータＳＩを受ける
スキャンイン端子９と、テストデータＳＯを出力するた
めのスキャンアウト端子１０を含む。スキャンイン端子
９へ与えられるテストデータＳＩはチップ２ａ〜２ｄの
それぞれにおいて形成されたバウンダリースキャンレジ
スタ５からなるスキャンパスを介してシリアルに伝搬さ
れる。このスキャンインされたテストデータＳＩはこの
バウンダリースキャンパスを介して順次伝搬されること
により所望のバウンダリースキャンレジスタ５に設定さ
れる。
２と、ボード１外部の装置（他のボード上のチップ、テ
スト回路装置等）との間でデータの伝搬を行なうための
ボード入出力端子領域（エッジコネクタ）８が設けられ
る。このエッジコネクタ８には、ボードレベルでの、通
常動作時に処理データＳＤを入出力するための入出力端
子８ａ，８ｂおよび８ｃと、テストデータＳＩを受ける
スキャンイン端子９と、テストデータＳＯを出力するた
めのスキャンアウト端子１０を含む。スキャンイン端子
９へ与えられるテストデータＳＩはチップ２ａ〜２ｄの
それぞれにおいて形成されたバウンダリースキャンレジ
スタ５からなるスキャンパスを介してシリアルに伝搬さ
れる。このスキャンインされたテストデータＳＩはこの
バウンダリースキャンパスを介して順次伝搬されること
により所望のバウンダリースキャンレジスタ５に設定さ
れる。
【００１０】スキャンアウト端子１０は、ボード１上の
チップ２ａ〜２ｄに形成されるバウンダリースキャンレ
ジスタ５によるスキャンパスを介して伝達されるテスト
データＳＯをシリアルに受ける。このテストデータＳＯ
は任意のバウンダリースキャンレジスタ５から読出すこ
とができる。
チップ２ａ〜２ｄに形成されるバウンダリースキャンレ
ジスタ５によるスキャンパスを介して伝達されるテスト
データＳＯをシリアルに受ける。このテストデータＳＯ
は任意のバウンダリースキャンレジスタ５から読出すこ
とができる。
【００１１】バウンダリースキャンレジスタ５は、各入
出力端子４に対応して設けられており、与えられたテス
トデータをシフトするとともに、内部論理３からのデー
タのラッチまたは入出力端子４に与えられたデータをラ
ッチする機能をも備える。このバウンダリースキャンレ
ジスタ５のシフト動作を制御するための信号はボード１
上のチップ２ａ〜２ｄが動作するシステムクロックと別
のテストクロック信号により与えられる。また後述する
ようにテストデータの伝搬経路がシステムデータの伝搬
経路とは分離されているので、バウンダリースキャンレ
ジスタ５には、内部論理３の動作に悪影響を及ぼすこと
なく内部論理３の処理データを取込むことができる。
出力端子４に対応して設けられており、与えられたテス
トデータをシフトするとともに、内部論理３からのデー
タのラッチまたは入出力端子４に与えられたデータをラ
ッチする機能をも備える。このバウンダリースキャンレ
ジスタ５のシフト動作を制御するための信号はボード１
上のチップ２ａ〜２ｄが動作するシステムクロックと別
のテストクロック信号により与えられる。また後述する
ようにテストデータの伝搬経路がシステムデータの伝搬
経路とは分離されているので、バウンダリースキャンレ
ジスタ５には、内部論理３の動作に悪影響を及ぼすこと
なく内部論理３の処理データを取込むことができる。
【００１２】上述のように、各チップにバウンダリース
キャンレジスタを設け、このチップ内のバウンダリース
キャンレジスタを各チップ間を介して相互接続してデー
タ転送経路を形成することにより、ボード１のエッジコ
ネクタ８から直接ボード１上の特定のチップ２にアクセ
スすることができる。このため、高価なインサーキット
テスタを用いずにボード１上の所望のチップ２をテスト
することができる。また、表面実装部品などテストプロ
ーブをチップ端子に接触させることが困難なチップであ
っても容易にテストを実行することができる。
キャンレジスタを設け、このチップ内のバウンダリース
キャンレジスタを各チップ間を介して相互接続してデー
タ転送経路を形成することにより、ボード１のエッジコ
ネクタ８から直接ボード１上の特定のチップ２にアクセ
スすることができる。このため、高価なインサーキット
テスタを用いずにボード１上の所望のチップ２をテスト
することができる。また、表面実装部品などテストプロ
ーブをチップ端子に接触させることが困難なチップであ
っても容易にテストを実行することができる。
【００１３】このようなバウンダリースキャンレジスタ
を用いるバウンダリースキャンテスト手法としては、前
述の標準（ＩＥＥＥ Ｓｔｄ．１１４９．１）において
以下の３つのテストモードが定義される。１つは、チッ
プそのもの、すなわち通常動作の内部論理のテストであ
る。これは内部テストと呼ばれる。２つ目は、チップ間
の配線（ボード上の配線でありシステム信号線７）をテ
ストするモードである。システム信号線７の短絡および
開放をテストすることができる。このテストモードは外
部テストと呼ばれる。３つ目のテストモードは、チップ
の故障診断などを行なうテストモードである。このテス
トモードはサンプルテストモードと呼ばれ、チップを通
常動作させながら、特定のタイミングでチップの入出力
信号を取込む。以下に、この３つのテストモードについ
て図面を参照して具体的に説明する。
を用いるバウンダリースキャンテスト手法としては、前
述の標準（ＩＥＥＥ Ｓｔｄ．１１４９．１）において
以下の３つのテストモードが定義される。１つは、チッ
プそのもの、すなわち通常動作の内部論理のテストであ
る。これは内部テストと呼ばれる。２つ目は、チップ間
の配線（ボード上の配線でありシステム信号線７）をテ
ストするモードである。システム信号線７の短絡および
開放をテストすることができる。このテストモードは外
部テストと呼ばれる。３つ目のテストモードは、チップ
の故障診断などを行なうテストモードである。このテス
トモードはサンプルテストモードと呼ばれ、チップを通
常動作させながら、特定のタイミングでチップの入出力
信号を取込む。以下に、この３つのテストモードについ
て図面を参照して具体的に説明する。
【００１４】（１）内部テスト（ＩＮＴＥＳＴ） ボード１のスキャンイン端子９からシフトパス６上をテ
スト入力データＳＩをシリアルデータとして伝搬させ
る。このシフトパス６を介してのシリアル伝送により、
チップ２の入力端子に接続されるバウンダリースキャン
レジスタ５に所望のテスト入力データをセットする。バ
ウンダリースキャンレジスタにセットされたテスト入力
データは、次いでチップ２の内部論理３へ与えられる。
内部論理３は与えられたテスト入力データに従って通常
時と同様の動作を実行する。
スト入力データＳＩをシリアルデータとして伝搬させ
る。このシフトパス６を介してのシリアル伝送により、
チップ２の入力端子に接続されるバウンダリースキャン
レジスタ５に所望のテスト入力データをセットする。バ
ウンダリースキャンレジスタにセットされたテスト入力
データは、次いでチップ２の内部論理３へ与えられる。
内部論理３は与えられたテスト入力データに従って通常
時と同様の動作を実行する。
【００１５】内部論理３から出力されるべき出力データ
は、チップ２の出力端子に接続されたバウンダリースキ
ャンレジスタに取込まれる。このバウンダリースキャン
レジスタに取込まれたテスト結果データは、再びシフト
パス６上を介してシリアルに伝搬され、スキャンアウト
端子１０から出力される。スキャンアウト端子１０から
出力されたテスト結果データＳＯを外部のテスト装置で
観測し、チップ２の機能が正常であるか否かを確認す
る。
は、チップ２の出力端子に接続されたバウンダリースキ
ャンレジスタに取込まれる。このバウンダリースキャン
レジスタに取込まれたテスト結果データは、再びシフト
パス６上を介してシリアルに伝搬され、スキャンアウト
端子１０から出力される。スキャンアウト端子１０から
出力されたテスト結果データＳＯを外部のテスト装置で
観測し、チップ２の機能が正常であるか否かを確認す
る。
【００１６】たとえば、図１６において、チップ２ｂの
機能試験をチップ２ａ〜２ｄがボード１に実装された状
態で実行する場合を考える。この場合、ボード１のスキ
ャンイン端子９からシフトパス６上をテスト入力データ
ＳＩがシリアルに伝搬される。このテスト入力データＳ
Ｉは、チップ２ｂの入力端子に接続されるバウンダリー
スキャンレジスタ５に設定される。次いで、このテスト
入力データがチップ２ｂの内部論理３ｂに与えられる。
内部論理３ｂは与えられたテスト入力データに従って論
理動作を実行し、その出力結果を出力端子へ出力する。
機能試験をチップ２ａ〜２ｄがボード１に実装された状
態で実行する場合を考える。この場合、ボード１のスキ
ャンイン端子９からシフトパス６上をテスト入力データ
ＳＩがシリアルに伝搬される。このテスト入力データＳ
Ｉは、チップ２ｂの入力端子に接続されるバウンダリー
スキャンレジスタ５に設定される。次いで、このテスト
入力データがチップ２ｂの内部論理３ｂに与えられる。
内部論理３ｂは与えられたテスト入力データに従って論
理動作を実行し、その出力結果を出力端子へ出力する。
【００１７】この内部論理３ｂからの出力データは、チ
ップ２ｂの出力端子に接続されたバウンダリースキャン
レジスタ５ｂに取込まれる。このバウンダリースキャン
レジスタ５ｂに取込まれたテスト結果データは、シフト
パス６上をシリアルに伝搬され、スキャンアウト端子１
０から出力される。このテスト結果データＳＯの値がた
とえば所望の期待値と一致するか否かを観測することに
より、チップ２ｂの機能が正常であるか否かが確認され
る。
ップ２ｂの出力端子に接続されたバウンダリースキャン
レジスタ５ｂに取込まれる。このバウンダリースキャン
レジスタ５ｂに取込まれたテスト結果データは、シフト
パス６上をシリアルに伝搬され、スキャンアウト端子１
０から出力される。このテスト結果データＳＯの値がた
とえば所望の期待値と一致するか否かを観測することに
より、チップ２ｂの機能が正常であるか否かが確認され
る。
【００１８】（２）外部テスト（ＥＸＴＥＳＴ） チップ２の出力端子に接続されたバウンダリースキャン
レジスタ５に対し、接続確認用のテストデータをシフト
パス６を介して伝搬させて保持させる。この接続確認用
テストデータが次いで対応の出力端子へ与えられる。こ
の出力端子へ与えられたテストデータは他のチップの入
力端子に接続されたバウンダリースキャンレジスタに取
込まれる。このバウンダリースキャンレジスタに取込ま
れたデータがシフトパス６上を伝搬され、スキャンアウ
ト端子１０から出力される。この出力データＳＯを観測
することにより、チップ間のシステム信号線７の配線接
続が正常であるか否かが確認される。この外部テストに
より、チップ間配線の断線およびチップとボードとの間
の半田付け不良などに起因するチップ間配線の開放およ
び短絡のテストを行なうことができる。
レジスタ５に対し、接続確認用のテストデータをシフト
パス６を介して伝搬させて保持させる。この接続確認用
テストデータが次いで対応の出力端子へ与えられる。こ
の出力端子へ与えられたテストデータは他のチップの入
力端子に接続されたバウンダリースキャンレジスタに取
込まれる。このバウンダリースキャンレジスタに取込ま
れたデータがシフトパス６上を伝搬され、スキャンアウ
ト端子１０から出力される。この出力データＳＯを観測
することにより、チップ間のシステム信号線７の配線接
続が正常であるか否かが確認される。この外部テストに
より、チップ間配線の断線およびチップとボードとの間
の半田付け不良などに起因するチップ間配線の開放およ
び短絡のテストを行なうことができる。
【００１９】たとえば図１６において、チップ２ａ，２
ｂ，２ｃおよび２ｄにおいてチップ２ｃのバウンダリー
スキャンレジスタ５ｃが出力端子に接続されるバウンダ
リースキャンレジスタであり、チップ２ａのバウンダリ
ースキャンレジスタ５ａおよびチップ２ｄのバウンダリ
ースキャンレジスタ５ｄが入力端子に接続されるバウン
ダリースキャンレジスタであるとする。この場合、バウ
ンダリースキャンレジスタ５ｃに対応する出力端子から
の信号はシステム信号線７を介してバウンダリースキャ
ンレジスタ５ａおよび５ｄに対応する入力端子へ与えら
れる。
ｂ，２ｃおよび２ｄにおいてチップ２ｃのバウンダリー
スキャンレジスタ５ｃが出力端子に接続されるバウンダ
リースキャンレジスタであり、チップ２ａのバウンダリ
ースキャンレジスタ５ａおよびチップ２ｄのバウンダリ
ースキャンレジスタ５ｄが入力端子に接続されるバウン
ダリースキャンレジスタであるとする。この場合、バウ
ンダリースキャンレジスタ５ｃに対応する出力端子から
の信号はシステム信号線７を介してバウンダリースキャ
ンレジスタ５ａおよび５ｄに対応する入力端子へ与えら
れる。
【００２０】このバウンダリースキャンレジスタ５ｃと
バウンダリースキャンレジスタ５ａおよび５ｄとの間の
接続をテストする動作について説明する。この場合、ま
ずバウンダリースキャンレジスタ５ｃに対し接続確認用
のテストデータがシフトパス６を介して伝搬され、そこ
に保持される。このバウンダリースキャンレジスタ５ｃ
に保持された接続確認用のテストデータは次いで、チッ
プ２ｃの対応の出力端子を介してチップ２ａおよび２ｄ
のバウンダリースキャンレジスタ５ａおよび５ｄへそれ
ぞれ伝達されそこで保持される。
バウンダリースキャンレジスタ５ａおよび５ｄとの間の
接続をテストする動作について説明する。この場合、ま
ずバウンダリースキャンレジスタ５ｃに対し接続確認用
のテストデータがシフトパス６を介して伝搬され、そこ
に保持される。このバウンダリースキャンレジスタ５ｃ
に保持された接続確認用のテストデータは次いで、チッ
プ２ｃの対応の出力端子を介してチップ２ａおよび２ｄ
のバウンダリースキャンレジスタ５ａおよび５ｄへそれ
ぞれ伝達されそこで保持される。
【００２１】このバウンダリースキャンレジスタ５ａお
よび５ｄに取込まれた接続確認用テストデータはシフト
パス６を介してスキャンアウト端子１０から出力され
る。このスキャンアウト端子１０から出力されたデータ
ＳＯを観測することによりチップ２ａおよび２ｄとチッ
プ２ｃとの間の信号線７の接続が確認される。この動作
はインターフェイスがとられたチップ間の入出力端子に
対して実行される。このテストにより、チップ間配線の
断線およびチップとボードとの間の半田付け不良などに
起因するチップ間配線の不良、すなわち、開放および短
絡のテストが実行される。
よび５ｄに取込まれた接続確認用テストデータはシフト
パス６を介してスキャンアウト端子１０から出力され
る。このスキャンアウト端子１０から出力されたデータ
ＳＯを観測することによりチップ２ａおよび２ｄとチッ
プ２ｃとの間の信号線７の接続が確認される。この動作
はインターフェイスがとられたチップ間の入出力端子に
対して実行される。このテストにより、チップ間配線の
断線およびチップとボードとの間の半田付け不良などに
起因するチップ間配線の不良、すなわち、開放および短
絡のテストが実行される。
【００２２】（３）サンプルテスト（ＳＡＭＰＬＥ） 上述の内部テスト（ＩＮＴＥＳＴ）および外部テスト
（ＥＸＴＥＳＴ）により、ボード１を構成する個々のチ
ップとチップとの間の接続テストを実行することができ
る。しかしながら、チップがボードに実装された後のチ
ップの相互影響および通常のシステム動作時における内
部論理の機能を確認することはできない。このような実
動作時における相互影響および機能の確認を行なうため
にサンプルテストが実行される。
（ＥＸＴＥＳＴ）により、ボード１を構成する個々のチ
ップとチップとの間の接続テストを実行することができ
る。しかしながら、チップがボードに実装された後のチ
ップの相互影響および通常のシステム動作時における内
部論理の機能を確認することはできない。このような実
動作時における相互影響および機能の確認を行なうため
にサンプルテストが実行される。
【００２３】このサンプルテストにおいては、システム
（ボード１に実装されたチップ２ａ〜２ｄ）を通常動作
させる。この状態で、バウンダリースキャンレジスタ５
が接続された内部論理３のノードの信号を、システムの
通常動作を妨げずに任意のタイミングでバウンダリース
キャンレジスタに取込む。このバウンダリースキャンレ
ジスタに取込んだデータをスキャンパス６を介して出力
し、外部で観測することにより通常動作中のチップの相
互影響およびシステム動作時における内部論理の機能の
確認が実行される。
（ボード１に実装されたチップ２ａ〜２ｄ）を通常動作
させる。この状態で、バウンダリースキャンレジスタ５
が接続された内部論理３のノードの信号を、システムの
通常動作を妨げずに任意のタイミングでバウンダリース
キャンレジスタに取込む。このバウンダリースキャンレ
ジスタに取込んだデータをスキャンパス６を介して出力
し、外部で観測することにより通常動作中のチップの相
互影響およびシステム動作時における内部論理の機能の
確認が実行される。
【００２４】上述のようなテストを実行する場合、バウ
ンダリースキャンレジスタには、入力端子に接続される
場合の、入力端子へ与えられた信号の取込み、バウンダ
リースキャンパスを形成するためのテストデータの隣接
レジスタへの転送、および出力端子に接続される場合の
内部論理３からの出力データの取込みの３つの機能が少
なくとも必要とされる。
ンダリースキャンレジスタには、入力端子に接続される
場合の、入力端子へ与えられた信号の取込み、バウンダ
リースキャンパスを形成するためのテストデータの隣接
レジスタへの転送、および出力端子に接続される場合の
内部論理３からの出力データの取込みの３つの機能が少
なくとも必要とされる。
【００２５】各テストモードにおけるテストデータの流
れについて次に説明する。図１７は、内部テストモード
時におけるテストデータの流れを示す図である。図１７
においては、１個の入力端子に接続されるバウンダリー
スキャンレジスタと１個の出力端子に接続されるバウン
ダリースキャンレジスタとが示される。
れについて次に説明する。図１７は、内部テストモード
時におけるテストデータの流れを示す図である。図１７
においては、１個の入力端子に接続されるバウンダリー
スキャンレジスタと１個の出力端子に接続されるバウン
ダリースキャンレジスタとが示される。
【００２６】図１７において、バウンダリースキャンレ
ジスタ１１はチップ入力端子１３に接続され、バウンダ
リースキャンレジスタ１２は、チップ出力端子１４に接
続される。バウンダリースキャンレジスタ１１および１
２は、隣接するスキャンレジスタへテストデータを伝達
するためのスキャンアウト端子１５と、隣接するバウン
ダリースキャンレジスタからのテストデータを受けるた
めのスキャンイン端子１６とを含む。バウンダリースキ
ャンレジスタ１１はさらに、入力端子１３のデータを入
力するためのデータ入力端子１８と、回路ブロック３０
の信号入力ノードにテストデータを伝達するためのデー
タ出力端子１７を含む。バウンダリースキャンレジスタ
１２は、回路ブロック３０の信号出力ノードからのテス
ト結果信号を受けるためのデータ入力端子１８と、出力
端子１４へデータを出力するためのデータ出力端子１７
を含む。回路ブロック３０は、１つの入力端子１３と１
つの出力端子１４とに関連する部分を示しており、図１
６に示す内部論理３の部分を構成する。１つのチップに
おいては、このバウンダリースキャンレジスタ１１およ
び１２は複数個設けられており、これらはすべてシリア
ルに接続されて１つのシフトパスを形成する。次に内部
テスト動作時のテストデータの流れについて説明する。
ジスタ１１はチップ入力端子１３に接続され、バウンダ
リースキャンレジスタ１２は、チップ出力端子１４に接
続される。バウンダリースキャンレジスタ１１および１
２は、隣接するスキャンレジスタへテストデータを伝達
するためのスキャンアウト端子１５と、隣接するバウン
ダリースキャンレジスタからのテストデータを受けるた
めのスキャンイン端子１６とを含む。バウンダリースキ
ャンレジスタ１１はさらに、入力端子１３のデータを入
力するためのデータ入力端子１８と、回路ブロック３０
の信号入力ノードにテストデータを伝達するためのデー
タ出力端子１７を含む。バウンダリースキャンレジスタ
１２は、回路ブロック３０の信号出力ノードからのテス
ト結果信号を受けるためのデータ入力端子１８と、出力
端子１４へデータを出力するためのデータ出力端子１７
を含む。回路ブロック３０は、１つの入力端子１３と１
つの出力端子１４とに関連する部分を示しており、図１
６に示す内部論理３の部分を構成する。１つのチップに
おいては、このバウンダリースキャンレジスタ１１およ
び１２は複数個設けられており、これらはすべてシリア
ルに接続されて１つのシフトパスを形成する。次に内部
テスト動作時のテストデータの流れについて説明する。
【００２７】回路ブロック３０の入力端子（チップの入
力端子でもある）１３に接続されたバウンダリースキャ
ンレジスタ１１に対し、シフトパス上を伝搬されたテス
トデータがこのバウンダリースキャンレジスタ１１のス
キャンイン端子１６から与えられ、このバウンダリース
キャンレジスタ１１に対しテストデータが設定される。
このバウンダリースキャンレジスタ１１に設定されたテ
ストデータは、バウンダリースキャンレジスタ１１のデ
ータ出力端子１７を介して回路ブロック３０の信号ノー
ドへ与えられる。このバウンダリースキャンレジスタ１
１からの入力されたテスト信号に対する回路ブロック３
０の論理処理結果出力は、この回路ブロック３０の出力
端子（チップの出力端子でもある）に接続されたバウン
ダリースキャンレジスタ１２に、そのデータ入力端子１
８より入力され、そこに設定される。
力端子でもある）１３に接続されたバウンダリースキャ
ンレジスタ１１に対し、シフトパス上を伝搬されたテス
トデータがこのバウンダリースキャンレジスタ１１のス
キャンイン端子１６から与えられ、このバウンダリース
キャンレジスタ１１に対しテストデータが設定される。
このバウンダリースキャンレジスタ１１に設定されたテ
ストデータは、バウンダリースキャンレジスタ１１のデ
ータ出力端子１７を介して回路ブロック３０の信号ノー
ドへ与えられる。このバウンダリースキャンレジスタ１
１からの入力されたテスト信号に対する回路ブロック３
０の論理処理結果出力は、この回路ブロック３０の出力
端子（チップの出力端子でもある）に接続されたバウン
ダリースキャンレジスタ１２に、そのデータ入力端子１
８より入力され、そこに設定される。
【００２８】バウンダリースキャンレジスタ１２に設定
されたこの回路ブロック３０からの結果出力は、バウン
ダリースキャンレジスタ１２のスキャンアウト端子１５
からシフトアウトされる。
されたこの回路ブロック３０からの結果出力は、バウン
ダリースキャンレジスタ１２のスキャンアウト端子１５
からシフトアウトされる。
【００２９】次に、外部テスト時のテストデータの流れ
について図１８を参照して説明する。図１８において、
図１７と対応する部分には同一の参照番号が付される。
について図１８を参照して説明する。図１８において、
図１７と対応する部分には同一の参照番号が付される。
【００３０】この外部テスト（ＥＸＴＥＳＴ）において
は、チップ間配線の接続のテストが行なわれる。外部テ
ストモード時におけるテストデータは、回路ブロック３
０（チップ）の出力端子１４に接続されたバウンダリー
スキャンレジスタ１２に対し、スキャンイン端子１６か
らシフトインして設定される。このバウンダリースキャ
ンレジスタ１２に設定された接続テストデータは、出力
端子１４から出力される。この出力端子１４からの接続
テストデータは、対応の別チップの入力端子へ伝達され
る。
は、チップ間配線の接続のテストが行なわれる。外部テ
ストモード時におけるテストデータは、回路ブロック３
０（チップ）の出力端子１４に接続されたバウンダリー
スキャンレジスタ１２に対し、スキャンイン端子１６か
らシフトインして設定される。このバウンダリースキャ
ンレジスタ１２に設定された接続テストデータは、出力
端子１４から出力される。この出力端子１４からの接続
テストデータは、対応の別チップの入力端子へ伝達され
る。
【００３１】一方、この別のチップにおいては、チップ
の入力端子１３から入力される接続テストデータは、回
路ブロック３０（チップ）の入力端子１３に接続された
バウンダリースキャンレジスタ１１に取込まれる。この
バウンダリースキャンレジスタ１１に取込まれた接続テ
ストデータはスキャンアウト端子１５よりシフトアウト
され、隣接するバウンダリースキャンレジスタまたは隣
接チップへ伝達される。
の入力端子１３から入力される接続テストデータは、回
路ブロック３０（チップ）の入力端子１３に接続された
バウンダリースキャンレジスタ１１に取込まれる。この
バウンダリースキャンレジスタ１１に取込まれた接続テ
ストデータはスキャンアウト端子１５よりシフトアウト
され、隣接するバウンダリースキャンレジスタまたは隣
接チップへ伝達される。
【００３２】サンプルテストモード（ＳＡＭＰＬＥ）に
ついて図１９を参照して説明する。この図１９において
も、図１７に示す構成と対応する部分には同一参照番号
が付される。
ついて図１９を参照して説明する。この図１９において
も、図１７に示す構成と対応する部分には同一参照番号
が付される。
【００３３】このサンプルテストモードにおいては、チ
ップの入力端子１３から入力されたデータは、回路ブロ
ック３０へ伝達されるとともに、同時に入力端子１３に
接続されるバウンダリースキャンレジスタ１１に取込ま
れる。このとき同時に、また回路ブロック３０からの出
力信号は出力端子１４へ伝達されるとともに、同時にこ
の出力端子１４に接続されるバウンダリースキャンレジ
スタ１２に取込まれる。このバウンダリースキャンレジ
スタ１１および１２に取込まれたデータはそれぞれスキ
ャンアウト端子１５からシフトアウトされる。このバウ
ンダリースキャンレジスタ１１および１２の信号の取込
みおよびシフト動作は回路ブロック３０が動作するクロ
ック信号と非同期の独立のクロック信号で実行されてお
り、この信号の取込みおよびシフト動作は回路ブロック
３０の動作に影響を及ぼすことなく実行される。
ップの入力端子１３から入力されたデータは、回路ブロ
ック３０へ伝達されるとともに、同時に入力端子１３に
接続されるバウンダリースキャンレジスタ１１に取込ま
れる。このとき同時に、また回路ブロック３０からの出
力信号は出力端子１４へ伝達されるとともに、同時にこ
の出力端子１４に接続されるバウンダリースキャンレジ
スタ１２に取込まれる。このバウンダリースキャンレジ
スタ１１および１２に取込まれたデータはそれぞれスキ
ャンアウト端子１５からシフトアウトされる。このバウ
ンダリースキャンレジスタ１１および１２の信号の取込
みおよびシフト動作は回路ブロック３０が動作するクロ
ック信号と非同期の独立のクロック信号で実行されてお
り、この信号の取込みおよびシフト動作は回路ブロック
３０の動作に影響を及ぼすことなく実行される。
【００３４】上述のように、３種類のテスト（内部テス
ト（ＩＮＴＥＳＴ）、外部テスト（ＥＸＴＥＳＴ）およ
びサンプルテスト（ＳＡＭＰＬＥ））を行なうバウンダ
リースキャンレジスタに必要とされる機能は以下の３つ
となる。
ト（ＩＮＴＥＳＴ）、外部テスト（ＥＸＴＥＳＴ）およ
びサンプルテスト（ＳＡＭＰＬＥ））を行なうバウンダ
リースキャンレジスタに必要とされる機能は以下の３つ
となる。
【００３５】（１）データ入力端子（１８）から入力さ
れるデータをバウンダリースキャンレジスタ内に取込む
機能（取込（ＣＡＰＴＵＲＥ））。
れるデータをバウンダリースキャンレジスタ内に取込む
機能（取込（ＣＡＰＴＵＲＥ））。
【００３６】（２）スキャンイン端子（１６）からスキ
ャンアウト端子（１５）までデータをシフトする機能
（シフト（ＳＨＩＦＴ））。
ャンアウト端子（１５）までデータをシフトする機能
（シフト（ＳＨＩＦＴ））。
【００３７】（３）バウンダリースキャンレジスタに保
持したデータをデータ出力端子（１７）に与える機能
（更新（ＵＰＤＡＴＥ））。
持したデータをデータ出力端子（１７）に与える機能
（更新（ＵＰＤＡＴＥ））。
【００３８】ただし、サンプルテストを実行するために
は、上述の取込およびシフト動作は、その実行によりデ
ータ出力端子に影響を及ぼさないことが要求される。
は、上述の取込およびシフト動作は、その実行によりデ
ータ出力端子に影響を及ぼさないことが要求される。
【００３９】また、前述のバウンダリースキャンテスト
標準では、上述の３種類のテストのうち最低限外部テス
ト（ＥＸＴＥＳＴ）とサンプルテスト（ＳＡＭＰＬＥ）
を実行させることを義務づけている。さらに、サンプル
テスト（ＳＡＭＰＬＥ）の場合は、チップの入力または
出力のいずれかのデータのサンプリングが可能であるな
らばよいとされている。したがってバウンダリースキャ
ンレジスタに最低限必要な機能は、チップの入力端子に
接続されるバウンダリースキャンレジスタは、シフト機
能（ＳＨＩＦＴ）と取込み機能（ＣＡＰＴＵＲＥ）であ
る。一方、チップの出力端子に接続されるバウンダリー
スキャンレジスタについては、シフト機能と更新機能
（ＵＰＤＡＴＥ）である。
標準では、上述の３種類のテストのうち最低限外部テス
ト（ＥＸＴＥＳＴ）とサンプルテスト（ＳＡＭＰＬＥ）
を実行させることを義務づけている。さらに、サンプル
テスト（ＳＡＭＰＬＥ）の場合は、チップの入力または
出力のいずれかのデータのサンプリングが可能であるな
らばよいとされている。したがってバウンダリースキャ
ンレジスタに最低限必要な機能は、チップの入力端子に
接続されるバウンダリースキャンレジスタは、シフト機
能（ＳＨＩＦＴ）と取込み機能（ＣＡＰＴＵＲＥ）であ
る。一方、チップの出力端子に接続されるバウンダリー
スキャンレジスタについては、シフト機能と更新機能
（ＵＰＤＡＴＥ）である。
【００４０】図２０は前述のＩＥＥＥ文献に示されるバ
ウンダリースキャンレジスタの回路構成の一例を示す図
である。図２０において、バウンダリースキャンレジス
タＢＳＲは、データ入力端子２０へ与えられる入力デー
タＤＩＮとスキャンイン端子２１へ与えられる前段のレ
ジスタからシフトインされたテストデータのいずれか一
方を選択制御信号Ｓ−ＤＲに応答して選択する２入力１
出力セレクタ回路２９と、セレクタ回路２９の出力をク
ロック信号入力端子２３へ与えられるクロック信号Ｃ−
ＤＲに応答して通過させるフリップフロップ３０と、フ
リップフロップ３０の出力を、クロック入力端子２４へ
与えられるクロック信号Ｕ−ＤＲに応答してラッチする
ラッチ回路３１と、データ入力端子２０を介して与えら
れる入力データＤＩＮとラッチ回路３１の出力のいずれ
か一方を制御信号入力端子１９へ与えられる制御信号Ｍ
ｏｄｅに従って選択的に通過させてデータ出力端子２６
へ伝達する２入力１出力セレクタ回路２８を含む。フリ
ップフロップ３０の出力はスキャンアウト端子２７を介
して次段のバウンダリースキャンレジスタのスキャンイ
ン端子へ伝達されるかまたはチップ外部のシフトパスへ
伝達される。次に動作について説明する。
ウンダリースキャンレジスタの回路構成の一例を示す図
である。図２０において、バウンダリースキャンレジス
タＢＳＲは、データ入力端子２０へ与えられる入力デー
タＤＩＮとスキャンイン端子２１へ与えられる前段のレ
ジスタからシフトインされたテストデータのいずれか一
方を選択制御信号Ｓ−ＤＲに応答して選択する２入力１
出力セレクタ回路２９と、セレクタ回路２９の出力をク
ロック信号入力端子２３へ与えられるクロック信号Ｃ−
ＤＲに応答して通過させるフリップフロップ３０と、フ
リップフロップ３０の出力を、クロック入力端子２４へ
与えられるクロック信号Ｕ−ＤＲに応答してラッチする
ラッチ回路３１と、データ入力端子２０を介して与えら
れる入力データＤＩＮとラッチ回路３１の出力のいずれ
か一方を制御信号入力端子１９へ与えられる制御信号Ｍ
ｏｄｅに従って選択的に通過させてデータ出力端子２６
へ伝達する２入力１出力セレクタ回路２８を含む。フリ
ップフロップ３０の出力はスキャンアウト端子２７を介
して次段のバウンダリースキャンレジスタのスキャンイ
ン端子へ伝達されるかまたはチップ外部のシフトパスへ
伝達される。次に動作について説明する。
【００４１】セレクタ回路２９は、制御信号入力端子２
２へ与えられる制御信号Ｓ−ＤＲに従って選択動作を実
行する。この制御信号Ｓ−ＤＲがデータ入力端子２０へ
与えられている入力データＤＩＮを選択する状態を指定
している場合には、この入力データＤＩＮがフリップフ
ロップ３０により保持されるため、取込み機能（ＣＡＰ
ＴＵＲＥ）が実現される。制御信号Ｓ−ＤＲがスキャン
イン端子２１へ与えられたテストデータＴＤの選択を指
示している場合、テストデータＴＤがフリップフロップ
３０に格納される。フリップフロップ３０の出力はスキ
ャンアウト端子２７を介して次段のバウンダリースキャ
ンレジスタのスキャンイン端子に接続される。したがっ
てこの場合にはテストデータのシフト機能（ＳＨＩＦ
Ｔ）が実現される。
２へ与えられる制御信号Ｓ−ＤＲに従って選択動作を実
行する。この制御信号Ｓ−ＤＲがデータ入力端子２０へ
与えられている入力データＤＩＮを選択する状態を指定
している場合には、この入力データＤＩＮがフリップフ
ロップ３０により保持されるため、取込み機能（ＣＡＰ
ＴＵＲＥ）が実現される。制御信号Ｓ−ＤＲがスキャン
イン端子２１へ与えられたテストデータＴＤの選択を指
示している場合、テストデータＴＤがフリップフロップ
３０に格納される。フリップフロップ３０の出力はスキ
ャンアウト端子２７を介して次段のバウンダリースキャ
ンレジスタのスキャンイン端子に接続される。したがっ
てこの場合にはテストデータのシフト機能（ＳＨＩＦ
Ｔ）が実現される。
【００４２】ラッチ回路３１は、フリップフロップ３０
の出力をクロック信号Ｕ−ＤＲに従ってラッチする。す
なわち、フリップフロップ３０に保持されるデータは、
クロック信号Ｕ−ＤＲに従ってラッチ回路３１にラッチ
される。ラッチ回路３１の出力は、その一方入力に入力
データＤＩＮを受けるセレクタ回路２８の他方入力へ伝
達される。セレクタ回路２８は制御信号入力端子１９を
介して与えられる制御信号Ｍｏｄｅに従って選択動作を
実行する。この制御信号Ｍｏｄｅが入力データＤＩＮを
選択した場合、データ入力端子２０へ与えられたデータ
がデータ出力端子２６へ伝達される。この場合、内部論
理へは入力データＤＩＮがそのまま伝達される。
の出力をクロック信号Ｕ−ＤＲに従ってラッチする。す
なわち、フリップフロップ３０に保持されるデータは、
クロック信号Ｕ−ＤＲに従ってラッチ回路３１にラッチ
される。ラッチ回路３１の出力は、その一方入力に入力
データＤＩＮを受けるセレクタ回路２８の他方入力へ伝
達される。セレクタ回路２８は制御信号入力端子１９を
介して与えられる制御信号Ｍｏｄｅに従って選択動作を
実行する。この制御信号Ｍｏｄｅが入力データＤＩＮを
選択した場合、データ入力端子２０へ与えられたデータ
がデータ出力端子２６へ伝達される。この場合、内部論
理へは入力データＤＩＮがそのまま伝達される。
【００４３】制御信号Ｍｏｄｅがラッチ回路３１の出力
の選択を指示している場合、セレクタ回路２８のデータ
出力端子２６へはラッチ回路３１にラッチされたデータ
が出力される。このラッチ回路３１にラッチされたデー
タはバウンダリースキャンレジスタＢＳＲにラッチされ
たデータである。したがってこの場合更新機能（ＵＰＤ
ＡＴＥ）が実現される。すなわちこのバウンダリースキ
ャンレジスタＢＳＲは、上述のごとくシフト機能、取込
み機能、および更新機能の３つの機能を実現している。
以下、この３つの機能を実現するバウンダリースキャン
レジスタをＦ−ＢＳＲと称す。
の選択を指示している場合、セレクタ回路２８のデータ
出力端子２６へはラッチ回路３１にラッチされたデータ
が出力される。このラッチ回路３１にラッチされたデー
タはバウンダリースキャンレジスタＢＳＲにラッチされ
たデータである。したがってこの場合更新機能（ＵＰＤ
ＡＴＥ）が実現される。すなわちこのバウンダリースキ
ャンレジスタＢＳＲは、上述のごとくシフト機能、取込
み機能、および更新機能の３つの機能を実現している。
以下、この３つの機能を実現するバウンダリースキャン
レジスタをＦ−ＢＳＲと称す。
【００４４】図２１は前述の文献に示されたバウンダリ
ースキャンレジスタの他の構成を示す図である。この図
２１に示すバウンダリースキャンレジスタは、図２０に
示すバウンダリースキャンレジスタＦ−ＢＳＲの構成か
ら、出力すべきデータを選択するセレクタ回路２８と、
フリップフロップ３０の出力をラッチするためのラッチ
回路３１が削減されている。この回路の削減により、回
路規模低減とセレクタ回路２８によるデータ伝搬経路
（端子２０から端子２６の間）の信号伝搬遅延の低減を
実現している。
ースキャンレジスタの他の構成を示す図である。この図
２１に示すバウンダリースキャンレジスタは、図２０に
示すバウンダリースキャンレジスタＦ−ＢＳＲの構成か
ら、出力すべきデータを選択するセレクタ回路２８と、
フリップフロップ３０の出力をラッチするためのラッチ
回路３１が削減されている。この回路の削減により、回
路規模低減とセレクタ回路２８によるデータ伝搬経路
（端子２０から端子２６の間）の信号伝搬遅延の低減を
実現している。
【００４５】しかしながら、この図２１に示すバウンダ
リースキャンレジスタにおいては、前述の３種類の機能
のうち、更新機能を実現することができない。したがっ
てこの図２１に示すバウンダリースキャンレジスタはチ
ップの入力端子に接続されるバウンダリースキャンレジ
スタとして使用される。以下、この更新機能を実現する
ことのできないバウンダリースキャンレジスタをＩ−Ｂ
ＳＲと称す。
リースキャンレジスタにおいては、前述の３種類の機能
のうち、更新機能を実現することができない。したがっ
てこの図２１に示すバウンダリースキャンレジスタはチ
ップの入力端子に接続されるバウンダリースキャンレジ
スタとして使用される。以下、この更新機能を実現する
ことのできないバウンダリースキャンレジスタをＩ−Ｂ
ＳＲと称す。
【００４６】図２２は、前述の文献に示されるバウンダ
リースキャンレジスタのさらに他の構成を示す図であ
る。この図２２に示すバウンダリースキャンレジスタ
は、図２０に示すバウンダリースキャンレジスタＦ−Ｂ
ＳＲから、入力データの選択を行なうためのセレクタ回
路２９が削減される。この図２２に示すバウンダリース
キャンレジスタＢＳＲは、データ入力端子２９へ与えら
れた入力データＤＩＮをその内部に取込むことができな
い。すなわち、前述の３種類の機能のうち取込み機能を
実行することができないため、チップの出力端子に接続
されるバウンダリースキャンレジスタとして使用され
る。以下、この図２２に示すバウンダリースキャンレジ
スタのように、取込み機能を有しないバウンダリースキ
ャンレジスタをＯ−ＢＳＲと称す。
リースキャンレジスタのさらに他の構成を示す図であ
る。この図２２に示すバウンダリースキャンレジスタ
は、図２０に示すバウンダリースキャンレジスタＦ−Ｂ
ＳＲから、入力データの選択を行なうためのセレクタ回
路２９が削減される。この図２２に示すバウンダリース
キャンレジスタＢＳＲは、データ入力端子２９へ与えら
れた入力データＤＩＮをその内部に取込むことができな
い。すなわち、前述の３種類の機能のうち取込み機能を
実行することができないため、チップの出力端子に接続
されるバウンダリースキャンレジスタとして使用され
る。以下、この図２２に示すバウンダリースキャンレジ
スタのように、取込み機能を有しないバウンダリースキ
ャンレジスタをＯ−ＢＳＲと称す。
【００４７】図２３は、バウンダリースキャンレジスタ
と入出力バッファとの接続関係を示す図である。図２３
において、チップ２の外周に沿ってチップ外部との電気
的接続をとるためのパッド３５が設けられる。図２３に
おいては、６個のパッド３５ａ〜３５ｆが例示される。
パッド３５の形成領域に隣接して入出力バッファ形成領
域１００が設けられる。この入出力バッファ形成領域１
００においては、パッド３５に対して１個の入力バッフ
ァ、出力バッファまたは入出力バッファが配置される。
すなわち、パッド３５ａに隣接する領域１００ａには入
力バッファ３６が形成され、パッド３５ｂに隣接する領
域１００ｂには、出力バッファ３７が形成され、パッド
３５ｃに隣接する領域１００ｃにはトライステート出力
バッファ３８が形成される。
と入出力バッファとの接続関係を示す図である。図２３
において、チップ２の外周に沿ってチップ外部との電気
的接続をとるためのパッド３５が設けられる。図２３に
おいては、６個のパッド３５ａ〜３５ｆが例示される。
パッド３５の形成領域に隣接して入出力バッファ形成領
域１００が設けられる。この入出力バッファ形成領域１
００においては、パッド３５に対して１個の入力バッフ
ァ、出力バッファまたは入出力バッファが配置される。
すなわち、パッド３５ａに隣接する領域１００ａには入
力バッファ３６が形成され、パッド３５ｂに隣接する領
域１００ｂには、出力バッファ３７が形成され、パッド
３５ｃに隣接する領域１００ｃにはトライステート出力
バッファ３８が形成される。
【００４８】さらに、パッド３５ｄに隣接する領域１０
０ｄには入力バッファ３６が形成され、パッド３５ｅに
隣接する領域１００ｅには、入力バッファ３６とトライ
ステート出力バッファ３９が形成される。したがってこ
のパッド３５ｅはデータの入力および出力を共に行なう
ことができる。パッド３５ｆに隣接する領域１００ｆに
は、出力バッファ３７が形成される。
０ｄには入力バッファ３６が形成され、パッド３５ｅに
隣接する領域１００ｅには、入力バッファ３６とトライ
ステート出力バッファ３９が形成される。したがってこ
のパッド３５ｅはデータの入力および出力を共に行なう
ことができる。パッド３５ｆに隣接する領域１００ｆに
は、出力バッファ３７が形成される。
【００４９】このバッファ回路形成領域１００に隣接し
て、テスト用の回路すなわちバウンダリースキャンレジ
スタが配置される。ここで図２３においてはテストデー
タがシフトされるスキャンパスの経路は示さず、データ
入力端子ＤＩとデータ出力端子ＤＯのみを示す。
て、テスト用の回路すなわちバウンダリースキャンレジ
スタが配置される。ここで図２３においてはテストデー
タがシフトされるスキャンパスの経路は示さず、データ
入力端子ＤＩとデータ出力端子ＤＯのみを示す。
【００５０】領域１００ａに形成される入力バッファ３
６に対してはバウンダリースキャンレジスタ４０が形成
され、領域１００ｄに形成される入力バッファ３６には
バウンダリースキャンレジスタ４４が形成される。領域
１００ｂおよび１００ａの出力バッファ３７に対しては
それぞれバウンダリースキャンレジスタ４１および４８
が形成される。領域１００ｃ内のトライステート出力バ
ッファ３８に対しては、バウンダリースキャンレジスタ
４２および４３が形成される。バウンダリースキャンレ
ジスタ４３はトライステート出力バッファ３８の出力状
態を制御する。領域１００ｅに形成された入出力バッフ
ァの入力バッファ３６に対してはバウンダリースキャン
レジスタ４５が設けられ、トライステート出力バッファ
３９に対してはバウンダリースキャンレジスタ４６およ
び４７が設けられる。
６に対してはバウンダリースキャンレジスタ４０が形成
され、領域１００ｄに形成される入力バッファ３６には
バウンダリースキャンレジスタ４４が形成される。領域
１００ｂおよび１００ａの出力バッファ３７に対しては
それぞれバウンダリースキャンレジスタ４１および４８
が形成される。領域１００ｃ内のトライステート出力バ
ッファ３８に対しては、バウンダリースキャンレジスタ
４２および４３が形成される。バウンダリースキャンレ
ジスタ４３はトライステート出力バッファ３８の出力状
態を制御する。領域１００ｅに形成された入出力バッフ
ァの入力バッファ３６に対してはバウンダリースキャン
レジスタ４５が設けられ、トライステート出力バッファ
３９に対してはバウンダリースキャンレジスタ４６およ
び４７が設けられる。
【００５１】図２３に示すように、入力バッファおよび
出力バッファに対しては１つのバウンダリースキャンレ
ジスタが配置される。トライステートバッファに対して
は２つのバウンダリースキャンレジスタが設けられる。
さらに双方向バッファ（入出力バッファ）には３つのバ
ウンダリースキャンレジスタが形成される。バウンダリ
ースキャンレジスタとしては、入力バッファ３６に対し
てはＩ−ＢＳＲまたはＦ−ＢＳＲが用いられる。出力バ
ッファまたはトライステート出力バッファに接続される
バウンダリースキャンレジスタ４１，４２，４３，４
６，４７および４８に対してはＯ−ＢＳＲまたはＦ−Ｂ
ＳＲが用いられる。
出力バッファに対しては１つのバウンダリースキャンレ
ジスタが配置される。トライステートバッファに対して
は２つのバウンダリースキャンレジスタが設けられる。
さらに双方向バッファ（入出力バッファ）には３つのバ
ウンダリースキャンレジスタが形成される。バウンダリ
ースキャンレジスタとしては、入力バッファ３６に対し
てはＩ−ＢＳＲまたはＦ−ＢＳＲが用いられる。出力バ
ッファまたはトライステート出力バッファに接続される
バウンダリースキャンレジスタ４１，４２，４３，４
６，４７および４８に対してはＯ−ＢＳＲまたはＦ−Ｂ
ＳＲが用いられる。
【００５２】このバウンダリースキャンレジスタ形成領
域のチップ内部に内部論理を構成する回路が形成され
る。すなわち、バウンダリースキャンレジスタは入力／
出力バッファが形成される領域１００とチップ内部の論
理との間に挿入される。
域のチップ内部に内部論理を構成する回路が形成され
る。すなわち、バウンダリースキャンレジスタは入力／
出力バッファが形成される領域１００とチップ内部の論
理との間に挿入される。
【００５３】次に、このようなバウンダリースキャンレ
ジスタをチップ上でどのようにして実現するかについて
説明する。集積回路装置は種々の設計方式に従ってその
内部論理が設計される。ビルディングブロック方式また
はセルベースの設計方式に従って設計されるチップにお
いては、テストに用いられる回路（バウンダリースキャ
ンレジスタ、テスト動作制御回路をも含む）は、そのシ
ステム論理（内部論理）を構成する回路ブロックの中に
埋め込まれる形で実現されるか、または図２４に示すよ
うにテスト論理を実現する専用の回路ブロックを用いて
実現することが多い。
ジスタをチップ上でどのようにして実現するかについて
説明する。集積回路装置は種々の設計方式に従ってその
内部論理が設計される。ビルディングブロック方式また
はセルベースの設計方式に従って設計されるチップにお
いては、テストに用いられる回路（バウンダリースキャ
ンレジスタ、テスト動作制御回路をも含む）は、そのシ
ステム論理（内部論理）を構成する回路ブロックの中に
埋め込まれる形で実現されるか、または図２４に示すよ
うにテスト論理を実現する専用の回路ブロックを用いて
実現することが多い。
【００５４】図２４において、チップ５０は、システム
論理（内部論理）を構成する回路ブロックが配置される
チップ内部領域５２と、入力／出力バッファおよびパッ
ドが形成されるチップ周辺領域５３を含む。チップ内部
領域５２においては、ビルディングブロック方式または
セルベース方式に従って所望のシステム論理（内部論
理）を構成する回路ブロック５３ａ，５３ｂ，５３ｃ，
５３ｄおよび５３ｅが配置される。この回路ブロック５
３ａ〜５３ｅの各々は、それぞれ１つの機能モジュール
となる。このチップ内部領域５２の所定の領域に、テス
トに用いられるバウンダリースキャンレジスタ等が含ま
れるテスト回路ブロック５４が設けられる。このテスト
回路ブロック５４のテスト回路は、既存の標準論理セル
を用いて複合的に実現されるかまたは専用のテスト論理
セルを作成して実現される。
論理（内部論理）を構成する回路ブロックが配置される
チップ内部領域５２と、入力／出力バッファおよびパッ
ドが形成されるチップ周辺領域５３を含む。チップ内部
領域５２においては、ビルディングブロック方式または
セルベース方式に従って所望のシステム論理（内部論
理）を構成する回路ブロック５３ａ，５３ｂ，５３ｃ，
５３ｄおよび５３ｅが配置される。この回路ブロック５
３ａ〜５３ｅの各々は、それぞれ１つの機能モジュール
となる。このチップ内部領域５２の所定の領域に、テス
トに用いられるバウンダリースキャンレジスタ等が含ま
れるテスト回路ブロック５４が設けられる。このテスト
回路ブロック５４のテスト回路は、既存の標準論理セル
を用いて複合的に実現されるかまたは専用のテスト論理
セルを作成して実現される。
【００５５】周辺領域５３には、入力／出力バッファ５
１がチップ内部領域５２外周に沿って配置され、この入
力／出力バッファ５１の外周にパッド３５が各入力／出
力バッファ５１に対応して形成される。
１がチップ内部領域５２外周に沿って配置され、この入
力／出力バッファ５１の外周にパッド３５が各入力／出
力バッファ５１に対応して形成される。
【００５６】またゲートアレイ方式で設計されるチップ
においては、図２５に示すように、ベーシックセル列６
０に不規則に分散してテスト用の回路が配置される。
においては、図２５に示すように、ベーシックセル列６
０に不規則に分散してテスト用の回路が配置される。
【００５７】すなわち、ゲートアレイ方式のチップにお
いては、チップ内部領域５２に、ベーシックセル列（ゲ
ートアレイ領域）６０（通常ｐチャネルＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）とｎチャネ
ルＭＯＳトランジスタとからなるトランジスタ列）が複
数列配置される。このベーシックセル列６０内の所定の
領域に、既存の標準マクロセルを利用して複合的に実現
されるかまたは専用のマクロセルを使用してテスト回路
６１が実現される。チップ内部領域５２の周辺領域５３
には入力／出力バッファ５１が形成されるバッファ形成
領域と、この入力／出力バッファ５１に対応してかつチ
ップ５０の外周に沿ってパッド３５が配置される。
いては、チップ内部領域５２に、ベーシックセル列（ゲ
ートアレイ領域）６０（通常ｐチャネルＭＯＳトランジ
スタ（絶縁ゲート型電界効果トランジスタ）とｎチャネ
ルＭＯＳトランジスタとからなるトランジスタ列）が複
数列配置される。このベーシックセル列６０内の所定の
領域に、既存の標準マクロセルを利用して複合的に実現
されるかまたは専用のマクロセルを使用してテスト回路
６１が実現される。チップ内部領域５２の周辺領域５３
には入力／出力バッファ５１が形成されるバッファ形成
領域と、この入力／出力バッファ５１に対応してかつチ
ップ５０の外周に沿ってパッド３５が配置される。
【００５８】この図２４および図２５いずれの場合にお
いても、テストに用いられる回路はチップ内部領域５２
において実現される。
いても、テストに用いられる回路はチップ内部領域５２
において実現される。
【００５９】図２６はテスト用回路を構成するバウンダ
リースキャンレジスタのさらに他の従来の構成例を示す
図である。図２６（Ａ）において、チップ５０のチップ
内部領域５２と入力／出力バッファ５１の形成領域との
間にバウンダリースキャンレジスタを含むテスト回路形
成領域５５が配置される。入力／出力バッファ５１の形
成領域外周に沿って各バッファ領域５１に対応してパッ
ド３５が設けられる。
リースキャンレジスタのさらに他の従来の構成例を示す
図である。図２６（Ａ）において、チップ５０のチップ
内部領域５２と入力／出力バッファ５１の形成領域との
間にバウンダリースキャンレジスタを含むテスト回路形
成領域５５が配置される。入力／出力バッファ５１の形
成領域外周に沿って各バッファ領域５１に対応してパッ
ド３５が設けられる。
【００６０】入力／出力バッファ形成領域５１において
は、それぞれパッド３５に対応して入力バッファおよび
出力バッファいずれをも実現可能なように、入力バッフ
ァ形成領域１０１、入力保護ダイオード形成領域１０
２、および出力バッファ形成領域１０３が設けられる。
この各領域には所望の論理を実現するセルが配置され
る。
は、それぞれパッド３５に対応して入力バッファおよび
出力バッファいずれをも実現可能なように、入力バッフ
ァ形成領域１０１、入力保護ダイオード形成領域１０
２、および出力バッファ形成領域１０３が設けられる。
この各領域には所望の論理を実現するセルが配置され
る。
【００６１】このテスト回路形成領域５５には、各バッ
ファに対応して必要とされるバウンダリースキャンレジ
スタ形成領域５６、５７、５８、および５９がそれぞれ
バッティングして配置される。すなわち、このテスト回
路形成領域５５のそれぞれの単位領域には、双方向バッ
ファに接続可能なように３つのバウンダリースキャンレ
ジスタを形成するためのベーシックセルまたはマクロセ
ルを準備しておき、この対応のバッファ形成領域に形成
されたバッファの種類に応じて必要なバウンダリースキ
ャンレジスタが形成される。
ファに対応して必要とされるバウンダリースキャンレジ
スタ形成領域５６、５７、５８、および５９がそれぞれ
バッティングして配置される。すなわち、このテスト回
路形成領域５５のそれぞれの単位領域には、双方向バッ
ファに接続可能なように３つのバウンダリースキャンレ
ジスタを形成するためのベーシックセルまたはマクロセ
ルを準備しておき、この対応のバッファ形成領域に形成
されたバッファの種類に応じて必要なバウンダリースキ
ャンレジスタが形成される。
【００６２】図２６（Ｂ）においては、出力バッファお
よび入力バッファに隣接するバウンダリースキャンレジ
スタ形成領域５６および５９においては１つのバウンダ
リースキャンレジスタのみが形成されており、領域５７
では２つのテスト用のバウンダリースキャンレジスタが
形成され、領域５８においては３個のバウンダリースキ
ャンレジスタが付与される。このパッド３５、入力／出
力バッファ領域５１およびバウンダリースキャンレジス
タ形成領域５５を含めてバッファ領域とされる。
よび入力バッファに隣接するバウンダリースキャンレジ
スタ形成領域５６および５９においては１つのバウンダ
リースキャンレジスタのみが形成されており、領域５７
では２つのテスト用のバウンダリースキャンレジスタが
形成され、領域５８においては３個のバウンダリースキ
ャンレジスタが付与される。このパッド３５、入力／出
力バッファ領域５１およびバウンダリースキャンレジス
タ形成領域５５を含めてバッファ領域とされる。
【００６３】
【発明が解決しようとする課題】以下に、従来のテスト
回路の構成方法が有する課題について順次説明する。
回路の構成方法が有する課題について順次説明する。
【００６４】図２４に示すようにバウンダリースキャン
レジスタを含むテスト回路をすべてチップ内部領域５２
内のテスト回路ブロック５４に集積する方法でチップを
構成した場合以下の問題点が生じる。チップ内部のシス
テム論理（内部論理）を構成する回路ブロック５３ａ〜
５３ｅへの入出力信号はバウンダリースキャンレジスタ
を介して伝搬される。この場合この内部論理の入出力信
号を伝搬する配線はすべてテスト回路ブロック５４へ接
続されるため、このテスト回路ブロック５４への配線の
局所集中化が生じ配線効率が低下する。
レジスタを含むテスト回路をすべてチップ内部領域５２
内のテスト回路ブロック５４に集積する方法でチップを
構成した場合以下の問題点が生じる。チップ内部のシス
テム論理（内部論理）を構成する回路ブロック５３ａ〜
５３ｅへの入出力信号はバウンダリースキャンレジスタ
を介して伝搬される。この場合この内部論理の入出力信
号を伝搬する配線はすべてテスト回路ブロック５４へ接
続されるため、このテスト回路ブロック５４への配線の
局所集中化が生じ配線効率が低下する。
【００６５】このような配線の局所集中を防止するため
にはテスト回路ブロック５４を各回路ブロック５３ａ〜
５３ｅへ分散配置することも考えられる。しかしながら
この場合、各回路ブロック５３ａ〜５３ｅに不規則にバ
ウンダリースキャンレジスタが配置されるために、信号
配線の長大化を招き、配線領域の増大、さらには配線容
量の増大による信号伝搬遅延の増加が生じる。
にはテスト回路ブロック５４を各回路ブロック５３ａ〜
５３ｅへ分散配置することも考えられる。しかしながら
この場合、各回路ブロック５３ａ〜５３ｅに不規則にバ
ウンダリースキャンレジスタが配置されるために、信号
配線の長大化を招き、配線領域の増大、さらには配線容
量の増大による信号伝搬遅延の増加が生じる。
【００６６】また図２５に示すようなゲートアレイ構成
の集積回路装置のチップにおいては、ベーシックセルア
レイ領域６０内に、テスト回路の構成要素６１が不規則
に分散配置されるため、このテスト回路構成要素６１を
相互接続するための配線の長大化が生じ、配線領域の増
大、さらに配線容量増大による信号伝搬遅延の増加が生
じる。
の集積回路装置のチップにおいては、ベーシックセルア
レイ領域６０内に、テスト回路の構成要素６１が不規則
に分散配置されるため、このテスト回路構成要素６１を
相互接続するための配線の長大化が生じ、配線領域の増
大、さらに配線容量増大による信号伝搬遅延の増加が生
じる。
【００６７】さらに、また図２６に示すように、１つの
バッファ回路形成領域に対して、３つのバウンダリース
キャンレジスタを準備し、このバウンダリースキャンレ
ジスタ領域をも合わせてバッファ領域とする構成の場
合、１つのバッファ回路形成領域に対応して３つのバウ
ンダリースキャンレジスタを形成する領域を確保する必
要がある。双方向バッファに対しては３つのバウンダリ
ースキャンレジスタがすべて使用される。しかしながら
入力バッファまたは出力バッファの場合１つまたは２つ
のバウンダリースキャンレジスタが使用されるだけであ
り、残りの領域は未使用のままで残される。この場合、
テスト回路形成領域が必要以上に設けられており、チッ
プ利用効率が悪いという問題が生じる。さらに、ゲート
アレイ方式で設計される図２５に示すようなチップの構
成の場合、テスト回路の構成要素６１はベーシックセル
の領域６０に形成される。テスト回路の構成要素として
はラッチ、フリップフロップなどトランジスタサイズの
変動を要するレシオ型ラッチ回路を用いることがそのテ
スト回路規模の縮小および高速化からは好ましい。しか
しながらこのようなベーシックセル領域にテスト回路の
構成要素を配置した場合レシオ型ラッチ回路を実現する
ことができず、テスト回路規模の増大が生じる。
バッファ回路形成領域に対して、３つのバウンダリース
キャンレジスタを準備し、このバウンダリースキャンレ
ジスタ領域をも合わせてバッファ領域とする構成の場
合、１つのバッファ回路形成領域に対応して３つのバウ
ンダリースキャンレジスタを形成する領域を確保する必
要がある。双方向バッファに対しては３つのバウンダリ
ースキャンレジスタがすべて使用される。しかしながら
入力バッファまたは出力バッファの場合１つまたは２つ
のバウンダリースキャンレジスタが使用されるだけであ
り、残りの領域は未使用のままで残される。この場合、
テスト回路形成領域が必要以上に設けられており、チッ
プ利用効率が悪いという問題が生じる。さらに、ゲート
アレイ方式で設計される図２５に示すようなチップの構
成の場合、テスト回路の構成要素６１はベーシックセル
の領域６０に形成される。テスト回路の構成要素として
はラッチ、フリップフロップなどトランジスタサイズの
変動を要するレシオ型ラッチ回路を用いることがそのテ
スト回路規模の縮小および高速化からは好ましい。しか
しながらこのようなベーシックセル領域にテスト回路の
構成要素を配置した場合レシオ型ラッチ回路を実現する
ことができず、テスト回路規模の増大が生じる。
【００６８】それゆえ、この発明の目的は上述のような
従来の集積回路装置の有する欠点を解消し、チップ面積
利用効率の優れたテスト回路を備える集積回路装置を提
供することである。
従来の集積回路装置の有する欠点を解消し、チップ面積
利用効率の優れたテスト回路を備える集積回路装置を提
供することである。
【００６９】この発明の他の目的は、テスト回路のレイ
アウト効率の向上を得ることのできる集積回路装置を提
供することである。
アウト効率の向上を得ることのできる集積回路装置を提
供することである。
【００７０】この発明のさらに他の目的は配線効率の向
上およびこれに伴う配線容量の減少により得られる信号
伝搬遅延時間の低減を実現することのできる集積回路装
置を提供することである。
上およびこれに伴う配線容量の減少により得られる信号
伝搬遅延時間の低減を実現することのできる集積回路装
置を提供することである。
【００７１】この発明のさらに他の目的はレシオ型回路
を用いてテスト回路を実現することのできるゲートアレ
イ方式の集積回路装置を提供することである。
を用いてテスト回路を実現することのできるゲートアレ
イ方式の集積回路装置を提供することである。
【００７２】この発明のさらに他の目的は、その規模が
低減されたテスト回路を備える集積回路装置を提供する
ことである。
低減されたテスト回路を備える集積回路装置を提供する
ことである。
【００７３】
【課題を解決するための手段】この請求項１に係る集積
回路装置は、所望の機能を実現するための内部回路が形
成される内部機能領域と、内部機能領域の外部周辺に配
置され、装置外部と信号の入出力を行なうためのバッフ
ァ回路が形成される周辺回路形成領域とを設け、バッフ
ァ回路は、その種類として、装置外部からの信号を入力
するための入力バッファ回路と、装置外部へ信号を出力
するための出力バッファ回路とを含む集積回路装置にお
いて、内部機能領域と周辺回路形成領域との間に両者に
隣接して一列に配置され、バッファ回路の個数の１倍以
上３倍未満であり、装置の動作機能をバウンダリースキ
ャンテストするためのテスト信号を伝達する機能を有す
るテスト用回路からなるテスト用回路領域と、前記入力
バッファ回路あるいは前記出力バッファ回路とを選択的
な配線接続により前記テスト用回路と接続する配線領域
とからなるテスト回路形成領域を備えるものである。 ま
た、請求項２に係る集積回路装置は、請求項１記載の集
積回路装置において、テスト回路形成領域には、同一構
成の複数の単位セルが一列にテスト用回路領域として配
置され、テスト用回路領域はスライス工程により入力バ
ッファ回路に接続される第１のテスト用回路と、スライ
ス工程により出力バッファ回路に接続される第２のテス
ト用回路とを備えるものである。 また、請求項３に係る
集積回路装置は、請求項１記載の集積回路装置におい
て、入力バッファ回路及び出力バッファ回路いずれにも
接続可能であるテスト用回路を備えるものである。 ま
た、請求項４に係る集積回路装置は、請求項１記載の集
積回路装置において、入力バッファ回路に接続される第
１のテスト用回路と、出力バッファ回路に接続される第
２のテスト用回路とを含み、前記第１のテスト用回路の
数がバッファ回路の数以下であるテスト用回路領域を備
えるものである。 また、請求項５に係る集積回路装置
は、請求項１記載の集積回路装置において、テスト回路
形成領域には、１つのバッファ回路に対して２つのテス
ト用回路を備えるものである。 また、請求項６に係る集
積回路装置は、請求項５記載の集積回路装置において 、
同一種類のバッファ回路に接続される２つのテスト用回
路を備えるものである。 また、請求項７に係る集積回路
装置は、請求項５記載の集積回路装置において、入力バ
ッファ回路に接続される第１のテスト用回路と、出力バ
ッファ回路に接続される第２のテスト用回路とを備える
ものである。 また、請求項８に係る集積回路装置は、請
求項５記載の集積回路装置において、スライス工程によ
り出力バッファ回路に接続される第１のテスト用回路
と、スライス工程により入力バッファ回路に接続される
第２のテスト用回路とを備えるものである。 さらに、請
求項９に係る集積回路装置は、請求項５記載の集積回路
装置において、入力バッファ回路及び出力バッファ回路
のいずれにも接続可能な２つのテスト用回路を備えるも
のである。
回路装置は、所望の機能を実現するための内部回路が形
成される内部機能領域と、内部機能領域の外部周辺に配
置され、装置外部と信号の入出力を行なうためのバッフ
ァ回路が形成される周辺回路形成領域とを設け、バッフ
ァ回路は、その種類として、装置外部からの信号を入力
するための入力バッファ回路と、装置外部へ信号を出力
するための出力バッファ回路とを含む集積回路装置にお
いて、内部機能領域と周辺回路形成領域との間に両者に
隣接して一列に配置され、バッファ回路の個数の１倍以
上３倍未満であり、装置の動作機能をバウンダリースキ
ャンテストするためのテスト信号を伝達する機能を有す
るテスト用回路からなるテスト用回路領域と、前記入力
バッファ回路あるいは前記出力バッファ回路とを選択的
な配線接続により前記テスト用回路と接続する配線領域
とからなるテスト回路形成領域を備えるものである。 ま
た、請求項２に係る集積回路装置は、請求項１記載の集
積回路装置において、テスト回路形成領域には、同一構
成の複数の単位セルが一列にテスト用回路領域として配
置され、テスト用回路領域はスライス工程により入力バ
ッファ回路に接続される第１のテスト用回路と、スライ
ス工程により出力バッファ回路に接続される第２のテス
ト用回路とを備えるものである。 また、請求項３に係る
集積回路装置は、請求項１記載の集積回路装置におい
て、入力バッファ回路及び出力バッファ回路いずれにも
接続可能であるテスト用回路を備えるものである。 ま
た、請求項４に係る集積回路装置は、請求項１記載の集
積回路装置において、入力バッファ回路に接続される第
１のテスト用回路と、出力バッファ回路に接続される第
２のテスト用回路とを含み、前記第１のテスト用回路の
数がバッファ回路の数以下であるテスト用回路領域を備
えるものである。 また、請求項５に係る集積回路装置
は、請求項１記載の集積回路装置において、テスト回路
形成領域には、１つのバッファ回路に対して２つのテス
ト用回路を備えるものである。 また、請求項６に係る集
積回路装置は、請求項５記載の集積回路装置において 、
同一種類のバッファ回路に接続される２つのテスト用回
路を備えるものである。 また、請求項７に係る集積回路
装置は、請求項５記載の集積回路装置において、入力バ
ッファ回路に接続される第１のテスト用回路と、出力バ
ッファ回路に接続される第２のテスト用回路とを備える
ものである。 また、請求項８に係る集積回路装置は、請
求項５記載の集積回路装置において、スライス工程によ
り出力バッファ回路に接続される第１のテスト用回路
と、スライス工程により入力バッファ回路に接続される
第２のテスト用回路とを備えるものである。 さらに、請
求項９に係る集積回路装置は、請求項５記載の集積回路
装置において、入力バッファ回路及び出力バッファ回路
のいずれにも接続可能な２つのテスト用回路を備えるも
のである。
【００７４】このテスト用回路はマクロセルまたはテス
ト用回路専用のベーシックセルを用いて形成される。
ト用回路専用のベーシックセルを用いて形成される。
【００７５】
【００７６】
【作用】請求項１ないし９記載の集積回路装置において
は、バッファ回路に隣接してテスト用回路が形成され
る。１つのバッファ回路には配線により選択的に必要な
テスト用回路が配線接続される。これにより、バッファ
回路とテスト用回路との間の配線長が最小とされ、信号
伝搬遅延が最小とされる。また、テスト用回路は周辺回
路形成領域と内部領域との間に内部領域外周に沿って配
置されるため、このテスト用回路はバッファ回路に対応
して配線接続することができ、配線の局所集中化を防止
することができる。
は、バッファ回路に隣接してテスト用回路が形成され
る。１つのバッファ回路には配線により選択的に必要な
テスト用回路が配線接続される。これにより、バッファ
回路とテスト用回路との間の配線長が最小とされ、信号
伝搬遅延が最小とされる。また、テスト用回路は周辺回
路形成領域と内部領域との間に内部領域外周に沿って配
置されるため、このテスト用回路はバッファ回路に対応
して配線接続することができ、配線の局所集中化を防止
することができる。
【００７７】また、バッファ回路において最大数のテス
ト用回路を必要とするのは双方向バッファ回路であり、
この双方向バッファ回路には３つのテスト用回路が必要
とされる。周辺回路形成領域に形成されるバッファ回路
のすべてが双方向バッファ回路となることはない。した
がって、テスト用回路を周辺回路形成領域に形成された
バッファ回路の数の１倍以上３倍未満の数配置するとと
もに、配線によりバッファ回路とテスト用回路とを選択
的に接続することにより、未使用のテスト用回路数を低
減することができ、チップ面積利用効率および素子利用
効率が改善される。
ト用回路を必要とするのは双方向バッファ回路であり、
この双方向バッファ回路には３つのテスト用回路が必要
とされる。周辺回路形成領域に形成されるバッファ回路
のすべてが双方向バッファ回路となることはない。した
がって、テスト用回路を周辺回路形成領域に形成された
バッファ回路の数の１倍以上３倍未満の数配置するとと
もに、配線によりバッファ回路とテスト用回路とを選択
的に接続することにより、未使用のテスト用回路数を低
減することができ、チップ面積利用効率および素子利用
効率が改善される。
【００７８】また、テスト用回路をマクロセルまたはテ
スト用回路専用のベーシックセルで形成することができ
るので、レシオ型の回路を実現することができ、テスト
用回路の規模の低減およびテスト用回路形成領域の占有
面積の低減が図れる。
スト用回路専用のベーシックセルで形成することができ
るので、レシオ型の回路を実現することができ、テスト
用回路の規模の低減およびテスト用回路形成領域の占有
面積の低減が図れる。
【００７９】
【００８０】また、ベーシックセル列からなる内部論理
形成領域において、別にテスト用回路のためのセル列が
配置されるため、ゲートアレイ方式に従って設計される
集積回路装置においても、レシオ型ラッチ回路等をベー
シックセルの構成に制限を受けることなくテスト回路設
計を実現することができる。
形成領域において、別にテスト用回路のためのセル列が
配置されるため、ゲートアレイ方式に従って設計される
集積回路装置においても、レシオ型ラッチ回路等をベー
シックセルの構成に制限を受けることなくテスト回路設
計を実現することができる。
【００８１】
（実施例１）図１はこの発明の第１の実施例である集積
回路装置の全体の構成および要部の構成を示す図であ
る。図１（Ａ）において、集積回路装置（チップ）５０
は、所望の機能を実現するための回路ブロック５３が配
置される内部機能領域５２と、内部機能領域５２の外部
周辺に沿って配置されるバッファ回路５１と、バッファ
回路５１の外側、すなわち、チップ５０の外周に沿って
配置されるパッド３５とを含む。バッファ回路５１は、
対応のパッド３５を介してチップ５０の外部から与えら
れる信号を入力する入力バッファ回路と、対応のパッド
３５を介してチップ５０の外部へ信号を出力する出力バ
ッファ回路と、対応のパッド３５を介してこのチップ５
０の外部へ／からの信号の出力／入力を行なう双方向バ
ッファ回路を含む。入力バッファ回路および出力バッフ
ァ回路は、その出力が２状態のバッファ回路であっても
よく、３状態のバッファ回路であってもよい。以下の説
明では、集積回路装置とチップとを同じ意味で用いる。
回路装置の全体の構成および要部の構成を示す図であ
る。図１（Ａ）において、集積回路装置（チップ）５０
は、所望の機能を実現するための回路ブロック５３が配
置される内部機能領域５２と、内部機能領域５２の外部
周辺に沿って配置されるバッファ回路５１と、バッファ
回路５１の外側、すなわち、チップ５０の外周に沿って
配置されるパッド３５とを含む。バッファ回路５１は、
対応のパッド３５を介してチップ５０の外部から与えら
れる信号を入力する入力バッファ回路と、対応のパッド
３５を介してチップ５０の外部へ信号を出力する出力バ
ッファ回路と、対応のパッド３５を介してこのチップ５
０の外部へ／からの信号の出力／入力を行なう双方向バ
ッファ回路を含む。入力バッファ回路および出力バッフ
ァ回路は、その出力が２状態のバッファ回路であっても
よく、３状態のバッファ回路であってもよい。以下の説
明では、集積回路装置とチップとを同じ意味で用いる。
【００８２】図１（Ａ）において、チップ５０はさら
に、内部機能領域５２の外周に沿ってバッファ回路５１
との間に形成されるテスト用回路（以下、単にバウンダ
リースキャンレジスタと称す）７２を含む。すなわち、
図１（Ａ）において斜線で示すテスト回路領域が内部機
能領域５２外周に沿って形成される。
に、内部機能領域５２の外周に沿ってバッファ回路５１
との間に形成されるテスト用回路（以下、単にバウンダ
リースキャンレジスタと称す）７２を含む。すなわち、
図１（Ａ）において斜線で示すテスト回路領域が内部機
能領域５２外周に沿って形成される。
【００８３】図１（Ｂ）は図１（Ａ）の実線○印で囲む
領域ＲＡを拡大して示す図である。図１（Ｂ）におい
て、チップ５０の外周に沿ってパッド３５が配置され、
パッド３５それぞれに対応してバッファ回路５１が配置
される。このパッド３５が形成されるパッド形成領域２
２０と、このパッド形成領域２２０の内側に設けられる
バッファ回路５１を形成するためのバッファ回路形成領
域２１０は周辺回路領域２００を構成する。バッファ回
路の単位領域（バッファセル）５１は、それぞれ図２６
に示す場合と同様、入力バッファ形成領域１０１、保護
ダイオード形成領域１０２および出力バッファ形成領域
１０３を含む。このバッファ回路形成領域２１０におい
て、出力バッファ回路５１ａ、トライステート出力バッ
ファ回路５１ｂ、双方向バッファ回路５１ｃ、および入
力バッファ回路５１ｄがそれぞれ予め各領域に設けられ
た回路素子を配線接続することにより実現された場合が
示される。
領域ＲＡを拡大して示す図である。図１（Ｂ）におい
て、チップ５０の外周に沿ってパッド３５が配置され、
パッド３５それぞれに対応してバッファ回路５１が配置
される。このパッド３５が形成されるパッド形成領域２
２０と、このパッド形成領域２２０の内側に設けられる
バッファ回路５１を形成するためのバッファ回路形成領
域２１０は周辺回路領域２００を構成する。バッファ回
路の単位領域（バッファセル）５１は、それぞれ図２６
に示す場合と同様、入力バッファ形成領域１０１、保護
ダイオード形成領域１０２および出力バッファ形成領域
１０３を含む。このバッファ回路形成領域２１０におい
て、出力バッファ回路５１ａ、トライステート出力バッ
ファ回路５１ｂ、双方向バッファ回路５１ｃ、および入
力バッファ回路５１ｄがそれぞれ予め各領域に設けられ
た回路素子を配線接続することにより実現された場合が
示される。
【００８４】テスト回路形成領域３００には、この内部
機能領域５２外周に沿って配置されるバウンダリースキ
ャンレジスタ７２を含む。このバウンダリースキャンレ
ジスタ形成領域３１０において形成されるバウンダリー
スキャンレジスタは、チップ出力端子に接続されるべき
Ｏ−ＢＳＲと、チップ入力端子に接続されるべきＩ−Ｂ
ＳＲを含む。
機能領域５２外周に沿って配置されるバウンダリースキ
ャンレジスタ７２を含む。このバウンダリースキャンレ
ジスタ形成領域３１０において形成されるバウンダリー
スキャンレジスタは、チップ出力端子に接続されるべき
Ｏ−ＢＳＲと、チップ入力端子に接続されるべきＩ−Ｂ
ＳＲを含む。
【００８５】図１（Ｂ）においてはＯ−ＢＳＲ７２ａ、
Ｉ−ＢＳＲ７２ｂ、Ｏ−ＢＳＲ７２ｃ、Ｏ−ＢＳＲ７２
ｄ、Ｉ−ＢＳＲ７２ｅ、Ｏ−ＢＳＲ７２ｆ、Ｏ−ＢＳＲ
７２ｇ、Ｉ−ＢＳＲ７２ｈ、およびＯ−ＢＳＲ７２ｉが
この順に配置される。すなわち、このテスト回路形成領
域３００のバウンダリースキャンレジスタ形成領域３１
０には、バウンダリースキャンレジスタＢＳＲが一列に
この周辺回路形成領域２００と内部機能領域５２との間
に配置される。
Ｉ−ＢＳＲ７２ｂ、Ｏ−ＢＳＲ７２ｃ、Ｏ−ＢＳＲ７２
ｄ、Ｉ−ＢＳＲ７２ｅ、Ｏ−ＢＳＲ７２ｆ、Ｏ−ＢＳＲ
７２ｇ、Ｉ−ＢＳＲ７２ｈ、およびＯ−ＢＳＲ７２ｉが
この順に配置される。すなわち、このテスト回路形成領
域３００のバウンダリースキャンレジスタ形成領域３１
０には、バウンダリースキャンレジスタＢＳＲが一列に
この周辺回路形成領域２００と内部機能領域５２との間
に配置される。
【００８６】バウンダリースキャンレジスタ形成領域３
１０に形成されたバウンダリースキャンレジスタは配線
領域３２０における配線接続によりそれぞれ対応のバッ
ファ回路に接続される。ここでバウンダリースキャンレ
ジスタ形成領域３１０と配線領域３２０がテスト用回路
形成領域３００を構成する。
１０に形成されたバウンダリースキャンレジスタは配線
領域３２０における配線接続によりそれぞれ対応のバッ
ファ回路に接続される。ここでバウンダリースキャンレ
ジスタ形成領域３１０と配線領域３２０がテスト用回路
形成領域３００を構成する。
【００８７】出力バッファ５１ａの入力端子ＩはＯ−Ｂ
ＳＲ７２ａのデータ出力端子Ｏに接続される。トライス
テート出力バッファ回路５１ｂはその制御入力ＣがＯ−
ＢＳＲ７２ｃのデータ出力端子Ｏに接続され、その入力
端子ＩがＯ−ＢＳＲ７２ｄのデータ出力端子Ｏに接続さ
れる。
ＳＲ７２ａのデータ出力端子Ｏに接続される。トライス
テート出力バッファ回路５１ｂはその制御入力ＣがＯ−
ＢＳＲ７２ｃのデータ出力端子Ｏに接続され、その入力
端子ＩがＯ−ＢＳＲ７２ｄのデータ出力端子Ｏに接続さ
れる。
【００８８】双方向バッファ回路５１ｃは、その入力端
子ＩがＯ−ＢＳＲ７２ｆのデータ出力端子Ｏに接続さ
れ、その制御入力ＣがＯ−ＢＳＲ７２ｇのデータ出力端
子Ｏに接続され、その出力端子ＯがＩ−ＢＳＲ７２ｅの
データ入力端子Ｉに接続される。入力バッファ回路５１
ｄはその出力端子ＯがＩ−ＢＳＲ７２ｈのデータ入力端
子Ｉに接続される。
子ＩがＯ−ＢＳＲ７２ｆのデータ出力端子Ｏに接続さ
れ、その制御入力ＣがＯ−ＢＳＲ７２ｇのデータ出力端
子Ｏに接続され、その出力端子ＯがＩ−ＢＳＲ７２ｅの
データ入力端子Ｉに接続される。入力バッファ回路５１
ｄはその出力端子ＯがＩ−ＢＳＲ７２ｈのデータ入力端
子Ｉに接続される。
【００８９】Ｏ−ＢＳＲ７２ａ，７２ｃ，７２ｄ，７２
ｆ，７２ｇおよび７２ｉのデータ出力端子Ｉは内部機能
領域５２の対応の信号出力ノードへ接続される。Ｉ−Ｂ
ＳＲ７２ｂ，７２ｅおよび７２ｈのデータ出力端子Ｏは
内部機能領域５２の対応の信号入力ノードに接続され
る。
ｆ，７２ｇおよび７２ｉのデータ出力端子Ｉは内部機能
領域５２の対応の信号出力ノードへ接続される。Ｉ−Ｂ
ＳＲ７２ｂ，７２ｅおよび７２ｈのデータ出力端子Ｏは
内部機能領域５２の対応の信号入力ノードに接続され
る。
【００９０】上述のように、双方向バッファ回路５１ｃ
には３つのバウンダリースキャンレジスタ（ＢＳＲ）７
２ｅ，７２ｆおよび７２ｇが接続され、トライステート
出力バッファ回路５１ｂには２つのＯ−ＢＳＲ７２ｃお
よび７２ｄが接続され、バッファ回路５１ａおよび５１
ｄにはそれぞれ１つのＯ−ＢＳＲ７２ａおよびＩ−ＢＳ
Ｒ７２ｉが接続される。したがって、１つのバッファ回
路が利用するバウンダリースキャンレジスタの最大数は
双方向バッファ回路５１ｃによる３である。このため、
テスト回路形成領域３００においては、このＯ−ＢＳＲ
とＩ−ＢＳＲとからなるバウンダリースキャンレジスタ
の数は、バッファ回路形成領域２１０（周辺回路形成領
域２００）に形成されるバッファ回路５１の数の１倍以
上３倍未満に設定する。この場合、バッファ回路５１が
すべて双方向バッファ回路で形成されることはないた
め、配線領域３２０における選択的な配線接続によりす
べてのバッファ回路に対し必要なバウンダリースキャン
レジスタ（ＢＳＲ）を接続することができる。
には３つのバウンダリースキャンレジスタ（ＢＳＲ）７
２ｅ，７２ｆおよび７２ｇが接続され、トライステート
出力バッファ回路５１ｂには２つのＯ−ＢＳＲ７２ｃお
よび７２ｄが接続され、バッファ回路５１ａおよび５１
ｄにはそれぞれ１つのＯ−ＢＳＲ７２ａおよびＩ−ＢＳ
Ｒ７２ｉが接続される。したがって、１つのバッファ回
路が利用するバウンダリースキャンレジスタの最大数は
双方向バッファ回路５１ｃによる３である。このため、
テスト回路形成領域３００においては、このＯ−ＢＳＲ
とＩ−ＢＳＲとからなるバウンダリースキャンレジスタ
の数は、バッファ回路形成領域２１０（周辺回路形成領
域２００）に形成されるバッファ回路５１の数の１倍以
上３倍未満に設定する。この場合、バッファ回路５１が
すべて双方向バッファ回路で形成されることはないた
め、配線領域３２０における選択的な配線接続によりす
べてのバッファ回路に対し必要なバウンダリースキャン
レジスタ（ＢＳＲ）を接続することができる。
【００９１】またこの場合、１つのバッファ回路５１と
内部機能領域５２との間のテスト回路形成領域３００の
距離は１つのバウンダリースキャンレジスタの幅（図１
（Ｂ）において横方向の長さ）と配線領域３２０との長
さの和で与えられるため、バッファ回路５１から対応の
内部機能回路（領域５２内に形成される回路）との間の
信号伝搬遅延を最小にすることができる。
内部機能領域５２との間のテスト回路形成領域３００の
距離は１つのバウンダリースキャンレジスタの幅（図１
（Ｂ）において横方向の長さ）と配線領域３２０との長
さの和で与えられるため、バッファ回路５１から対応の
内部機能回路（領域５２内に形成される回路）との間の
信号伝搬遅延を最小にすることができる。
【００９２】また配線領域３２０においては、バッファ
回路において近傍のバウンダリースキャンレジスタＢＳ
Ｒを選択して配線接続することができるため、このバッ
ファ回路とバウンダリースキャンレジスタ（ＢＳＲ）と
の間の配線長を最小とすることができ、この部分におけ
る信号伝搬遅延を最小とすることができる。
回路において近傍のバウンダリースキャンレジスタＢＳ
Ｒを選択して配線接続することができるため、このバッ
ファ回路とバウンダリースキャンレジスタ（ＢＳＲ）と
の間の配線長を最小とすることができ、この部分におけ
る信号伝搬遅延を最小とすることができる。
【００９３】（実施例２）図２は、この発明の第２の実
施例である集積回路装置の構成を示す図である。図２に
おいて、チップ５０の内部機能領域５２には、ベーシッ
クセル列（ゲートアレイ領域）７０が配置される。すな
わち、図２に示すチップ構成では、ゲートアレイ方式に
従って内部論理が設計される。
施例である集積回路装置の構成を示す図である。図２に
おいて、チップ５０の内部機能領域５２には、ベーシッ
クセル列（ゲートアレイ領域）７０が配置される。すな
わち、図２に示すチップ構成では、ゲートアレイ方式に
従って内部論理が設計される。
【００９４】内部機能領域５２の外周に沿ってテスト回
路形成領域３１０が設けられる。このテスト回路形成領
域３１０には、テスト用回路であるバウンダリースキャ
ンレジスタ７２が形成される。
路形成領域３１０が設けられる。このテスト回路形成領
域３１０には、テスト用回路であるバウンダリースキャ
ンレジスタ７２が形成される。
【００９５】図２（Ｂ）は、図２（Ａ）に示す領域ＲＢ
の拡大図である。この図２（Ｂ）に示すバッファ回路と
バウンダリースキャンレジスタの配置は、図１（Ｂ）に
示すものと同様である。バッファ回路５１としては、入
力バッファ回路、出力バッファ回路、および双方向バッ
ファ回路がある。また、出力バッファ回路には出力状態
が２値のバッファ回路とこの出力状態が３状態のトライ
ステートバッファ回路とが存在する。
の拡大図である。この図２（Ｂ）に示すバッファ回路と
バウンダリースキャンレジスタの配置は、図１（Ｂ）に
示すものと同様である。バッファ回路５１としては、入
力バッファ回路、出力バッファ回路、および双方向バッ
ファ回路がある。また、出力バッファ回路には出力状態
が２値のバッファ回路とこの出力状態が３状態のトライ
ステートバッファ回路とが存在する。
【００９６】前述のように、入力バッファ回路には１つ
のＩ−ＢＳＲが接続される。２値出力状態の出力バッフ
ァ回路には１つのＯ−ＢＳＲが接続される。トライステ
ート出力バッファ回路には２つのＯ−ＢＳＲが接続され
る。双方向バッファ回路には２つのＯ−ＢＳＲと１つの
Ｉ−ＢＳＲが接続される。テスト回路形成領域３００に
配置されるバウンダリースキャンレジスタＢＳＲの数
は、周辺回路形成領域２００に形成されるバッファ回路
５１の数の１倍以上３倍未満である。
のＩ−ＢＳＲが接続される。２値出力状態の出力バッフ
ァ回路には１つのＯ−ＢＳＲが接続される。トライステ
ート出力バッファ回路には２つのＯ−ＢＳＲが接続され
る。双方向バッファ回路には２つのＯ−ＢＳＲと１つの
Ｉ−ＢＳＲが接続される。テスト回路形成領域３００に
配置されるバウンダリースキャンレジスタＢＳＲの数
は、周辺回路形成領域２００に形成されるバッファ回路
５１の数の１倍以上３倍未満である。
【００９７】しかしながら、上述のごとく、Ｉ−ＢＳＲ
は１つのバッファ回路に対して最大１個しか利用されな
い。したがって、テスト回路形成領域３００において形
成される入力バッファ接続用のバウンダリースキャンレ
ジスタすなわちＩ−ＢＳＲの数は周辺回路形成領域２０
０に形成されるバッファ回路５１の数以下であればよ
い。残りのバウンダリースキャンレジスタはすべて出力
バッファ接続用バウンダリースキャンレジスタすなわち
Ｏ−ＢＳＲとする。この場合、たとえトライステート入
力バッファが用いられるとしても、このようなトライス
テート入力バッファは、制御信号を与えるためのＯ−Ｂ
ＳＲと外部信号入力用のＩ−ＢＳＲとを必要とするた
め、上述の条件を満足するバウンダリースキャンレジス
タをテスト回路形成領域内に配置すれば、十分にすべて
のバッファ回路に対し必要なバウンダリースキャンレジ
スタ（ＢＳＲ）を接続することができる。
は１つのバッファ回路に対して最大１個しか利用されな
い。したがって、テスト回路形成領域３００において形
成される入力バッファ接続用のバウンダリースキャンレ
ジスタすなわちＩ−ＢＳＲの数は周辺回路形成領域２０
０に形成されるバッファ回路５１の数以下であればよ
い。残りのバウンダリースキャンレジスタはすべて出力
バッファ接続用バウンダリースキャンレジスタすなわち
Ｏ−ＢＳＲとする。この場合、たとえトライステート入
力バッファが用いられるとしても、このようなトライス
テート入力バッファは、制御信号を与えるためのＯ−Ｂ
ＳＲと外部信号入力用のＩ−ＢＳＲとを必要とするた
め、上述の条件を満足するバウンダリースキャンレジス
タをテスト回路形成領域内に配置すれば、十分にすべて
のバッファ回路に対し必要なバウンダリースキャンレジ
スタ（ＢＳＲ）を接続することができる。
【００９８】この場合、入力バッファＩ−ＢＳＲとＯ−
ＢＳＲとの接続順序は、出力トライステート出力バッフ
ァ回路が２つのＯ−ＢＳＲを利用することおよびバッフ
ァ回路とバウンダリースキャンレジスタとの間の配線長
をできるだけ短くするということから、２つのＯ−ＢＳ
Ｒ毎に１つのＩ−ＢＳＲが配置される。
ＢＳＲとの接続順序は、出力トライステート出力バッフ
ァ回路が２つのＯ−ＢＳＲを利用することおよびバッフ
ァ回路とバウンダリースキャンレジスタとの間の配線長
をできるだけ短くするということから、２つのＯ−ＢＳ
Ｒ毎に１つのＩ−ＢＳＲが配置される。
【００９９】このようにバウンダリースキャンレジスタ
のうちＩ−ＢＳＲの数をバッファ回路の数以下とするこ
とにより、より効率的にテスト回路形成領域内にバウン
ダリースキャンレジスタを配置することができ、未使用
のバウンダリースキャンレジスタの数を低減することが
できる。
のうちＩ−ＢＳＲの数をバッファ回路の数以下とするこ
とにより、より効率的にテスト回路形成領域内にバウン
ダリースキャンレジスタを配置することができ、未使用
のバウンダリースキャンレジスタの数を低減することが
できる。
【０１００】（実施例３）図３はこの発明の第３の実施
例である集積回路装置の構成を示す図である。図３
（Ａ）において、複数の回路ブロック５３が配置された
内部機能領域５２の外周に沿ってテスト回路形成領域３
１０が配置される。このテスト回路形成領域３１０内に
は入力バッファ回路および出力バッファ回路いずれにも
接続可能なバウンダリースキャンレジスタすなわちＦ−
ＢＳＲ７３が配置される。
例である集積回路装置の構成を示す図である。図３
（Ａ）において、複数の回路ブロック５３が配置された
内部機能領域５２の外周に沿ってテスト回路形成領域３
１０が配置される。このテスト回路形成領域３１０内に
は入力バッファ回路および出力バッファ回路いずれにも
接続可能なバウンダリースキャンレジスタすなわちＦ−
ＢＳＲ７３が配置される。
【０１０１】図３（Ａ）において実線○印で示す領域Ｒ
Ｃの拡大図を図３（Ｂ）に示す。図３（Ｂ）の構成は、
図１（Ｂ）および図２（Ｂ）に示す構成とそのバウンダ
リースキャンレジスタの種類が異なることを除いて同様
である。この入力バッファ回路および出力バッファ回路
いずれにも接続可能なＦ−ＢＳＲ７３の数は、周辺回路
形成領域２００に形成されるバッファ回路の数の１倍以
上３倍未満である。
Ｃの拡大図を図３（Ｂ）に示す。図３（Ｂ）の構成は、
図１（Ｂ）および図２（Ｂ）に示す構成とそのバウンダ
リースキャンレジスタの種類が異なることを除いて同様
である。この入力バッファ回路および出力バッファ回路
いずれにも接続可能なＦ−ＢＳＲ７３の数は、周辺回路
形成領域２００に形成されるバッファ回路の数の１倍以
上３倍未満である。
【０１０２】図３（Ｂ）おいて、出力バッファ回路５１
ａにはＦ−ＢＳＲ７３ｂが接続され、トライステート出
力バッファ回路５１ｂには、Ｆ−ＢＳＲ７３ｃおよび７
３ｄが接続される。双方向バッファ回路５１ｃには、Ｆ
−ＢＳＲ７３ｅ，７３ｆおよび７３ｇが接続される。入
力バッファ回路５１ｄにはＦ−ＢＳＲ７３ｈが接続され
る。
ａにはＦ−ＢＳＲ７３ｂが接続され、トライステート出
力バッファ回路５１ｂには、Ｆ−ＢＳＲ７３ｃおよび７
３ｄが接続される。双方向バッファ回路５１ｃには、Ｆ
−ＢＳＲ７３ｅ，７３ｆおよび７３ｇが接続される。入
力バッファ回路５１ｄにはＦ−ＢＳＲ７３ｈが接続され
る。
【０１０３】このように、テスト回路形成領域３００に
おいて、入力バッファ回路および出力バッファ回路いず
れにも接続可能なＦ−ＢＳＲ７３を一列に連続して配置
することにより、各バッファ回路はその最も近いバッフ
ァ回路へ配線領域３２０を介して接続することが可能と
なる。この図３（Ｂ）に示す構成においても上記第１お
よび第２の実施例と同様の効果を得ることができる。
おいて、入力バッファ回路および出力バッファ回路いず
れにも接続可能なＦ−ＢＳＲ７３を一列に連続して配置
することにより、各バッファ回路はその最も近いバッフ
ァ回路へ配線領域３２０を介して接続することが可能と
なる。この図３（Ｂ）に示す構成においても上記第１お
よび第２の実施例と同様の効果を得ることができる。
【０１０４】（実施例４） 図４はこの発明の第４の実施例である集積回路装置の構
成を示す図である。図４（Ａ）において、内部機能領域
５２には、ベーシックセル列（ゲートアレイ領域）７０
が複数列配置される。この内部機能領域５２の外周に沿
ってテスト回路形成領域３１０が配置される。テスト回
路形成領域３１０には、入力バッファ回路および出力バ
ッファ回路いずれにも接続可能なＦ−ＢＳＲが配置され
る。この図４（Ａ）に示すチップ構成においては、ゲー
トアレイ方式に従って所望の論理機能を実現する集積回
路が実現される。この場合においても図４（Ａ）の領域
ＲＤの拡大図である図４（Ｂ）に示すようにテスト回路
形成領域３００において入力バッファ回路および出力バ
ッファ回路いずれにも接続可能なＦ−ＢＳＲを一列に配
置することにより、図３（Ｂ）に示すものと同様の構成
を得ることができ、未使用のバウンダリースキャンレジ
スタの数を低減することができ、テスト回路規模を低減
することができる。
成を示す図である。図４（Ａ）において、内部機能領域
５２には、ベーシックセル列（ゲートアレイ領域）７０
が複数列配置される。この内部機能領域５２の外周に沿
ってテスト回路形成領域３１０が配置される。テスト回
路形成領域３１０には、入力バッファ回路および出力バ
ッファ回路いずれにも接続可能なＦ−ＢＳＲが配置され
る。この図４（Ａ）に示すチップ構成においては、ゲー
トアレイ方式に従って所望の論理機能を実現する集積回
路が実現される。この場合においても図４（Ａ）の領域
ＲＤの拡大図である図４（Ｂ）に示すようにテスト回路
形成領域３００において入力バッファ回路および出力バ
ッファ回路いずれにも接続可能なＦ−ＢＳＲを一列に配
置することにより、図３（Ｂ）に示すものと同様の構成
を得ることができ、未使用のバウンダリースキャンレジ
スタの数を低減することができ、テスト回路規模を低減
することができる。
【０１０５】またゲートアレイ方式の集積回路装置にお
いて、テスト回路は内部機能領域５２外周に沿って形成
されるＦ−ＢＳＲによって実現されるため、このバウン
ダリースキャンレジスタとしては内部機能領域５２内に
形成されたベーシックセルの構成にとらわれず自由に設
計をすることが可能となる。すなわち、テスト回路形成
領域内において１つのバウンダリースキャンレジスタを
形成するセル内の配線、およびその構成要素のトランジ
スタのサイズを自由に設定することが可能となり、テス
ト回路規模および性能を最適化設計することができる。
この効果は図２等に示す集積回路装置においても同様で
ある。
いて、テスト回路は内部機能領域５２外周に沿って形成
されるＦ−ＢＳＲによって実現されるため、このバウン
ダリースキャンレジスタとしては内部機能領域５２内に
形成されたベーシックセルの構成にとらわれず自由に設
計をすることが可能となる。すなわち、テスト回路形成
領域内において１つのバウンダリースキャンレジスタを
形成するセル内の配線、およびその構成要素のトランジ
スタのサイズを自由に設定することが可能となり、テス
ト回路規模および性能を最適化設計することができる。
この効果は図２等に示す集積回路装置においても同様で
ある。
【０１０６】（実施例５）図５はこの発明の第５の実施
例である集積回路装置の構成を示す図である。図５
（Ａ）において、内部論理実現用のベーシックセルから
なるゲートアレイ領域７０が複数列配置された内部機能
領域５２の外周に沿ってテスト回路形成領域３１０が設
けられる。このテスト回路形成領域３１０の外周にバッ
ファ回路を形成するためのバッファ回路手段５１′が設
けられる。この図５に示す集積回路装置は、マスタ・ス
ライス工程により所望の内部論理機能を実現する集積回
路装置であり、バッファ回路手段５１′はそれぞれスラ
イス工程における金属配線により入力バッファ、出力バ
ッファ、または双方向バッファ回路など所望の回路に形
成される。
例である集積回路装置の構成を示す図である。図５
（Ａ）において、内部論理実現用のベーシックセルから
なるゲートアレイ領域７０が複数列配置された内部機能
領域５２の外周に沿ってテスト回路形成領域３１０が設
けられる。このテスト回路形成領域３１０の外周にバッ
ファ回路を形成するためのバッファ回路手段５１′が設
けられる。この図５に示す集積回路装置は、マスタ・ス
ライス工程により所望の内部論理機能を実現する集積回
路装置であり、バッファ回路手段５１′はそれぞれスラ
イス工程における金属配線により入力バッファ、出力バ
ッファ、または双方向バッファ回路など所望の回路に形
成される。
【０１０７】図５（Ｂ）は図５（Ａ）において実線○印
で示す領域ＲＥを拡大して示す図である。図５（Ｂ）に
示すように、バッファ回路手段５１′には、それぞれバ
ッファ回路を構成するためのバッファセル構造として、
入力バッファ形成領域１０１、保護ダイオード形成領域
１０２および出力バッファ回路形成領域１０３を含む。
バッファセル内の各回路領域には予めそれぞれの機能を
実現する回路がセルとして形成される。
で示す領域ＲＥを拡大して示す図である。図５（Ｂ）に
示すように、バッファ回路手段５１′には、それぞれバ
ッファ回路を構成するためのバッファセル構造として、
入力バッファ形成領域１０１、保護ダイオード形成領域
１０２および出力バッファ回路形成領域１０３を含む。
バッファセル内の各回路領域には予めそれぞれの機能を
実現する回路がセルとして形成される。
【０１０８】テスト回路形成領域３１０には、たとえば
ｐチャネルＭＯＳトランジスタからなるトランジスタ列
４１０と、たとえばｎチャネルＭＯＳトランジスタから
なるｎチャネルトランジスタ列４２０を含むテスト回路
用ゲートアレイが形成される。このトランジスタ列４１
０，および４２０はゲートアレイを構成しており、この
うちのトランジスタのいくつかがテスト回路用ベーシッ
クセルとして利用される。このテスト回路形成領域に設
けられるゲートアレイは、スライス工程において金属配
線により、入力バッファ接続用バウンダリースキャンレ
ジスタまたは出力バッファ接続用のバウンダリースキャ
ンレジスタに形成される。
ｐチャネルＭＯＳトランジスタからなるトランジスタ列
４１０と、たとえばｎチャネルＭＯＳトランジスタから
なるｎチャネルトランジスタ列４２０を含むテスト回路
用ゲートアレイが形成される。このトランジスタ列４１
０，および４２０はゲートアレイを構成しており、この
うちのトランジスタのいくつかがテスト回路用ベーシッ
クセルとして利用される。このテスト回路形成領域に設
けられるゲートアレイは、スライス工程において金属配
線により、入力バッファ接続用バウンダリースキャンレ
ジスタまたは出力バッファ接続用のバウンダリースキャ
ンレジスタに形成される。
【０１０９】このテスト回路形成領域３１０において、
トランジスタ列４１０および４２０の基本単位はＯ−Ｂ
ＳＲおよびＩ−ＢＳＲいずれをもその金属配線により実
現することのできる最小構成単位となる。図２１および
図２２に示すように、バウンダリースキャンレジスタに
必要とされる構成要素は、セレクタ回路１つと、１つの
フリップフロップおよび１つのラッチ回路である。この
構成を実現する単位を１つの基本セルとして繰返しテス
ト回路形成領域３１０内に形成される。この基本セルの
数は、入出力周辺回路形成領域２００に形成されるバッ
ファ回路の数、すなわちこの図５（Ｂ）におけるバッフ
ァ回路手段５１の数の１倍以上３倍未満である。
トランジスタ列４１０および４２０の基本単位はＯ−Ｂ
ＳＲおよびＩ−ＢＳＲいずれをもその金属配線により実
現することのできる最小構成単位となる。図２１および
図２２に示すように、バウンダリースキャンレジスタに
必要とされる構成要素は、セレクタ回路１つと、１つの
フリップフロップおよび１つのラッチ回路である。この
構成を実現する単位を１つの基本セルとして繰返しテス
ト回路形成領域３１０内に形成される。この基本セルの
数は、入出力周辺回路形成領域２００に形成されるバッ
ファ回路の数、すなわちこの図５（Ｂ）におけるバッフ
ァ回路手段５１の数の１倍以上３倍未満である。
【０１１０】この図５に示す構成の場合、テスト回路形
成領域３１０には内部機能領域５２に形成された内部論
理実現用のベーシックセル（ゲートアレイ領域７０の構
成要素）とは別にテスト回路実現用のベーシックセルが
配置される。したがってこのベーシックセルの構造を内
部機能領域５２と別に設定することが可能となり、その
構成トランジスタのゲート幅を任意に調整することがで
き、レシオ型ラッチ回路などを容易に実現することがで
きる。またこのとき、レシオ型ラッチ回路を用いずレシ
オレス回路のみでテスト用回路すなわちバウンダリース
キャンレジスタを構成する場合には、そのテスト回路形
成領域３００におけるトランジスタ列４１０および４２
０はすべて同一構造のトランジスタが繰返し配置されて
もよい。この場合においても、このテスト回路形成領域
に形成されるバウンダリースキャンレジスタとなるべき
基本単位の数はバッファ回路手段５１′の数の１倍以上
３倍未満である。
成領域３１０には内部機能領域５２に形成された内部論
理実現用のベーシックセル（ゲートアレイ領域７０の構
成要素）とは別にテスト回路実現用のベーシックセルが
配置される。したがってこのベーシックセルの構造を内
部機能領域５２と別に設定することが可能となり、その
構成トランジスタのゲート幅を任意に調整することがで
き、レシオ型ラッチ回路などを容易に実現することがで
きる。またこのとき、レシオ型ラッチ回路を用いずレシ
オレス回路のみでテスト用回路すなわちバウンダリース
キャンレジスタを構成する場合には、そのテスト回路形
成領域３００におけるトランジスタ列４１０および４２
０はすべて同一構造のトランジスタが繰返し配置されて
もよい。この場合においても、このテスト回路形成領域
に形成されるバウンダリースキャンレジスタとなるべき
基本単位の数はバッファ回路手段５１′の数の１倍以上
３倍未満である。
【０１１１】基本単位となる基本セルに含まれるベーシ
ックセルを構成するトランジスタの数は任意である。次
に、スライス工程で各バウンダリースキャンレジスタを
実現するための構成について説明する。
ックセルを構成するトランジスタの数は任意である。次
に、スライス工程で各バウンダリースキャンレジスタを
実現するための構成について説明する。
【０１１２】図６は、テスト回路形成領域に形成される
基本セルのマスタ工程終了時の構成を示す図である。こ
の基本セルは１つのバウンダリースキャンレジスタを実
現する。この基本セルがテスト回路形成領域３００にお
いてバッファ回路手段５１′（バッファ基本セル）の数
の１倍以上３倍未満の数配置される。
基本セルのマスタ工程終了時の構成を示す図である。こ
の基本セルは１つのバウンダリースキャンレジスタを実
現する。この基本セルがテスト回路形成領域３００にお
いてバッファ回路手段５１′（バッファ基本セル）の数
の１倍以上３倍未満の数配置される。
【０１１３】図６において基本セルは、たとえば接地電
位である他方電源電位（以下、単に接地電位と称す）を
伝達するための接地線ＶＳＳと、動作電源電位を伝達す
るための電源線ＶＤＤと、この接地線ＶＳＳと電源線Ｖ
ＤＤとの間に設けられるｎチャネルＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）ＮＴ１〜ＮＴ１
９と、ｎチャネルＭＯＳトランジスタＰＴ１〜ＰＴ１５
を含む。ｎチャネルＭＯＳトランジスタＮＴ３，ＮＴ
６，ＮＴ１２のゲート幅はｎチャネルＭＯＳトランジス
タＮＴ１，ＮＴ２，ＮＴ４，ＮＴ５，ＮＴ７〜ＮＴ１
１，およびＮＴ１３〜ＮＴ１９のそれよりも小さくされ
る。ｐチャネルＭＯＳトランジスタＰＴ３，ＰＴ５，Ｐ
Ｔ８のゲート幅はｐチャネルＭＯＳトランジスタＰＴ
１，ＰＴ２，ＰＴ４，ＰＴ６，ＰＴ７，およびＰＴ９〜
ＰＴ１５のそれよりも小さくされる。
位である他方電源電位（以下、単に接地電位と称す）を
伝達するための接地線ＶＳＳと、動作電源電位を伝達す
るための電源線ＶＤＤと、この接地線ＶＳＳと電源線Ｖ
ＤＤとの間に設けられるｎチャネルＭＯＳトランジスタ
（絶縁ゲート型電界効果トランジスタ）ＮＴ１〜ＮＴ１
９と、ｎチャネルＭＯＳトランジスタＰＴ１〜ＰＴ１５
を含む。ｎチャネルＭＯＳトランジスタＮＴ３，ＮＴ
６，ＮＴ１２のゲート幅はｎチャネルＭＯＳトランジス
タＮＴ１，ＮＴ２，ＮＴ４，ＮＴ５，ＮＴ７〜ＮＴ１
１，およびＮＴ１３〜ＮＴ１９のそれよりも小さくされ
る。ｐチャネルＭＯＳトランジスタＰＴ３，ＰＴ５，Ｐ
Ｔ８のゲート幅はｐチャネルＭＯＳトランジスタＰＴ
１，ＰＴ２，ＰＴ４，ＰＴ６，ＰＴ７，およびＰＴ９〜
ＰＴ１５のそれよりも小さくされる。
【０１１４】この基本セルの構成において、ｎチャネル
ＭＯＳトランジスタＮＴ（ＮＴ１〜ＮＴ１９を総称的に
示す）とｐチャネルＭＯＳトランジスタＰＴ（ＰＴ１〜
ＰＴ１５を総称的に示す）は対をなすように配置され
る。しかしながら、ｎチャネルＭＯＳトランジスタＮＴ
４，ＮＴ１０，ＮＴ１１に対しては隣接するｐチャネル
ＭＯＳトランジスタは設けられていない。この対をなし
て配置されるｎチャネルＭＯＳトランジスタＮＴとｐチ
ャネルＭＯＳトランジスタＰＴのゲートはゲート線Ｇ
（Ｇ１〜Ｇ１９を総称的に示す）を介して相互接続され
る。しかしながら、トランジスタＮＴ１５およびＰＴ１
１のゲートはそれぞれゲート線Ｇ１５ａおよびＧ１５ｂ
により開放状態とされており、またトランジスタＮＴ１
８のゲート線Ｇ１８ａとトランジスタＰＴ１４のゲート
線Ｇ１８ｂとは開放状態とされている。
ＭＯＳトランジスタＮＴ（ＮＴ１〜ＮＴ１９を総称的に
示す）とｐチャネルＭＯＳトランジスタＰＴ（ＰＴ１〜
ＰＴ１５を総称的に示す）は対をなすように配置され
る。しかしながら、ｎチャネルＭＯＳトランジスタＮＴ
４，ＮＴ１０，ＮＴ１１に対しては隣接するｐチャネル
ＭＯＳトランジスタは設けられていない。この対をなし
て配置されるｎチャネルＭＯＳトランジスタＮＴとｐチ
ャネルＭＯＳトランジスタＰＴのゲートはゲート線Ｇ
（Ｇ１〜Ｇ１９を総称的に示す）を介して相互接続され
る。しかしながら、トランジスタＮＴ１５およびＰＴ１
１のゲートはそれぞれゲート線Ｇ１５ａおよびＧ１５ｂ
により開放状態とされており、またトランジスタＮＴ１
８のゲート線Ｇ１８ａとトランジスタＰＴ１４のゲート
線Ｇ１８ｂとは開放状態とされている。
【０１１５】対となるｐチャネルＭＯＳトランジスタが
存在しないｎチャネルＭＯＳトランジスタＮＴ４，ＮＴ
７，ＮＴ１０，およびＮＴ１１のゲート線Ｇ４，Ｇ７，
Ｇ１０およびＧ１１はそれぞれ電源線ＶＤＤを越えるよ
うに配置され、制御信号を受けるようにされる。次にこ
の図６に示す基本セルのスライス工程により入力バッフ
ァ接続用バウンダリースキャンレジスタＩ−ＢＳＲ，出
力バッファ接続用バウンダリースキャンレジスタＯ−Ｂ
ＳＲおよび入出力バッファに接続可能なバウンダリース
キャンレジスタＦ−ＢＳＲを実現する接続構成について
説明する。この基本セルは、レシオ（Ｒａｔｉｏ）ラッ
チを用いてバウンダリースキャンレジスタを実現する場
合の基本セル構造を与える。
存在しないｎチャネルＭＯＳトランジスタＮＴ４，ＮＴ
７，ＮＴ１０，およびＮＴ１１のゲート線Ｇ４，Ｇ７，
Ｇ１０およびＧ１１はそれぞれ電源線ＶＤＤを越えるよ
うに配置され、制御信号を受けるようにされる。次にこ
の図６に示す基本セルのスライス工程により入力バッフ
ァ接続用バウンダリースキャンレジスタＩ−ＢＳＲ，出
力バッファ接続用バウンダリースキャンレジスタＯ−Ｂ
ＳＲおよび入出力バッファに接続可能なバウンダリース
キャンレジスタＦ−ＢＳＲを実現する接続構成について
説明する。この基本セルは、レシオ（Ｒａｔｉｏ）ラッ
チを用いてバウンダリースキャンレジスタを実現する場
合の基本セル構造を与える。
【０１１６】図７（Ａ）は、Ｆ−ＢＳＲの構成を示す論
理図であり、図７（Ｂ）はその基本セルにおける配線接
続を示す図である。
理図であり、図７（Ｂ）はその基本セルにおける配線接
続を示す図である。
【０１１７】図７（Ａ）において、Ｆ−ＢＳＲは、チッ
プ入力端子へ与えられるデータＤＩと前段のレジスタか
ら伝達されるテストデータＳＩのいずれか一方を制御信
号ＣＤおよびＳＤ１に応答して選択するセレクタ回路６
００と、セレクタ回路６００の出力をラッチする第１の
ラッチ回路６１０と、第１のラッチ回路６１０のラッチ
データをデータ更新用制御信号ＵＤに応答してラッチす
る第２のラッチ回路６３０と、制御信号ＳＤ２に応答し
て第１のラッチ回路６１０にラッチされたデータをラッ
チするとともにこのラッチデータを次段のバウンダリー
スキャンレジスタへテストデータＳＯとして伝達する出
力ラッチ回路６２０と、選択制御信号Ｍｏｄｅに応答し
て第２のラッチ回路６３０にラッチされたデータとチッ
プ入力端子へ与えられた入力データＤＩのいずれかを選
択して内部回路へ伝達するセレクタ回路６４０を含む。
プ入力端子へ与えられるデータＤＩと前段のレジスタか
ら伝達されるテストデータＳＩのいずれか一方を制御信
号ＣＤおよびＳＤ１に応答して選択するセレクタ回路６
００と、セレクタ回路６００の出力をラッチする第１の
ラッチ回路６１０と、第１のラッチ回路６１０のラッチ
データをデータ更新用制御信号ＵＤに応答してラッチす
る第２のラッチ回路６３０と、制御信号ＳＤ２に応答し
て第１のラッチ回路６１０にラッチされたデータをラッ
チするとともにこのラッチデータを次段のバウンダリー
スキャンレジスタへテストデータＳＯとして伝達する出
力ラッチ回路６２０と、選択制御信号Ｍｏｄｅに応答し
て第２のラッチ回路６３０にラッチされたデータとチッ
プ入力端子へ与えられた入力データＤＩのいずれかを選
択して内部回路へ伝達するセレクタ回路６４０を含む。
【０１１８】第１のセレクタ回路６００は、入力データ
ＤＩを受けるインバータ回路６０１と、シフトインされ
るテストデータＳＩを受けるインバータ回路６０２と、
更新用制御信号ＣＤに応答してインバータ回路６０１出
力を伝達するトランスファーゲート６０３と、シフト制
御信号ＳＤ１に応答してインバータ回路６０２の出力を
伝達するトランスファーゲート６０４を含む。ゲート６
０３および６０４はセレクタ回路６００の出力ノードに
共通に接続される。インバータ回路６０１とインバータ
回路６０２とは同一のトランジスタサイズを用いて構成
される。
ＤＩを受けるインバータ回路６０１と、シフトインされ
るテストデータＳＩを受けるインバータ回路６０２と、
更新用制御信号ＣＤに応答してインバータ回路６０１出
力を伝達するトランスファーゲート６０３と、シフト制
御信号ＳＤ１に応答してインバータ回路６０２の出力を
伝達するトランスファーゲート６０４を含む。ゲート６
０３および６０４はセレクタ回路６００の出力ノードに
共通に接続される。インバータ回路６０１とインバータ
回路６０２とは同一のトランジスタサイズを用いて構成
される。
【０１１９】第１のラッチ回路６１０は、第１のセレク
タ回路６００の出力を受けるインバータ回路６１１と、
インバータ回路６１１の出力をその入力へ反転して伝達
するインバータ回路６１２を含む。インバータ回路６１
２を構成するトランジスタのサイズは第１のラッチ回路
６１０を駆動するインバータ回路６０１および６０２の
トランジスタのサイズよりも小さくされているため、出
力同士が競合した場合においても駆動能力の差により第
１のセレクタ回路６００の出力により第１のラッチ回路
６１０に保持されたデータが書換えられかつ出力され
る。
タ回路６００の出力を受けるインバータ回路６１１と、
インバータ回路６１１の出力をその入力へ反転して伝達
するインバータ回路６１２を含む。インバータ回路６１
２を構成するトランジスタのサイズは第１のラッチ回路
６１０を駆動するインバータ回路６０１および６０２の
トランジスタのサイズよりも小さくされているため、出
力同士が競合した場合においても駆動能力の差により第
１のセレクタ回路６００の出力により第１のラッチ回路
６１０に保持されたデータが書換えられかつ出力され
る。
【０１２０】第２のラッチ回路６３０は、データ更新用
制御信号ＵＤに応答して第１のラッチ回路６１０のラッ
チデータを伝達するトランスファゲート６３３と、この
トランスファゲート６３３の出力を受けるインバータ回
路６３１と、インバータ回路６３１の出力をこのインバ
ータ回路６３１の入力へ伝達するインバータ回路６３２
を含む。インバータ回路６３２のトランジスタサイズは
第２のラッチ回路６３０を駆動するインバータ回路６１
１のトランジスタサイズよりも小さく駆動能力が小さ
い。これにより、第２のラッチ回路６３０は第１のラッ
チ回路６１０の出力データによりその保持データを書換
えかつ出力することができる。
制御信号ＵＤに応答して第１のラッチ回路６１０のラッ
チデータを伝達するトランスファゲート６３３と、この
トランスファゲート６３３の出力を受けるインバータ回
路６３１と、インバータ回路６３１の出力をこのインバ
ータ回路６３１の入力へ伝達するインバータ回路６３２
を含む。インバータ回路６３２のトランジスタサイズは
第２のラッチ回路６３０を駆動するインバータ回路６１
１のトランジスタサイズよりも小さく駆動能力が小さ
い。これにより、第２のラッチ回路６３０は第１のラッ
チ回路６１０の出力データによりその保持データを書換
えかつ出力することができる。
【０１２１】出力ラッチ回路６２０は、制御信号ＳＤ２
に応答して第１のラッチ回路６１０にラッチされたデー
タを伝達するトランスファゲート６２４と、トランスフ
ァゲート６２４の出力を受けるインバータ回路６２１
と、インバータ回路６２１の出力をこのインバータ回路
６２１の入力へ伝達するインバータ回路６２２と、イン
バータ回路６２１の出力を反転するインバータ回路６２
３を含む。インバータ回路６２３から次段のバウンダリ
ースキャンレジスタへのテストデータＳＯが出力され
る。インバータ回路６２２を構成するトランジスタサイ
ズは出力ラッチ回路６２０を駆動するインバータ回路６
１１のトランジスタサイズよりも小さく、駆動能力も小
さい。これにより、出力ラッチ回路６２０は、第１のラ
ッチ回路６１０によりその保持データが書換られる。こ
の書換えられかつ保持されたデータは十分な駆動能力を
持つインバータ回路６２３により次段のバウンダリース
キャンレジスタへ出力される。
に応答して第１のラッチ回路６１０にラッチされたデー
タを伝達するトランスファゲート６２４と、トランスフ
ァゲート６２４の出力を受けるインバータ回路６２１
と、インバータ回路６２１の出力をこのインバータ回路
６２１の入力へ伝達するインバータ回路６２２と、イン
バータ回路６２１の出力を反転するインバータ回路６２
３を含む。インバータ回路６２３から次段のバウンダリ
ースキャンレジスタへのテストデータＳＯが出力され
る。インバータ回路６２２を構成するトランジスタサイ
ズは出力ラッチ回路６２０を駆動するインバータ回路６
１１のトランジスタサイズよりも小さく、駆動能力も小
さい。これにより、出力ラッチ回路６２０は、第１のラ
ッチ回路６１０によりその保持データが書換られる。こ
の書換えられかつ保持されたデータは十分な駆動能力を
持つインバータ回路６２３により次段のバウンダリース
キャンレジスタへ出力される。
【０１２２】第２の選択回路６４０は、チップ入力端子
へ与えられるデータ（正確にはバッファ回路の出力）Ｄ
Ｉを受けるトライステートインバータ回路６４１と、第
２のラッチ回路６３０の出力（ラッチデータ）を受ける
トライステートインバータ回路６４２と、インバータ回
路６４１または６４２の出力を受けるインバータ回路６
４３を含む。インバータ回路６４３から内部領域に形成
された内部回路へデータＤＯが伝達される。インバータ
回路６４１および６４２は制御信号Ｍｏｄｅに応答して
相補的に作動状態となる。
へ与えられるデータ（正確にはバッファ回路の出力）Ｄ
Ｉを受けるトライステートインバータ回路６４１と、第
２のラッチ回路６３０の出力（ラッチデータ）を受ける
トライステートインバータ回路６４２と、インバータ回
路６４１または６４２の出力を受けるインバータ回路６
４３を含む。インバータ回路６４３から内部領域に形成
された内部回路へデータＤＯが伝達される。インバータ
回路６４１および６４２は制御信号Ｍｏｄｅに応答して
相補的に作動状態となる。
【０１２３】この図７（Ａ）に示す構成を図２０に示す
構成と対応させた場合、第１のセレクタ回路６００はセ
レクタ回路２９に対応し、出力ラッチ回路６２０はフリ
ップフロップ３０に対応し、第２ラッチ回路６３０はラ
ッチ回路３１に対応し、第２のセレクタ回路６４０はセ
レクタ回路２８に対応する。第１のラッチ回路６１０は
フリップフロップ３０に含まれる。
構成と対応させた場合、第１のセレクタ回路６００はセ
レクタ回路２９に対応し、出力ラッチ回路６２０はフリ
ップフロップ３０に対応し、第２ラッチ回路６３０はラ
ッチ回路３１に対応し、第２のセレクタ回路６４０はセ
レクタ回路２８に対応する。第１のラッチ回路６１０は
フリップフロップ３０に含まれる。
【０１２４】上述のように、第１のラッチ回路６１０、
および第２のラッチ回路６３０およびデータ出力ラッチ
回路６２０においてインバータ回路の駆動能力を調整す
ることによりラッチ回路のラッチ能力が調整される。次
にこの図７（Ａ）に示すＦ−ＢＳＲを実現するための基
本セルにおける配線接続について説明する。
および第２のラッチ回路６３０およびデータ出力ラッチ
回路６２０においてインバータ回路の駆動能力を調整す
ることによりラッチ回路のラッチ能力が調整される。次
にこの図７（Ａ）に示すＦ−ＢＳＲを実現するための基
本セルにおける配線接続について説明する。
【０１２５】図７（Ｂ）において、トランジスタＰＴ１
はそのソースが電源線ＶＤＤに接続され、そのドレイン
がテストデータ出力信号線ＳＯ（伝達される信号とそれ
に対応する信号線を同一の参照符号で示す）に接続され
る。トランジスタＮＴ１はそのドレインがトランジスタ
ＰＴ１のドレインに接続され、そのソースが接地線ＶＳ
Ｓに接続される。トランジスタＰＴ１およびＮＴ１のゲ
ートはトランジスタＰＴ２およびＮＴ２のドレインに接
続されかつトランジスタＰＴ３およびＮＴ３のゲートに
接続される。このトランジスタＰＴ１およびＮＴ１が図
７（Ａ）におけるインバータ回路６２３を実現する。
はそのソースが電源線ＶＤＤに接続され、そのドレイン
がテストデータ出力信号線ＳＯ（伝達される信号とそれ
に対応する信号線を同一の参照符号で示す）に接続され
る。トランジスタＮＴ１はそのドレインがトランジスタ
ＰＴ１のドレインに接続され、そのソースが接地線ＶＳ
Ｓに接続される。トランジスタＰＴ１およびＮＴ１のゲ
ートはトランジスタＰＴ２およびＮＴ２のドレインに接
続されかつトランジスタＰＴ３およびＮＴ３のゲートに
接続される。このトランジスタＰＴ１およびＮＴ１が図
７（Ａ）におけるインバータ回路６２３を実現する。
【０１２６】トランジスタＰＴ２はそのソースが電源線
ＶＤＤに接続される。トランジスタＮＴ２のソースは接
地線ＶＳＳに接続される。トランジスタＰＴ２およびＮ
Ｔ２のゲートはトランジスタＰＴ３およびＮＴ３のドレ
インに接続される。トランジスタＰＴ２およびＮＴ２の
それぞれのドレインが共にトランジスタＰＴ１およびＮ
Ｔ１のゲートに接続される。このトランジスタＰＴ２お
よびＮＴ２は図７（Ａ）におけるインバータ回路６２１
を与える。
ＶＤＤに接続される。トランジスタＮＴ２のソースは接
地線ＶＳＳに接続される。トランジスタＰＴ２およびＮ
Ｔ２のゲートはトランジスタＰＴ３およびＮＴ３のドレ
インに接続される。トランジスタＰＴ２およびＮＴ２の
それぞれのドレインが共にトランジスタＰＴ１およびＮ
Ｔ１のゲートに接続される。このトランジスタＰＴ２お
よびＮＴ２は図７（Ａ）におけるインバータ回路６２１
を与える。
【０１２７】トランジスタＰＴ３はそのソースが電源線
ＶＤＤに接続され、そのドレインがトランジスタＰＴ２
およびＮＴ２のゲートに接続され、そのゲートがトラン
ジスタＰＴ１およびＮＴ１のゲートに接続される。トラ
ンジスタＮＴ３はそのソースが接地線ＶＳＳに接続さ
れ、そのドレインがトランジスタＰＴ３のドレインおよ
びトランジスタＰＴ２およびＮＴ２のゲートに接続され
る。このトランジスタＰＴ３およびＮＴ３は図７（Ａ）
におけるインバータ回路６２２を構成する。
ＶＤＤに接続され、そのドレインがトランジスタＰＴ２
およびＮＴ２のゲートに接続され、そのゲートがトラン
ジスタＰＴ１およびＮＴ１のゲートに接続される。トラ
ンジスタＮＴ３はそのソースが接地線ＶＳＳに接続さ
れ、そのドレインがトランジスタＰＴ３のドレインおよ
びトランジスタＰＴ２およびＮＴ２のゲートに接続され
る。このトランジスタＰＴ３およびＮＴ３は図７（Ａ）
におけるインバータ回路６２２を構成する。
【０１２８】トランジスタＮＴ４はそのゲートに制御信
号ＳＤ２を受ける。このトランジスタＮＴ４はトランス
ファゲート６２４を与える。
号ＳＤ２を受ける。このトランジスタＮＴ４はトランス
ファゲート６２４を与える。
【０１２９】トランジスタＰＴ４はそのソースが電源電
位ＶＤＤに接続されそのドレインがトランジスタＮＴ５
のドレインおよびトランジスタＮＴ６およびＰＴ５のゲ
ートに接続される。トランジスタＮＴ５はそのソースが
接地線ＶＳＳに接続され、そのドレインがトランジスタ
ＰＴ４のドレインおよびトランジスタＰＴ５およびＮＴ
６のゲートに接続される。トランジスタＮＴ４とトラン
ジスタＮＴ５のドレインは共通に接続される。トランジ
スタＰＴ４およびＮＴ５は第１のラッチ回路６１０に含
まれるインバータ回路６１１を構成する。
位ＶＤＤに接続されそのドレインがトランジスタＮＴ５
のドレインおよびトランジスタＮＴ６およびＰＴ５のゲ
ートに接続される。トランジスタＮＴ５はそのソースが
接地線ＶＳＳに接続され、そのドレインがトランジスタ
ＰＴ４のドレインおよびトランジスタＰＴ５およびＮＴ
６のゲートに接続される。トランジスタＮＴ４とトラン
ジスタＮＴ５のドレインは共通に接続される。トランジ
スタＰＴ４およびＮＴ５は第１のラッチ回路６１０に含
まれるインバータ回路６１１を構成する。
【０１３０】トランジスタＰＴ５は、そのソースが電源
電位ＶＤＤに接続され、そのドレインがトランジスタＰ
Ｔ４，ＮＴ５のゲートに接続されかつトランジスタＮＴ
６およびＮＴ１０のドレインに接続される。トランジス
タＮＴ６はそのドレインがトランジスタＰＴ５のドレイ
ンに接続されかつトランジスタＰＴ４およびＮＴ５のゲ
ートに接続され、そのソースが接地線ＶＳＳに接続され
る。トランジスタＮＴ６とトランジスタＮＴ７のドレイ
ンは共通に接続される。このトランジスタＰＴ５および
ＮＴ６は第１のラッチ回路６１０に含まれるインバータ
回路６１２を構成する。
電位ＶＤＤに接続され、そのドレインがトランジスタＰ
Ｔ４，ＮＴ５のゲートに接続されかつトランジスタＮＴ
６およびＮＴ１０のドレインに接続される。トランジス
タＮＴ６はそのドレインがトランジスタＰＴ５のドレイ
ンに接続されかつトランジスタＰＴ４およびＮＴ５のゲ
ートに接続され、そのソースが接地線ＶＳＳに接続され
る。トランジスタＮＴ６とトランジスタＮＴ７のドレイ
ンは共通に接続される。このトランジスタＰＴ５および
ＮＴ６は第１のラッチ回路６１０に含まれるインバータ
回路６１２を構成する。
【０１３１】トランジスタＮＴ７はそのゲートに制御信
号ＳＤ１を受け、トランジスタＰＴ５およびＮＴ６とト
ランジスタＰＴ６およびＮＴ８のドレインを接続する。
このトランジスタＮＴ７はトランスファゲート６０４を
構成する。
号ＳＤ１を受け、トランジスタＰＴ５およびＮＴ６とト
ランジスタＰＴ６およびＮＴ８のドレインを接続する。
このトランジスタＮＴ７はトランスファゲート６０４を
構成する。
【０１３２】トランジスタＰＴ６はそのソースが電源線
ＶＤＤに接続され、そのドレインがトランジスタＮＴ７
のドレインおよびトランジスタＮＴ８のドレインに接続
される。トランジスタＮＴ８はそのソースが接地線ＶＳ
Ｓに接続され、そのドレインがトランジスタＮＴ７およ
びＰＴ６のドレインに接続される。トランジスタＰＴ６
およびＮＴ８のゲートへは前段のバウンダリースキャン
レジスタから伝達されたテストデータＳＩが与えられ
る。このトランジスタＰＴ６およびＮＴ８はセレクタ回
路６００に含まれるインバータ回路６０２を構成する。
ＶＤＤに接続され、そのドレインがトランジスタＮＴ７
のドレインおよびトランジスタＮＴ８のドレインに接続
される。トランジスタＮＴ８はそのソースが接地線ＶＳ
Ｓに接続され、そのドレインがトランジスタＮＴ７およ
びＰＴ６のドレインに接続される。トランジスタＰＴ６
およびＮＴ８のゲートへは前段のバウンダリースキャン
レジスタから伝達されたテストデータＳＩが与えられ
る。このトランジスタＰＴ６およびＮＴ８はセレクタ回
路６００に含まれるインバータ回路６０２を構成する。
【０１３３】トランジスタＰＴ７は、そのソースが電源
ＶＤＤに接続され、そのドレインがトランジスタＮＴ９
のドレインに接続される。トランジスタＮＴ９のソース
は接地線ＶＳＳに接続され、そのドレインがトランジス
タＰＴ７のドレインに接続される。トランジスタＰＴ７
およびＮＴ９のゲートはチップへ与えられた入力データ
ＤＩが伝達される。このトランジスタＰＴ７およびＮＴ
９は第１のセレクタ回路６００に含まれるインバータ回
路６０１を構成する。
ＶＤＤに接続され、そのドレインがトランジスタＮＴ９
のドレインに接続される。トランジスタＮＴ９のソース
は接地線ＶＳＳに接続され、そのドレインがトランジス
タＰＴ７のドレインに接続される。トランジスタＰＴ７
およびＮＴ９のゲートはチップへ与えられた入力データ
ＤＩが伝達される。このトランジスタＰＴ７およびＮＴ
９は第１のセレクタ回路６００に含まれるインバータ回
路６０１を構成する。
【０１３４】トランジスタＮＴ１０はそのソースがトラ
ンジスタＰＴ７およびＮＴ９のドレインに接続され、そ
のドレインがトランジスタＰＴ５，ＮＴ６のドレインお
よびトランジスタＰＴ４，ＮＴ５のゲートへ接続され
る。トランジスタＮＴ１０のゲートへは制御信号ＣＤが
与えられる。このトランジスタＮＴ１０は第１のセレク
タ回路６００に含まれるトランスファゲート６０３を構
成する。
ンジスタＰＴ７およびＮＴ９のドレインに接続され、そ
のドレインがトランジスタＰＴ５，ＮＴ６のドレインお
よびトランジスタＰＴ４，ＮＴ５のゲートへ接続され
る。トランジスタＮＴ１０のゲートへは制御信号ＣＤが
与えられる。このトランジスタＮＴ１０は第１のセレク
タ回路６００に含まれるトランスファゲート６０３を構
成する。
【０１３５】トランジスタＮＴ１１はそのゲートが制御
信号ＵＤ伝達線に接続され、そのソースがトランジスタ
ＰＴ５，ＮＴ６のゲートへ接続されかつトランジスタＰ
Ｔ４，ＮＴ５のドレインに接続される。トランジスタＮ
Ｔ１１は図７（Ａ）におけるラッチ回路６３０に含まれ
るトランスファゲート６３３を構成する。
信号ＵＤ伝達線に接続され、そのソースがトランジスタ
ＰＴ５，ＮＴ６のゲートへ接続されかつトランジスタＰ
Ｔ４，ＮＴ５のドレインに接続される。トランジスタＮ
Ｔ１１は図７（Ａ）におけるラッチ回路６３０に含まれ
るトランスファゲート６３３を構成する。
【０１３６】トランジスタＰＴ８はそのソースが電源線
ＶＤＤに接続され、そのドレインがトランジスタＮＴ１
１，ＮＴ１２のドレインおよびトランジスタＰＴ９，Ｎ
Ｔ１３のゲートへ接続され、そのゲートがトランジスタ
ＰＴ９，ＮＴ１３のドレインに接続される。トランジス
タＮＴ１２はそのソースが接地線ＶＳＳに接続され、そ
のドレインがトランジスタＰＴ８のドレインおよびトラ
ンジスタＰＴ９，ＮＴ１３のゲートへ接続される。トラ
ンジスタＰＴ８，ＮＴ１２は図７（Ａ）に示す第２のラ
ッチ回路６３０におけるインバータ回路６３２を構成す
る。
ＶＤＤに接続され、そのドレインがトランジスタＮＴ１
１，ＮＴ１２のドレインおよびトランジスタＰＴ９，Ｎ
Ｔ１３のゲートへ接続され、そのゲートがトランジスタ
ＰＴ９，ＮＴ１３のドレインに接続される。トランジス
タＮＴ１２はそのソースが接地線ＶＳＳに接続され、そ
のドレインがトランジスタＰＴ８のドレインおよびトラ
ンジスタＰＴ９，ＮＴ１３のゲートへ接続される。トラ
ンジスタＰＴ８，ＮＴ１２は図７（Ａ）に示す第２のラ
ッチ回路６３０におけるインバータ回路６３２を構成す
る。
【０１３７】トランジスタＰＴ９はそのソースが電源線
ＶＤＤに接続され、そのドレインがトランジスタＮＴ１
３のドレインおよびトランジスタＰＴ８，ＮＴ１２およ
びトランジスタＰＴ１２，ＮＴ１６のゲートへ接続され
る。トランジスタＮＴ１３はそのドレインがトランジス
タＰＴ９のドレインおよびトランジスタＰＴ８，ＮＴ１
２のゲートへ接続され、そのソースが接地線ＶＳＳに接
続される。トランジスタＰＴ９およびＮＴ１３のゲート
はトランジスタＰＴ８，ＮＴ１１のドレインに接続され
る。トランジスタＰＴ９，ＮＴ１３は図７（Ａ）に示す
第２のラッチ回路６３０に含まれるインバータ回路６３
１を構成する。
ＶＤＤに接続され、そのドレインがトランジスタＮＴ１
３のドレインおよびトランジスタＰＴ８，ＮＴ１２およ
びトランジスタＰＴ１２，ＮＴ１６のゲートへ接続され
る。トランジスタＮＴ１３はそのドレインがトランジス
タＰＴ９のドレインおよびトランジスタＰＴ８，ＮＴ１
２のゲートへ接続され、そのソースが接地線ＶＳＳに接
続される。トランジスタＰＴ９およびＮＴ１３のゲート
はトランジスタＰＴ８，ＮＴ１１のドレインに接続され
る。トランジスタＰＴ９，ＮＴ１３は図７（Ａ）に示す
第２のラッチ回路６３０に含まれるインバータ回路６３
１を構成する。
【０１３８】トランジスタＰＴ１０は、そのソースが電
源線ＶＤＤに接続され、そのドレインがトランジスタＮ
Ｔ１４のドレインおよびトランジスタＮＴ１５のゲート
ならびにトランジスタＰＴ１４のゲートに接続される。
トランジスタＰＴ１０のゲートはトランジスタＰＴ１１
のゲートへ接続される。
源線ＶＤＤに接続され、そのドレインがトランジスタＮ
Ｔ１４のドレインおよびトランジスタＮＴ１５のゲート
ならびにトランジスタＰＴ１４のゲートに接続される。
トランジスタＰＴ１０のゲートはトランジスタＰＴ１１
のゲートへ接続される。
【０１３９】トランジスタＮＴ１４はそのソースが接地
線ＶＳＳに接続され、そのドレインがトランジスタＰＴ
１０のドレインに接続され、そのゲートはトランジスタ
ＰＴ１０のゲートに接続される。トランジスタＰＴ１０
およびＮＴ１４のゲートへは制御信号Ｍｏｄｅが伝達さ
れる。トランジスタＰＴ１０およびＮＴ１４は制御信号
Ｍｏｄｅを反転するインバータ回路を構成する。
線ＶＳＳに接続され、そのドレインがトランジスタＰＴ
１０のドレインに接続され、そのゲートはトランジスタ
ＰＴ１０のゲートに接続される。トランジスタＰＴ１０
およびＮＴ１４のゲートへは制御信号Ｍｏｄｅが伝達さ
れる。トランジスタＰＴ１０およびＮＴ１４は制御信号
Ｍｏｄｅを反転するインバータ回路を構成する。
【０１４０】トランジスタＰＴ１１は、そのソースが電
源線ＶＤＤに接続され、そのゲートがトランジスタＰＴ
１０およびＮＴ１４のゲートに接続され、そのドレイン
がトランジスタＰＴ１２のソースに接続される。トラン
ジスタＮＴ１５はそのソースが接地線ＶＳＳに接続さ
れ、そのゲートがトランジスタＰＴ１０およびＮＴ１４
のドレインに接続され、そのドレインがトランジスタＮ
Ｔ１６のソースに接続される。
源線ＶＤＤに接続され、そのゲートがトランジスタＰＴ
１０およびＮＴ１４のゲートに接続され、そのドレイン
がトランジスタＰＴ１２のソースに接続される。トラン
ジスタＮＴ１５はそのソースが接地線ＶＳＳに接続さ
れ、そのゲートがトランジスタＰＴ１０およびＮＴ１４
のドレインに接続され、そのドレインがトランジスタＮ
Ｔ１６のソースに接続される。
【０１４１】トランジスタＰＴ１２はそのゲートがトラ
ンジスタＰＴ９およびＮＴ１３のドレインへ接続され、
そのドレインがトランジスタＰＴ１５およびＮＴ１９の
ゲートへ接続される。トランジスタＮＴ１６はそのソー
スがトランジスタＮＴ１５のドレインに接続され、その
ドレインがトランジスタＰＴ１２のドレインに接続さ
れ、そのゲートがトランジスタＰＴ１２のゲートに接続
される。このトランジスタＰＴ１１，ＰＴ１２，ＮＴ１
５およびＮＴ１６は図７（Ａ）に示すトライステートイ
ンバータ回路６４２を構成する。
ンジスタＰＴ９およびＮＴ１３のドレインへ接続され、
そのドレインがトランジスタＰＴ１５およびＮＴ１９の
ゲートへ接続される。トランジスタＮＴ１６はそのソー
スがトランジスタＮＴ１５のドレインに接続され、その
ドレインがトランジスタＰＴ１２のドレインに接続さ
れ、そのゲートがトランジスタＰＴ１２のゲートに接続
される。このトランジスタＰＴ１１，ＰＴ１２，ＮＴ１
５およびＮＴ１６は図７（Ａ）に示すトライステートイ
ンバータ回路６４２を構成する。
【０１４２】トランジスタＰＴ１３はそのソースがトラ
ンジスタＰＴ１４のドレインに接続され、そのゲートが
トランジスタＮＴ１７のゲートへ接続され、そのドレイ
ンがトランジスタＰＴ１５およびＮＴ１９のゲートへ接
続される。トランジスタＰＴ１３のゲートへは入力デー
タＤＩが与えられる。トランジスタＮＴ１７はそのソー
スがトランジスタＮＴ１８のドレインに接続され、その
ドレインがトランジスタＰＴ１３のドレインおよびトラ
ンジスタＰＴ１５およびＮＴ１９のゲートに接続され、
そのゲートがトランジスタＰＴ１３のゲートに接続され
る。
ンジスタＰＴ１４のドレインに接続され、そのゲートが
トランジスタＮＴ１７のゲートへ接続され、そのドレイ
ンがトランジスタＰＴ１５およびＮＴ１９のゲートへ接
続される。トランジスタＰＴ１３のゲートへは入力デー
タＤＩが与えられる。トランジスタＮＴ１７はそのソー
スがトランジスタＮＴ１８のドレインに接続され、その
ドレインがトランジスタＰＴ１３のドレインおよびトラ
ンジスタＰＴ１５およびＮＴ１９のゲートに接続され、
そのゲートがトランジスタＰＴ１３のゲートに接続され
る。
【０１４３】トランジスタＰＴ１４は、そのゲートがト
ランジスタＰＴ１０およびＮＴ１４のドレインおよびト
ランジスタＮＴ１５のゲートに接続され、そのソースが
電源線ＶＤＤに接続され、そのドレインがトランジスタ
ＰＴ１３のソースに接続される。トランジスタＮＴ１８
はそのゲートが制御信号Ｍｏｄｅに接続され、そのドレ
インがトランジスタＮＴ１７のソースに接続され、その
ソースが接地線ＶＳＳに接続される。トランジスタＰＴ
１３，ＰＴ１４，ＮＴ１７およびＮＴ１８は図７（Ａ）
に示すトライステートインバータ回路６４１を構成す
る。
ランジスタＰＴ１０およびＮＴ１４のドレインおよびト
ランジスタＮＴ１５のゲートに接続され、そのソースが
電源線ＶＤＤに接続され、そのドレインがトランジスタ
ＰＴ１３のソースに接続される。トランジスタＮＴ１８
はそのゲートが制御信号Ｍｏｄｅに接続され、そのドレ
インがトランジスタＮＴ１７のソースに接続され、その
ソースが接地線ＶＳＳに接続される。トランジスタＰＴ
１３，ＰＴ１４，ＮＴ１７およびＮＴ１８は図７（Ａ）
に示すトライステートインバータ回路６４１を構成す
る。
【０１４４】トランジスタＰＴ１５およびトランジスタ
ＮＴ１９のゲートには、トランジスタＰＴ１２およびＮ
Ｔ１６のドレインが接続されるとともにトランジスタＰ
Ｔ１３およびＮＴ１７のドレインが接続される。トラン
ジスタＰＴ１５およびＮＴ１９のドレインから出力デー
タＤＯが生成される。このトランジスタＰＴ１５および
ＮＴ１９は図７（Ａ）に示すインバータ回路６４３を構
成する。
ＮＴ１９のゲートには、トランジスタＰＴ１２およびＮ
Ｔ１６のドレインが接続されるとともにトランジスタＰ
Ｔ１３およびＮＴ１７のドレインが接続される。トラン
ジスタＰＴ１５およびＮＴ１９のドレインから出力デー
タＤＯが生成される。このトランジスタＰＴ１５および
ＮＴ１９は図７（Ａ）に示すインバータ回路６４３を構
成する。
【０１４５】上述のように図６に示す基本セルのマスタ
工程で得られた下地構造を適宜配線することにより図７
（Ａ）に示す構造を有するＦ−ＢＳＲを得ることができ
る。
工程で得られた下地構造を適宜配線することにより図７
（Ａ）に示す構造を有するＦ−ＢＳＲを得ることができ
る。
【０１４６】図８は出力バッファ接続用バウンダリース
キャンレジスタＯ−ＢＳＲの構成および接続を示す図で
ある。図８（Ａ）において、Ｏ−ＢＳＲはＦ−ＢＳＲか
らインバータ回路６０１およびトランスファゲート６０
３を削除することにより実現される。この構成において
は、図８（Ｂ）においてインバータ回路６０１およびト
ランスファゲート６０３を構成するｎチャネルＭＯＳト
ランジスタＮＴ１０およびトランジスタＰＴ７，ＮＴ９
への接続が行なわれない。残りの接続形態については図
７（Ｂ）に示すものと同様の配線接続がこのＯ−ＢＳＲ
において行なわれる。図９において、図７に示す要素と
対応する部分には同一符号を付している。
キャンレジスタＯ−ＢＳＲの構成および接続を示す図で
ある。図８（Ａ）において、Ｏ−ＢＳＲはＦ−ＢＳＲか
らインバータ回路６０１およびトランスファゲート６０
３を削除することにより実現される。この構成において
は、図８（Ｂ）においてインバータ回路６０１およびト
ランスファゲート６０３を構成するｎチャネルＭＯＳト
ランジスタＮＴ１０およびトランジスタＰＴ７，ＮＴ９
への接続が行なわれない。残りの接続形態については図
７（Ｂ）に示すものと同様の配線接続がこのＯ−ＢＳＲ
において行なわれる。図９において、図７に示す要素と
対応する部分には同一符号を付している。
【０１４７】図９は入力バッファ接続用バウンダリース
キャンレジスタＩ−ＢＳＲの構成を示す図である。図９
において、図７に示す要素と対応する部分には同一符号
を付す。図９（Ａ）に示すように、Ｉ−ＢＳＲにおいて
は、図７（Ａ）に示すＦ−ＢＳＲにおける第２のセレク
タ回路６４０および第２のラッチ回路６３０が省略され
る。この場合の接続配線においては、図９（Ｂ）におい
てトランジスタＰＴ８〜ＰＴ１５およびＮＴ１１〜ＮＴ
１９に対する配線接続が行なわれず、トランジスタＰＴ
１〜ＰＴ７およびＮＴ１〜ＮＴ１０に対する接続が図７
（Ｂ）に示す接続形態と同様に行なわれる。これによ
り、第１のセレクタ回路６００、第１のラッチ回路６１
０および出力ラッチ回路６２０からなるＩ−ＢＳＲが実
現される。
キャンレジスタＩ−ＢＳＲの構成を示す図である。図９
において、図７に示す要素と対応する部分には同一符号
を付す。図９（Ａ）に示すように、Ｉ−ＢＳＲにおいて
は、図７（Ａ）に示すＦ−ＢＳＲにおける第２のセレク
タ回路６４０および第２のラッチ回路６３０が省略され
る。この場合の接続配線においては、図９（Ｂ）におい
てトランジスタＰＴ８〜ＰＴ１５およびＮＴ１１〜ＮＴ
１９に対する配線接続が行なわれず、トランジスタＰＴ
１〜ＰＴ７およびＮＴ１〜ＮＴ１０に対する接続が図７
（Ｂ）に示す接続形態と同様に行なわれる。これによ
り、第１のセレクタ回路６００、第１のラッチ回路６１
０および出力ラッチ回路６２０からなるＩ−ＢＳＲが実
現される。
【０１４８】上述のように図６に示すトランジスタアレ
イをバウンダリースキャンレジスタの基本セル構造とし
て繰返しテスト回路形成領域に配置しておけば、スライ
ス工程において配線を選択的に形成することにより、所
望のバウンダリースキャンレジスタを実現することがで
き、対応のバッファ回路へ容易に接続することができ
る。
イをバウンダリースキャンレジスタの基本セル構造とし
て繰返しテスト回路形成領域に配置しておけば、スライ
ス工程において配線を選択的に形成することにより、所
望のバウンダリースキャンレジスタを実現することがで
き、対応のバッファ回路へ容易に接続することができ
る。
【０１４９】（実施例６）図１０はこの発明の第６の実
施例である集積回路装置の構成を示す図である。図１０
（Ａ）において、内部論理実現用の基本セルが配列され
たゲートアレイ領域７０を有する内部機能領域５２の外
周に沿ってテスト回路形成領域３１０が設けられる。図
１０（Ｂ）に図１０（Ａ）の実線円で囲む領域ＲＦの拡
大図を示す。
施例である集積回路装置の構成を示す図である。図１０
（Ａ）において、内部論理実現用の基本セルが配列され
たゲートアレイ領域７０を有する内部機能領域５２の外
周に沿ってテスト回路形成領域３１０が設けられる。図
１０（Ｂ）に図１０（Ａ）の実線円で囲む領域ＲＦの拡
大図を示す。
【０１５０】図１０（Ｂ）に示すように、テスト回路形
成領域３１０には、ＢＳＲセル７５が複数配置される。
このＢＳＲセル７５は、スライス工程における金属配線
により選択的にＯ−ＢＳＲまたはＩ−ＢＳＲを実現する
ことができる。このＢＳＲセル７５は、図６に示す基本
セルの構造が用いられてもよく、また、マクロセルを組
合せて構成されてもよい。このマクロセルを用いる構成
の場合、ＢＳＲセルに最小限必要とされる要素は、ラッ
チ回路とフリップフロップ回路と選択回路各１個であ
る。
成領域３１０には、ＢＳＲセル７５が複数配置される。
このＢＳＲセル７５は、スライス工程における金属配線
により選択的にＯ−ＢＳＲまたはＩ−ＢＳＲを実現する
ことができる。このＢＳＲセル７５は、図６に示す基本
セルの構造が用いられてもよく、また、マクロセルを組
合せて構成されてもよい。このマクロセルを用いる構成
の場合、ＢＳＲセルに最小限必要とされる要素は、ラッ
チ回路とフリップフロップ回路と選択回路各１個であ
る。
【０１５１】図１０（Ｂ）に示すＢＳＲセル７５の配置
は、図５に示すゲートアレイが図の垂直方向に連続して
配置されているのに対し、ゲートアレイまたはマクロセ
ルがこの図１０（Ｂ）の水平方向に配置される。図１０
（Ｂ）においては、スライス工程における選択的な金属
配線により、ＢＳＲセル７５はＩ−ＢＳＲまたはＯ−Ｂ
ＳＲとなり、たとえば図４に示す接続構成が得られる。
は、図５に示すゲートアレイが図の垂直方向に連続して
配置されているのに対し、ゲートアレイまたはマクロセ
ルがこの図１０（Ｂ）の水平方向に配置される。図１０
（Ｂ）においては、スライス工程における選択的な金属
配線により、ＢＳＲセル７５はＩ−ＢＳＲまたはＯ−Ｂ
ＳＲとなり、たとえば図４に示す接続構成が得られる。
【０１５２】このＢＳＲセル７５の数は、周辺回路形成
領域２００に設けられるバッファ回路手段５１′（バッ
ファ回路形成領域（バッファセル）にマスタ工程におい
て形成されたバッファ回路の下地）の数の１倍以上３倍
未満である。
領域２００に設けられるバッファ回路手段５１′（バッ
ファ回路形成領域（バッファセル）にマスタ工程におい
て形成されたバッファ回路の下地）の数の１倍以上３倍
未満である。
【０１５３】（実施例７）図１１は、この発明の第７の
実施例である集積回路装置の構成を示す図である。図１
１に示す集積回路装置は、マスタ・スライス工程により
製造される（ゲートアレイ方式で設計される）集積回路
装置であり、図１０に示す集積回路装置と以下の点につ
いて異なっている。
実施例である集積回路装置の構成を示す図である。図１
１に示す集積回路装置は、マスタ・スライス工程により
製造される（ゲートアレイ方式で設計される）集積回路
装置であり、図１０に示す集積回路装置と以下の点につ
いて異なっている。
【０１５４】すなわち図１１（Ｂ）に図１１（Ａ）の領
域ＲＧの拡大図を示すように、バッファ回路形成領域２
１０の単位領域（バッファセル）に対して２つのＢＳＲ
セル７７が配置される。このＢＳＲセル７７は、スライ
ス工程における金属配線により、入力バッファ接続用バ
ウンダリースキャンレジスタＩ−ＢＳＲまたは出力バッ
ファ接続用バウンダリースキャンレジスタＯ−ＢＳＲを
選択的に実現することができる。このＢＳＲセル７７の
構成は、図６に示すものが用いられてもよく、また、マ
クロセルを用いて構成されてもよい。この場合において
も、ＢＳＲに最低限必要とされる機能要素は、１つのセ
レクタ回路と１つのフリップフロップ回路と１つのラッ
チ回路である。
域ＲＧの拡大図を示すように、バッファ回路形成領域２
１０の単位領域（バッファセル）に対して２つのＢＳＲ
セル７７が配置される。このＢＳＲセル７７は、スライ
ス工程における金属配線により、入力バッファ接続用バ
ウンダリースキャンレジスタＩ−ＢＳＲまたは出力バッ
ファ接続用バウンダリースキャンレジスタＯ−ＢＳＲを
選択的に実現することができる。このＢＳＲセル７７の
構成は、図６に示すものが用いられてもよく、また、マ
クロセルを用いて構成されてもよい。この場合において
も、ＢＳＲに最低限必要とされる機能要素は、１つのセ
レクタ回路と１つのフリップフロップ回路と１つのラッ
チ回路である。
【０１５５】バッファセル５１ａに対してはＢＳＲセル
７７ａおよび７７ｂが配置され、バッファセル５１ｂに
対してはＢＳＲセル７７ｃおよび７７ｄが配置され、バ
ッファセル５１ｃに対してはＢＳＲセル７７ｅおよび７
７ｆが配置され、バッファセル５１ｄに対してはＢＳＲ
セル７７ｇおよび７７ｈが配置される。
７７ａおよび７７ｂが配置され、バッファセル５１ｂに
対してはＢＳＲセル７７ｃおよび７７ｄが配置され、バ
ッファセル５１ｃに対してはＢＳＲセル７７ｅおよび７
７ｆが配置され、バッファセル５１ｄに対してはＢＳＲ
セル７７ｇおよび７７ｈが配置される。
【０１５６】スライス工程の配線により、バッファ回路
５１ａは出力バッファ回路となる。この出力バッファ回
路５１ａはＢＳＲセル７７ａを介して内部機能領域５２
の対応の内部回路と接続される。バッファセル５１ｂは
トライステート出力バッファ回路となり、その制御入力
端子ＣはＢＳＲセル７７ｃと接続され、そのデータ入力
端子ＩはＢＳＲセル７７ｄと接続される。バッファセル
５１ｃはスライス工程により双方向バッファ回路とな
り、そのデータ出力端子がＢＳＲセル７７ｂと接続さ
れ、その制御端子ＣはＢＳＲセル７７ｅと接続され、そ
の入力端子ＩはＢＳＲセル７７ｆと接続される。
５１ａは出力バッファ回路となる。この出力バッファ回
路５１ａはＢＳＲセル７７ａを介して内部機能領域５２
の対応の内部回路と接続される。バッファセル５１ｂは
トライステート出力バッファ回路となり、その制御入力
端子ＣはＢＳＲセル７７ｃと接続され、そのデータ入力
端子ＩはＢＳＲセル７７ｄと接続される。バッファセル
５１ｃはスライス工程により双方向バッファ回路とな
り、そのデータ出力端子がＢＳＲセル７７ｂと接続さ
れ、その制御端子ＣはＢＳＲセル７７ｅと接続され、そ
の入力端子ＩはＢＳＲセル７７ｆと接続される。
【０１５７】バッファセル５１ｄはスライス工程により
入力バッファ回路となり、そのデータ出力端子ＯはＢＳ
Ｒ７７ｇに接続される。このＢＳＲセル７７は金属配線
により入力バッファ回路および出力バッファ回路いずれ
にも接続可能であるため、各バッファ回路は任意のＢＳ
Ｒセルと接続することが可能である。
入力バッファ回路となり、そのデータ出力端子ＯはＢＳ
Ｒ７７ｇに接続される。このＢＳＲセル７７は金属配線
により入力バッファ回路および出力バッファ回路いずれ
にも接続可能であるため、各バッファ回路は任意のＢＳ
Ｒセルと接続することが可能である。
【０１５８】このＢＳＲセル７７は、図１１（Ｂ）に示
すように、カスタマイズされたセル構成を有してもよ
く、また、テスト回路用基本セル（レシオ型回路を実現
する）が用いられてもよく、また特にレシオ型回路を必
要としない場合には同一の構成のトランジスタからなる
基本セルが用いられてもよい。図１１（Ｂ）においては
ＢＳＲセル７７ａおよび７７ｂがカスタマイズされたセ
ル構成を有しており、ＢＳＲセル７７ｃおよび７７ｄが
基本セルで構成される場合を一例として示している。
すように、カスタマイズされたセル構成を有してもよ
く、また、テスト回路用基本セル（レシオ型回路を実現
する）が用いられてもよく、また特にレシオ型回路を必
要としない場合には同一の構成のトランジスタからなる
基本セルが用いられてもよい。図１１（Ｂ）においては
ＢＳＲセル７７ａおよび７７ｂがカスタマイズされたセ
ル構成を有しており、ＢＳＲセル７７ｃおよび７７ｄが
基本セルで構成される場合を一例として示している。
【０１５９】上述の構成により、ゲートアレイ方式で設
計される集積回路装置においても効率的にテスト用回路
を配置することができる。この図１１に示す構成におい
ても、ＢＳＲセル７７の数はバッファ回路手段（スライ
ス工程によりバッファ回路５１となる）の数の２倍であ
り、１倍以上３倍未満の条件を満たしている。
計される集積回路装置においても効率的にテスト用回路
を配置することができる。この図１１に示す構成におい
ても、ＢＳＲセル７７の数はバッファ回路手段（スライ
ス工程によりバッファ回路５１となる）の数の２倍であ
り、１倍以上３倍未満の条件を満たしている。
【０１６０】なおバッファ回路とＢＳＲセルとの接続は
配線領域３２０における金属配線により実現される。
配線領域３２０における金属配線により実現される。
【０１６１】（実施例８）図１２はこの発明の第８の実
施例である集積回路装置の構成を示す図である。図１２
（Ａ）において、チップ５０は、複数の回路ブロック５
３が形成された内部機能領域５２と、内部機能領域外周
に沿って形成されるテスト回路形成領域３１０と、この
テスト回路形成領域３１０の外周に沿って配置されるバ
ッファ回路５１およびパッド３５を含む。このチップ５
０は、たとえばビルディングブロック方式またはセルベ
ース方式に従って設計される。
施例である集積回路装置の構成を示す図である。図１２
（Ａ）において、チップ５０は、複数の回路ブロック５
３が形成された内部機能領域５２と、内部機能領域外周
に沿って形成されるテスト回路形成領域３１０と、この
テスト回路形成領域３１０の外周に沿って配置されるバ
ッファ回路５１およびパッド３５を含む。このチップ５
０は、たとえばビルディングブロック方式またはセルベ
ース方式に従って設計される。
【０１６２】図１２（Ｂ）はこの図１２（Ａ）に示す領
域ＲＨを拡大して示す図である。図１２（Ｂ）に示すよ
うに、バッファ回路５１の各々に対して２つのＢＳＲセ
ル７８が配置される。この２つのＢＳＲセルの組合せは
任意である。この図１２に示すチップ５０においては、
ＢＳＲセル７８は入力バッファ接続用バウンダリースキ
ャンレジスタＩ−ＢＳＲまたは出力バッファ接続用バウ
ンダリースキャンレジスタＯ−ＢＳＲに初めから設計さ
れる。
域ＲＨを拡大して示す図である。図１２（Ｂ）に示すよ
うに、バッファ回路５１の各々に対して２つのＢＳＲセ
ル７８が配置される。この２つのＢＳＲセルの組合せは
任意である。この図１２に示すチップ５０においては、
ＢＳＲセル７８は入力バッファ接続用バウンダリースキ
ャンレジスタＩ−ＢＳＲまたは出力バッファ接続用バウ
ンダリースキャンレジスタＯ−ＢＳＲに初めから設計さ
れる。
【０１６３】バッファ回路５１ａの領域に対してはＯ−
ＢＳＲ７８ａとＩ−ＢＳＲ７８ｂが配置される。バッフ
ァ回路５１ｂ形成領域に対応して、２つのＯ−ＢＳＲ７
８ｃおよび７８ｄが配置される。バッファ回路５１ｃの
形成領域に対応して２つのＯ−ＢＳＲ７８ｅおよび７８
ｆが配置される。バッファ回路５１ｄを形成する領域に
対応してＩ−ＢＳＲ７８ｇとＩ−ＢＳＲ７８ｈが配置さ
れる。
ＢＳＲ７８ａとＩ−ＢＳＲ７８ｂが配置される。バッフ
ァ回路５１ｂ形成領域に対応して、２つのＯ−ＢＳＲ７
８ｃおよび７８ｄが配置される。バッファ回路５１ｃの
形成領域に対応して２つのＯ−ＢＳＲ７８ｅおよび７８
ｆが配置される。バッファ回路５１ｄを形成する領域に
対応してＩ−ＢＳＲ７８ｇとＩ−ＢＳＲ７８ｈが配置さ
れる。
【０１６４】バッファ回路５１ａは出力バッファ回路で
あり、Ｏ−ＢＳＲ７８ａに接続される。バッファ回路５
１ｂはトライステート出力バッファ回路であり、その制
御入力がＯ−ＢＳＲ７８ｃに接続され、そのデータ入力
端子ＩがＯ−ＢＳＲ７８ｄに接続される。バッファ回路
５１ｃは双方向バッファ回路であり、データ出力端子Ｏ
がＩ−ＢＳＲ７８ｂに接続され、制御入力ＣがＯ−ＢＳ
Ｒ７８ｅに接続され、データ入力端子ＩがＯ−ＢＳＲ７
８ｆに接続される。バッファ回路５１ｄは入力バッファ
回路であり、そのデータ出力端子ＯがＩ−ＢＳＲ７８ｇ
に接続される。
あり、Ｏ−ＢＳＲ７８ａに接続される。バッファ回路５
１ｂはトライステート出力バッファ回路であり、その制
御入力がＯ−ＢＳＲ７８ｃに接続され、そのデータ入力
端子ＩがＯ−ＢＳＲ７８ｄに接続される。バッファ回路
５１ｃは双方向バッファ回路であり、データ出力端子Ｏ
がＩ−ＢＳＲ７８ｂに接続され、制御入力ＣがＯ−ＢＳ
Ｒ７８ｅに接続され、データ入力端子ＩがＯ−ＢＳＲ７
８ｆに接続される。バッファ回路５１ｄは入力バッファ
回路であり、そのデータ出力端子ＯがＩ−ＢＳＲ７８ｇ
に接続される。
【０１６５】このような集積回路装置の構成において
は、バッファ回路に対応して２つのＢＳＲが設けられ
る。配線領域３２０における配線により対応のバッファ
回路とＢＳＲとの接続が行なわれる。１つのバッファ回
路に対しては２つの任意のタイプのバウンダリースキャ
ンレジスタが対応して配置されている。このため各バッ
ファ回路は必要なバウンダリースキャンレジスタを自身
および隣接するバッファ回路と内部機能領域５２との間
に配置された未使用のＢＳＲセル７８との接続を行な
う。これにより、最小の配線長でバッファ回路とＢＳＲ
セルとの接続を実現することができる。
は、バッファ回路に対応して２つのＢＳＲが設けられ
る。配線領域３２０における配線により対応のバッファ
回路とＢＳＲとの接続が行なわれる。１つのバッファ回
路に対しては２つの任意のタイプのバウンダリースキャ
ンレジスタが対応して配置されている。このため各バッ
ファ回路は必要なバウンダリースキャンレジスタを自身
および隣接するバッファ回路と内部機能領域５２との間
に配置された未使用のＢＳＲセル７８との接続を行な
う。これにより、最小の配線長でバッファ回路とＢＳＲ
セルとの接続を実現することができる。
【０１６６】またこの場合、バッファ回路と２つの任意
のバウンダリースキャンレジスタからなるテスト回路と
が対応して設けられており、このバッファ回路と各バウ
ンダリースキャンレジスタとの接続は配線セル８１から
なる配線領域３２０における金属配線により実現され
る。したがって、テスト回路セル（２つのバウンダリー
スキャンレジスタからなるセル）と対応のバッファ回路
（バッファセル）とその間に設けられる配線セル８１と
により、チップ周辺回路領域が形成される。このため、
各セルすなわちバッファセル、配線セルおよびテスト回
路セルの組合せによるチップ周辺回路のライブラリ化を
容易に実現することができる。
のバウンダリースキャンレジスタからなるテスト回路と
が対応して設けられており、このバッファ回路と各バウ
ンダリースキャンレジスタとの接続は配線セル８１から
なる配線領域３２０における金属配線により実現され
る。したがって、テスト回路セル（２つのバウンダリー
スキャンレジスタからなるセル）と対応のバッファ回路
（バッファセル）とその間に設けられる配線セル８１と
により、チップ周辺回路領域が形成される。このため、
各セルすなわちバッファセル、配線セルおよびテスト回
路セルの組合せによるチップ周辺回路のライブラリ化を
容易に実現することができる。
【０１６７】（実施例９）図１３はこの発明の第９の実
施例である集積回路装置の構成を示す図である。図１３
（Ａ）において、チップ５０は、基本セルからなるゲー
トアレイ領域７０を有する内部機能領域５２と、この内
部機能領域５２外周に沿って配置されるテスト回路形成
領域３１０と、このテスト回路形成領域３１０外周に沿
って配置されるバッファ回路５１およびボンディングパ
ッド３５を含む。この集積回路装置の内部論理は、ゲー
トアレイ方式に従って設計される。
施例である集積回路装置の構成を示す図である。図１３
（Ａ）において、チップ５０は、基本セルからなるゲー
トアレイ領域７０を有する内部機能領域５２と、この内
部機能領域５２外周に沿って配置されるテスト回路形成
領域３１０と、このテスト回路形成領域３１０外周に沿
って配置されるバッファ回路５１およびボンディングパ
ッド３５を含む。この集積回路装置の内部論理は、ゲー
トアレイ方式に従って設計される。
【０１６８】図１３（Ｂ）は、図１３（Ａ）の領域ＲＩ
を拡大して示す図である。この図１３（Ｂ）に示すよう
に、テスト回路形成領域３１０においては、予め出力バ
ッファ接続用Ｏ−ＢＳＲと入力バッファ接続用のＩ−Ｂ
ＳＲが配置される。すなわち、１つのバッファセルに対
し２つの任意のバウンダリースキャンレジスタＢＳＲが
配置される。この場合、バッファ回路を構成する領域、
すなわち、バッファセル５１では、マスタ・スライス工
程で所望のバッファ回路が形成される。このようなゲー
トアレイ方式で内部論理が実現される構成においても、
１つのバッファセル５１に対応して２つの任意のバウン
ダリースキャンレジスタＢＳＲからなるテスト回路を配
置しても、効率的にテスト回路を利用することができ
る。
を拡大して示す図である。この図１３（Ｂ）に示すよう
に、テスト回路形成領域３１０においては、予め出力バ
ッファ接続用Ｏ−ＢＳＲと入力バッファ接続用のＩ−Ｂ
ＳＲが配置される。すなわち、１つのバッファセルに対
し２つの任意のバウンダリースキャンレジスタＢＳＲが
配置される。この場合、バッファ回路を構成する領域、
すなわち、バッファセル５１では、マスタ・スライス工
程で所望のバッファ回路が形成される。このようなゲー
トアレイ方式で内部論理が実現される構成においても、
１つのバッファセル５１に対応して２つの任意のバウン
ダリースキャンレジスタＢＳＲからなるテスト回路を配
置しても、効率的にテスト回路を利用することができ
る。
【０１６９】バッファセル５１ａに対してＯ−ＢＳＲ７
８ａおよびＩ−ＢＳＲ７８ｂを配置すれば、バッファセ
ル５１ｂに対してＯ−ＢＳＲ７８ｃおよびＩ−ＢＳＲ７
８ｄが配置される。バッファセル５１ｅに対してＯ−Ｂ
ＳＲ７８ｅおよびＩ−ＢＳＲ７８ｆが配置される。バッ
ファセル５１ｆに対してはＯ−ＢＳＲ７８ｇおよびＩ−
ＢＳＲ７８ｈが配置される。
８ａおよびＩ−ＢＳＲ７８ｂを配置すれば、バッファセ
ル５１ｂに対してＯ−ＢＳＲ７８ｃおよびＩ−ＢＳＲ７
８ｄが配置される。バッファセル５１ｅに対してＯ−Ｂ
ＳＲ７８ｅおよびＩ−ＢＳＲ７８ｆが配置される。バッ
ファセル５１ｆに対してはＯ−ＢＳＲ７８ｇおよびＩ−
ＢＳＲ７８ｈが配置される。
【０１７０】バッファセル５１ａは出力バッファ回路で
あり、そのデータ入力端子ＩがＯ−ＢＳＲ７８ａに接続
される。バッファセル５１ｂはトライステート出力バッ
ファ回路を構成し、そのデータ入力端子ＩはＯ−ＢＳＲ
７８ｃに接続され、その制御入力は図示しないＯ−ＢＳ
Ｒに接続される。バッファセル５１ｅは入力バッファ回
路を構成し、そのデータ出力端子ＯはＩ−ＢＳＲ７８ｆ
に接続される。バッファセル５１ｆは双方向バッファ回
路を構成し、その制御入力ＣがＯ−ＢＳＲ７８ｅに接続
され、そのデータ入力端子ＩがＯ−ＢＳＲ７８ｇに接続
され、そのデータ出力端子ＯがＩ−ＢＳＲ７８ｈに接続
される。各バッファセルとＢＳＲとの接続は配線領域３
２０における金属配線により実現される。この構成の場
合、ゲートアレイ方式で設計される集積回路装置であっ
ても、テスト回路はその内部機能領域に設けられた基本
セルにより実現されるのではなく、テスト回路形成領域
３１０に予めその機能が決定されたＢＳＲが配置され
る。このため、このＢＳＲの構成としては基本セルの構
造にとらわれず自由な設計をすることができる。すなわ
ち、テスト回路の構成において、そのテスト回路セル内
の配線、トランジスタサイズを自由に設定することがで
き、回路規模および性能的にも最適化設計を実現するこ
とができる。
あり、そのデータ入力端子ＩがＯ−ＢＳＲ７８ａに接続
される。バッファセル５１ｂはトライステート出力バッ
ファ回路を構成し、そのデータ入力端子ＩはＯ−ＢＳＲ
７８ｃに接続され、その制御入力は図示しないＯ−ＢＳ
Ｒに接続される。バッファセル５１ｅは入力バッファ回
路を構成し、そのデータ出力端子ＯはＩ−ＢＳＲ７８ｆ
に接続される。バッファセル５１ｆは双方向バッファ回
路を構成し、その制御入力ＣがＯ−ＢＳＲ７８ｅに接続
され、そのデータ入力端子ＩがＯ−ＢＳＲ７８ｇに接続
され、そのデータ出力端子ＯがＩ−ＢＳＲ７８ｈに接続
される。各バッファセルとＢＳＲとの接続は配線領域３
２０における金属配線により実現される。この構成の場
合、ゲートアレイ方式で設計される集積回路装置であっ
ても、テスト回路はその内部機能領域に設けられた基本
セルにより実現されるのではなく、テスト回路形成領域
３１０に予めその機能が決定されたＢＳＲが配置され
る。このため、このＢＳＲの構成としては基本セルの構
造にとらわれず自由な設計をすることができる。すなわ
ち、テスト回路の構成において、そのテスト回路セル内
の配線、トランジスタサイズを自由に設定することがで
き、回路規模および性能的にも最適化設計を実現するこ
とができる。
【０１７１】この図１３に示す構成によれば、ゲートア
レイ方式で設計される集積回路装置においても、スライ
ス工程でＢＳＲセルとバッファセルの接続を自由に設定
することができる。
レイ方式で設計される集積回路装置においても、スライ
ス工程でＢＳＲセルとバッファセルの接続を自由に設定
することができる。
【０１７２】（実施例１０）図１４はこの発明の第１０
の実施例である集積回路装置の構成を示す図である。こ
の図１４に示す集積回路装置の構成は、図１３に示す集
積回路装置の構成と以下の点で異なっている。すなわ
ち、図１４（Ｂ）に示すように、バッファセル５１に対
して２つのＦ−ＢＳＲ７９が配置される。このＦ−ＢＳ
Ｒは入力バッファ回路および出力バッファ回路いずれに
も接続可能である。これにより、図１３に示す集積回路
装置と同様、ゲートアレイ方式の集積回路装置であって
も効率的にバッファ回路とテスト用回路であるバウンダ
リースキャンレジスタとを接続することができる。
の実施例である集積回路装置の構成を示す図である。こ
の図１４に示す集積回路装置の構成は、図１３に示す集
積回路装置の構成と以下の点で異なっている。すなわ
ち、図１４（Ｂ）に示すように、バッファセル５１に対
して２つのＦ−ＢＳＲ７９が配置される。このＦ−ＢＳ
Ｒは入力バッファ回路および出力バッファ回路いずれに
も接続可能である。これにより、図１３に示す集積回路
装置と同様、ゲートアレイ方式の集積回路装置であって
も効率的にバッファ回路とテスト用回路であるバウンダ
リースキャンレジスタとを接続することができる。
【０１７３】バッファ回路５１ａの形成領域に対しては
Ｆ−ＢＳＲ７９ａおよび７９ｂが設けられ、バッファ回
路５１ｂの形成領域に対してはＦ−ＢＳＲ７９ｃ，７９
ｄが設けられ、バッファ回路５１ｃ形成領域に対して
は、Ｆ−ＢＳＲ７９ｅおよび７９ｆが配置される。バッ
ファ回路５１ｄ形成領域に対してはＦ−ＢＳＲ７９ｇお
よび７９ｈが配置される。
Ｆ−ＢＳＲ７９ａおよび７９ｂが設けられ、バッファ回
路５１ｂの形成領域に対してはＦ−ＢＳＲ７９ｃ，７９
ｄが設けられ、バッファ回路５１ｃ形成領域に対して
は、Ｆ−ＢＳＲ７９ｅおよび７９ｆが配置される。バッ
ファ回路５１ｄ形成領域に対してはＦ−ＢＳＲ７９ｇお
よび７９ｈが配置される。
【０１７４】接続構成において、バッファ回路５１ａは
出力バッファ回路を構成し、Ｆ−ＢＳＲ７９ａに接続さ
れる。バッファ回路５１ｂはトライステート出力バッフ
ァ回路を構成し、その制御端子ＣがＦ−ＢＳＲ７９ｃに
接続され、そのデータ入力端子ＩがＦ−ＢＳＲ７９ｄに
接続される。バッファ回路５１ｃは双方向バッファ回路
を構成し、そのデータ出力端子ＯがＦ−ＢＳＲ７９ｂに
接続され、その制御端子ＣがＦ−ＢＳＲ７９ｅに接続さ
れ、そのデータ入力端子ＩがＦ−ＢＳＲ７９ｆに接続さ
れる。バッファ回路５１ｄは入力バッファ回路であり、
そのデータ出力端子ＯがＦ−ＢＳＲ７９ｇに接続され
る。
出力バッファ回路を構成し、Ｆ−ＢＳＲ７９ａに接続さ
れる。バッファ回路５１ｂはトライステート出力バッフ
ァ回路を構成し、その制御端子ＣがＦ−ＢＳＲ７９ｃに
接続され、そのデータ入力端子ＩがＦ−ＢＳＲ７９ｄに
接続される。バッファ回路５１ｃは双方向バッファ回路
を構成し、そのデータ出力端子ＯがＦ−ＢＳＲ７９ｂに
接続され、その制御端子ＣがＦ−ＢＳＲ７９ｅに接続さ
れ、そのデータ入力端子ＩがＦ−ＢＳＲ７９ｆに接続さ
れる。バッファ回路５１ｄは入力バッファ回路であり、
そのデータ出力端子ＯがＦ−ＢＳＲ７９ｇに接続され
る。
【０１７５】上述のように、バッファ回路５１のそれぞ
れに対しては２つのＦ−ＢＳＲ７９が隣接して配置され
ているため、各バッファ回路は必要なバウンダリースキ
ャンレジスタＢＳＲをその近傍の未使用ＢＳＲセルから
選択し、配線形成領域３２０を介して金属配線により接
続すれば所望の接続構成が得られる。
れに対しては２つのＦ−ＢＳＲ７９が隣接して配置され
ているため、各バッファ回路は必要なバウンダリースキ
ャンレジスタＢＳＲをその近傍の未使用ＢＳＲセルから
選択し、配線形成領域３２０を介して金属配線により接
続すれば所望の接続構成が得られる。
【０１７６】なお、図１２および図１３に示すように１
つのバッファ回路に対して２つの任意のＢＳＲを設置す
る場合、バッファ回路へできるだけ近くに設けられたＢ
ＳＲを接続する必要があるため、好ましくは、双方向バ
ッファとトライステートバッファ回路は連続して３つ以
上配置しないことが必要とされる。
つのバッファ回路に対して２つの任意のＢＳＲを設置す
る場合、バッファ回路へできるだけ近くに設けられたＢ
ＳＲを接続する必要があるため、好ましくは、双方向バ
ッファとトライステートバッファ回路は連続して３つ以
上配置しないことが必要とされる。
【０１７７】（実施例１１）図１５はこの発明の第１１
の実施例である集積回路装置の構成を示す図である。図
１５において、集積回路装置（チップ）５０は、内部論
理を実現するための基本セル列を含むゲートアレイ領域
５０が複数列配置される内部機能領域５２と、内部機能
領域５２の外周に沿って配置されるバッファ回路５１
と、バッファ回路５１各々に対応してバッファ回路５１
の外側のチップ５０の外周に沿って配置されるパッド３
５を含む。
の実施例である集積回路装置の構成を示す図である。図
１５において、集積回路装置（チップ）５０は、内部論
理を実現するための基本セル列を含むゲートアレイ領域
５０が複数列配置される内部機能領域５２と、内部機能
領域５２の外周に沿って配置されるバッファ回路５１
と、バッファ回路５１各々に対応してバッファ回路５１
の外側のチップ５０の外周に沿って配置されるパッド３
５を含む。
【０１７８】チップ５０はさらに、内部機能領域５２内
においてゲートアレイ領域７０の外周に沿って配置され
るテスト回路形成領域９１を含む。このテスト回路形成
領域９１は、ゲートアレイ領域７０と同一列または最外
列のゲートアレイ領域７０の外部に隣接して配置され
る。
においてゲートアレイ領域７０の外周に沿って配置され
るテスト回路形成領域９１を含む。このテスト回路形成
領域９１は、ゲートアレイ領域７０と同一列または最外
列のゲートアレイ領域７０の外部に隣接して配置され
る。
【０１７９】このテスト回路形成領域９１には、図２４
に示すテスト回路ブロック５４の構成要素または図２５
に示す基本セル列からなる基本セルゲートアレイ領域６
０に不規則に分散して配置されるテスト回路の構成要素
６１が集中して配置される。
に示すテスト回路ブロック５４の構成要素または図２５
に示す基本セル列からなる基本セルゲートアレイ領域６
０に不規則に分散して配置されるテスト回路の構成要素
６１が集中して配置される。
【０１８０】このテスト回路形成領域９１は、基本セル
ゲートアレイ領域７０に形成される基本セルと独立にそ
の構成要素を設定することができる。このテスト回路形
成領域９１には、図６に示す構造の基本セルが配置され
てもよく、予めＩ−ＢＳＲまたはＯ−ＢＳＲに設計され
たＢＳＲセルが配置されてもよい。また、バッファ回路
５１の実際の配置（入力バッファ、出力バッファ回路等
の配置）に合わせて対応の構造のＢＳＲセルが配置され
てもよい。
ゲートアレイ領域７０に形成される基本セルと独立にそ
の構成要素を設定することができる。このテスト回路形
成領域９１には、図６に示す構造の基本セルが配置され
てもよく、予めＩ−ＢＳＲまたはＯ−ＢＳＲに設計され
たＢＳＲセルが配置されてもよい。また、バッファ回路
５１の実際の配置（入力バッファ、出力バッファ回路等
の配置）に合わせて対応の構造のＢＳＲセルが配置され
てもよい。
【０１８１】配線長を低減するために、入力／出力バッ
ファ回路に接続されるバウンダリースキャンレジスタは
できるだけ対応のバッファ回路の近傍に配置される。こ
のテスト回路形成領域９１には、バウンダリースキャン
レジスタのみならずテスト動作を制御するための回路が
含まれてもよい。
ファ回路に接続されるバウンダリースキャンレジスタは
できるだけ対応のバッファ回路の近傍に配置される。こ
のテスト回路形成領域９１には、バウンダリースキャン
レジスタのみならずテスト動作を制御するための回路が
含まれてもよい。
【０１８２】基本セルゲートアレイ領域７０に代えて、
この領域にはビルディングブロック方式またはセルベー
ス方式に従って設計される回路ブロックがすべて配置さ
れる構成であってもよい。
この領域にはビルディングブロック方式またはセルベー
ス方式に従って設計される回路ブロックがすべて配置さ
れる構成であってもよい。
【０１８３】なお、第１ないし第１１の実施例において
は、バウンダリースキャンレジスタをテスト用回路とし
て説明している。しかしながら、このテスト用回路とし
ては、バッファ回路に接続されかつテストデータを処理
する機能を有するものであればこのバウンダリースキャ
ンレジスタに限定されることはない。
は、バウンダリースキャンレジスタをテスト用回路とし
て説明している。しかしながら、このテスト用回路とし
ては、バッファ回路に接続されかつテストデータを処理
する機能を有するものであればこのバウンダリースキャ
ンレジスタに限定されることはない。
【０１８４】
【発明の効果】以上のように、この請求項１ないし９記
載の発明によれば、入力／出力バッファ回路に接続され
るテスト用回路であるバウンダリースキャンレジスタを
テスト用回路形成領域内に必要最小限の数配置するよう
に構成しているため、未使用のバウンダリースキャンレ
ジスタの数を低減することができ、テスト回路形成領域
の規模を低減することができる。
載の発明によれば、入力／出力バッファ回路に接続され
るテスト用回路であるバウンダリースキャンレジスタを
テスト用回路形成領域内に必要最小限の数配置するよう
に構成しているため、未使用のバウンダリースキャンレ
ジスタの数を低減することができ、テスト回路形成領域
の規模を低減することができる。
【０１８５】また、入力／出力バッファ回路形成領域と
テスト回路形成領域とが隣接して設けられているため、
この両者間の接続する配線長を最小とすることができ
る。すなわち、配線効率が向上し、配線容量に伴う伝搬
遅延時間を低減することができる。
テスト回路形成領域とが隣接して設けられているため、
この両者間の接続する配線長を最小とすることができ
る。すなわち、配線効率が向上し、配線容量に伴う伝搬
遅延時間を低減することができる。
【０１８６】さらに内部機能領域と別にテスト回路形成
領域が配置されるため、このテスト用回路は内部機能領
域内に設けられる基本セルと別の構成を用いて実現する
ことができ、内部機能領域内に形成される基本セルにと
らわれず自由にこのテスト用回路の設計を実現すること
ができる。すなわち、テスト用回路内の内部配線、その
構成要素のトランジスタサイズを自由に設定することが
でき、回路規模および性能的にもテスト用回路の最適化
設計を実現することができる。
領域が配置されるため、このテスト用回路は内部機能領
域内に設けられる基本セルと別の構成を用いて実現する
ことができ、内部機能領域内に形成される基本セルにと
らわれず自由にこのテスト用回路の設計を実現すること
ができる。すなわち、テスト用回路内の内部配線、その
構成要素のトランジスタサイズを自由に設定することが
でき、回路規模および性能的にもテスト用回路の最適化
設計を実現することができる。
【０１８７】また、バッファ回路形成領域に対応して予
め所定数のテスト用回路を配置する構成とすれば、この
テスト用回路のセルおよび対応のバッファ回路を構成す
るセルおよび両者間を接続する配線領域セルを用いてチ
ップ周辺回路をこれらのセルの組合せによりライブラリ
化することが容易となる。
め所定数のテスト用回路を配置する構成とすれば、この
テスト用回路のセルおよび対応のバッファ回路を構成す
るセルおよび両者間を接続する配線領域セルを用いてチ
ップ周辺回路をこれらのセルの組合せによりライブラリ
化することが容易となる。
【０１８８】また、入力／出力バッファ回路に対応して
テスト回路形成領域が内部機能領域内の外部周辺に沿っ
て配置されるため、入力／出力バッファ回路とテスト用
回路との距離が短くなり、テスト用回路を不規則に分散
して配置する方法と比較して配線長を大幅に短くするこ
とができる。また、配線の局所集中を防止することがで
き、配線効率の向上および配線容量低減による伝搬遅延
時間を低減することが可能となる。
テスト回路形成領域が内部機能領域内の外部周辺に沿っ
て配置されるため、入力／出力バッファ回路とテスト用
回路との距離が短くなり、テスト用回路を不規則に分散
して配置する方法と比較して配線長を大幅に短くするこ
とができる。また、配線の局所集中を防止することがで
き、配線効率の向上および配線容量低減による伝搬遅延
時間を低減することが可能となる。
【０１８９】以上のようにこの発明によれば、バウンダ
リースキャン設計に従ったテスト用回路を備える集積回
路装置においてテスト用回路と入力／出力バッファ回路
間との配線を効率的に配置することができるとともにテ
スト用回路の利用効率の向上およびテスト用回路形成領
域の面積の低減を得ることができる。
リースキャン設計に従ったテスト用回路を備える集積回
路装置においてテスト用回路と入力／出力バッファ回路
間との配線を効率的に配置することができるとともにテ
スト用回路の利用効率の向上およびテスト用回路形成領
域の面積の低減を得ることができる。
【図１】この発明の第１の実施例である集積回路装置の
構成を示す図である。
構成を示す図である。
【図２】この発明の第２の実施例である集積回路装置の
構成を示す図である。
構成を示す図である。
【図３】この発明の第３の実施例である集積回路装置の
構成を示す図である。
構成を示す図である。
【図４】この発明の第４の実施例である集積回路装置の
構成を示す図である。
構成を示す図である。
【図５】この発明の第５の実施例である集積回路装置の
構成を示す図である。
構成を示す図である。
【図６】バウンダリースキャンレジスタをマスタ・スラ
イス工程で実現する際に用いられる基本セルの構造を示
す図である。
イス工程で実現する際に用いられる基本セルの構造を示
す図である。
【図７】図６に示す基本セルを用いて実現されるＦ−Ｂ
ＳＲの回路構造およびその際の基本セルの配線接続を示
す図である。
ＳＲの回路構造およびその際の基本セルの配線接続を示
す図である。
【図８】図６に示す基本セル構造を用いてＯ−ＢＳＲを
実現する際のＯ−ＢＳＲの回路構成およびそのときの基
本セルにおける配線接続を示す図である。
実現する際のＯ−ＢＳＲの回路構成およびそのときの基
本セルにおける配線接続を示す図である。
【図９】図６に示す基本セルを用いてＩ−ＢＳＲを実現
する際の、Ｉ−ＢＳＲの回路構成およびそのときの基本
セルの接続配線を示す図である。
する際の、Ｉ−ＢＳＲの回路構成およびそのときの基本
セルの接続配線を示す図である。
【図１０】この発明の第６の実施例である集積回路装置
の構成を示す図である。
の構成を示す図である。
【図１１】この発明の第７の実施例である集積回路装置
の構成を示す図である。
の構成を示す図である。
【図１２】この発明の第８の実施例である集積回路装置
の構成を示す図である。
の構成を示す図である。
【図１３】この発明の第９の実施例である集積回路装置
の構成を示す図である。
の構成を示す図である。
【図１４】この発明の第１０の実施例である集積回路装
置の構成を示す図である。
置の構成を示す図である。
【図１５】この発明の第１１の実施例である集積回路装
置の構成を示す図である。
置の構成を示す図である。
【図１６】バウンダリースキャン設計されたチップを搭
載したボードの構成を示す図である。
載したボードの構成を示す図である。
【図１７】内部テストモード時におけるテストデータの
流れを示す図である。
流れを示す図である。
【図１８】外部テストモード時におけるテストデータの
流れを示す図である。
流れを示す図である。
【図１９】サンプルテストモード時におけるデータの流
れを示す図である。
れを示す図である。
【図２０】バウンダリースキャンレジスタの構成の一例
を示す図である。
を示す図である。
【図２１】チップへの入力データを受ける端子に結合さ
れるバウンダリースキャンレジスタの構成を示す図であ
る。
れるバウンダリースキャンレジスタの構成を示す図であ
る。
【図２２】チップ出力端子へデータを伝達するバウンダ
リースキャンレジスタの構成を示す図である。
リースキャンレジスタの構成を示す図である。
【図２３】従来の集積回路装置におけるバッファ回路と
バウンダリースキャンレジスタとの接続形態を示す図で
ある。
バウンダリースキャンレジスタとの接続形態を示す図で
ある。
【図２４】従来のバウンダリースキャン設計によるテス
ト回路を内蔵する集積回路装置の構成を示す図である。
ト回路を内蔵する集積回路装置の構成を示す図である。
【図２５】従来のテスト回路内蔵ゲートアレイ集積回路
装置の構成を示す図である。
装置の構成を示す図である。
【図２６】従来の集積回路装置のさらに他の構成を示す
図である。
図である。
３５ パッド ５０ チップ（集積回路装置） ５１ バッファ回路（バッファセル） ５１′ バッファ回路の下地（バッファ回路手段） ７２ バウンダリースキャンレジスタ ７３ Ｆ−ＢＳＲ ７５ ＢＳＲセル ７７ ＢＳＲセル ７８ ＢＳＲセル ７９ Ｆ−ＢＳＲセル ８１ 配線セル ９１ テスト回路形成領域 ７０ 基本セルアレイ領域 ２００ 周辺回路形成領域 ２１０ バッファ回路形成領域 ２２０ パッド形成領域 ３００ テスト回路形成領域 ３１０ ＢＳＲ形成領域 ３２０ 配線領域 ４１０ テスト用回路用基本セルアレイ ４２０ テスト用回路のための基本セルアレイ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝本 功 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社カスタム エル・エス・アイ 設計技術開発センター内 (56)参考文献 特開 昭58−190036（ＪＰ，Ａ) 特開 平１−134281（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 H01L 21/66 G06F 11/22
Claims (9)
- 【請求項１】 所望の機能を実現するための内部回路が
形成される内部機能領域と、前記内部機能領域の外部周
辺に配置され、装置外部と信号の入出力を行なうための
バッファ回路が形成される周辺回路形成領域とを備え、
前記バッファ回路は、その種類として、装置外部からの
信号を入力するための入力バッファ回路と、装置外部へ
信号を出力するための出力バッファ回路とを含む集積回
路装置において、 前記内部機能領域と前記周辺回路形成領域との間に両者
に隣接して一列に配置され、その個数が前記バッファ回
路の個数の１倍以上３倍未満であり、装置の動作機能を
バウンダリースキャンテストするためのテスト信号を伝
達する機能を有するテスト用回路からなるテスト用回路
領域と、前記入力バッファ回路あるいは前記出力バッフ
ァ回路を選択的な配線接続により前記テスト用回路と接
続する配線領域とからなるテスト回路形成領域を備える
ことを特徴とする集積回路装置。 - 【請求項２】 請求項１記載の集積回路装置において、 前記テスト回路形成領域には、同一構成の複数の単位セ
ルが一列にテスト用回路領域として配置され、 前記テスト用回路領域はスライス工程により入力バッフ
ァ回路に接続される第１のテスト用回路と、 前記スライス工程により出力バッファ回路に接続される
第２のテスト用回路とを備えることを特徴とする集積回
路装置。 - 【請求項３】 請求項１記載の集積回路装置において、 入力バッファ回路および出力バッファ回路いずれにも接
続可能であるテスト用回路を備えることを特徴とする集
積回路装置。 - 【請求項４】 請求項１記載の集積回路装置において、 入力バッファ回路に接続される第１のテスト用回路と、
出力バッファ回路に接続される第２のテスト用回路とを
含み、前記第１のテスト用回路の数がバッファ回路の数
以下であるテスト用回路領域を備えることを特徴とする
集積回路装置。 - 【請求項５】 請求項１記載の集積回路装置において、 前記テスト回路形成領域には、１つのバッファ回路に対
して２つのテスト用回路を備えることを特徴とする集積
回路装置。 - 【請求項６】 請求項５記載の集積回路装置において、 同一種類のバッファ回路に接続される２つのテスト用回
路を備えることを特徴とする集積回路装置。 - 【請求項７】 請求項５記載の集積回路装置において、 入力バッファ回路に接続される第１のテスト用回路と、
出力バッファ回路に接続される第２のテスト用回路とを
備えることを特徴とする集積回路装置。 - 【請求項８】 請求項５記載の集積回路装置において、 スライス工程により出力バッファ回路に接続される第１
のテスト用回路と、前記スライス工程により入力バッフ
ァ回路に接続される第２のテスト用回路とを備えること
を特徴とする集積回路装置。 - 【請求項９】 請求項５記載の集積回路装置において、 入力バッファ回路および出力バッファ回路のいずれにも
接続可能な２つのテスト用回路を備えることを特徴とす
る集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288834A JP2951775B2 (ja) | 1991-11-05 | 1991-11-05 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3288834A JP2951775B2 (ja) | 1991-11-05 | 1991-11-05 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05126917A JPH05126917A (ja) | 1993-05-25 |
| JP2951775B2 true JP2951775B2 (ja) | 1999-09-20 |
Family
ID=17735356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3288834A Expired - Fee Related JP2951775B2 (ja) | 1991-11-05 | 1991-11-05 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2951775B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPH01134281A (ja) * | 1987-11-19 | 1989-05-26 | Nec Corp | ゲートアレイ |
-
1991
- 1991-11-05 JP JP3288834A patent/JP2951775B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05126917A (ja) | 1993-05-25 |
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