JPS58190036A - ゲ−ト・アレイ大規模集積回路装置 - Google Patents

ゲ−ト・アレイ大規模集積回路装置

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JPS58190036A
JPS58190036A JP57067139A JP6713982A JPS58190036A JP S58190036 A JPS58190036 A JP S58190036A JP 57067139 A JP57067139 A JP 57067139A JP 6713982 A JP6713982 A JP 6713982A JP S58190036 A JPS58190036 A JP S58190036A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明はＣＭＯ８（相補形・金属・酸化膜・半導体）デ
ート・アレイ大規模集積装置に関し、特にＬＳＩチップ
上の内部回路用セル・アレイ領域と周辺回路領域との間
に汎用セル・アレイ領域全役けたことにより、内部回１
Ｍ８試馳等の多くの機能を実現可能にしたケ“−ト・ア
レイ大規模集積回路装置に関する。
（２）発明の背景 マスタースライス方式によるＣＭＯＳダート・アレイ大
規模集積回路（以下ＬＳＩと称する）においては、ＬＳ
Ｉ使用者の要求の多様化およびＬＳＩの試験を容易にす
る方法への対応が強く望まれている。
（３）従来技術と問題点 従来のＣＭＯＳダート・アレイＬＳＩは、ＮチャネルＭ
Ｏ８）ランジスタとＰチャネルＭＯ８）ランジスタのゲ
ート全共通にしたＣＭＯＳベーシック・セルな多数配設
してなる内部回路用セル・アレイ領域と、ＬＳＩ外部と
のインタフェース回路である入カパッファ回路、出力バ
ッファ回路、保護回路、入出力パッド等が配置されてい
る周辺回路領域とを備えている。内部回路用セル・アレ
イ領域のベーシック・セルは、インバータ、ＮＡＮＤ　
）ｌ′４−ト、Ｎ０Ｒ）１′ｈ−ト、フリップ・７０ツ
ノ等の必要な機能に応じて適宜配線を施すことによ如有
効に利用することができる。
゛　しかしながら、周辺回路領域のトランジスタは、人
力バッファ回路、出力バッファ回路、双方向バッファ回
路等の限られた回路しか実現できないようにレイアウト
されている。このため、ＬＳＩ使用者の要求に応じて、
例えばシュミット回路やクロックゲート回路等の別の回
路を周辺回路領域内に形成することができないという問
題がある。また、シフトレジスタ全周辺回路領域に形成
することも不用能なので、内部セル・アレイ領域に形成
された回路の試験全行う試験回路も周辺回路領域に形成
できないという問題もある。試験回路１ＬｓＩ内部に形
成しようとすると、内部セル・アレイ領域の一部全試験
回路用に提供しなければならず、内部セル・アレイ領域
の有効利用が阻まれる。さらに、周辺回路領域における
入カパッファ回路會構成するトランジスタの数は、出力
バッファ回路や入出力ハッファ回路全構成するトランジ
スタの数よシ少なくて済み、しかも、周辺回路領域のト
ランジスタは同一のパターンで規則正しく配列されてい
るので、人力バッファ回路が構成される領域ではトラン
ジスタが余ってしまい、この余ったトランジスタは他の
用途に使用されることなく、無駄々ものとガっていると
いう問題もある。
（４）発明の目的 本発明の目的は上述の従来技術における諸問題にかんが
み、周辺回路用領域に隣接して汎用セル・アレイ領域を
設けるという構想に基づき、ＣＭｏ５ヶ″′−ト・アレ
イＬＳＩにおいて、内部セル・アレイ領域音用いない試
験回Ｍ’に汎用セル・アレイ領域に形成して内部セル・
アレイ領域内のすべての回路の試験を行うこと全可能な
らしめると共に、ＬＳＩ便用者の費求に尾じて、例えば
シュミットトリガ回路やクロックゲート回路等の任意の
回ｊ１８會汎用セル・アレイ領域に形成すること全可能
ならしめることＶこある。
（５）発明の構成 上記の目的を達成するための本発明の要旨は、内部ベー
シック・セルが配置された内部回路用セル・アレイ領域
と該内部回路用セル・アレイ領域の外部周辺に配置され
、少なくとも人力バッファ回路および出力バッファ回路
金偏えた周辺回路領域とを具備し、該内部セル・アレイ
領域と該周辺回路領域との間に該周辺回路領域に隣接し
て、汎用セル・アレイが配置された汎用セル・アレイ領
域を設け、該汎用セル・アレイの一部は、少なくとも該
出力バッファ回路の機能の一部を代行するように配線が
施されておシ、該汎用セル・アレイの他の一部は、少な
くとも該内部ベーシック・セルの試験を行うための試験
回路として構成されていることを特徴とするゲートアレ
イ大規模集積回路装置にある。
（６）発明の実施例 以下本発明の実施例全図面によって説明する。
図面（付されている＋ｉｊ−参照番号および同一参照符
号は同一対象ｋｍしている〇 第１図は本発明の一実施例によるＣＭＯＳダートアレイ
ＬＳＩの概略を示す平面図である。第１図において、Ｌ
ＳＩテップ１の中央部には内部セル・アレイ領域２が存
在しており、周辺部には周辺回路領域３が存在している
。本発明により、汎用セルアレイ領域４が、内部セル・
アレイ領域２と周辺回路領域３との間に、周辺回路領域
３に隣接して設けられている。
内部セル・アレイ領域２にはＣＭＯＳダート・アレイ５
が配線領域６を挾んで規則正しく配列されている。
周辺回路領域３は、入力バッファ回路、出力バッファ回
路、双方向バッファ回路等、ＬＳＩ外部とのインタフェ
ース回路や保護回路を構成するトランジスタが配置され
ているトランジスタ領域７と、入出力用・セット８が配
置されている領域とからなっている。
本発明により設けられた汎用セル・アレイ領域４には、
後に詳述するように、ＭＯＳトランジスタがアレイ状に
配置されている。図において、汎用セル・アレイ領域４
のなかで斜線で示した部分に隣接している周辺回路領域
は比較的少数のトランジスタしか必要としない入力バッ
ファ回路が構成される領域であｐ、従って上記斜線部分
は周辺回路領域の中の回路とは独立に、ＬＳＩ使用者の
賛求に応じて、例えばシュミット・トリガ回路やクロッ
ク・ダート回１ｌｉ８等、任意の回路全構成できる領域
である。また、汎用セル・アレイ領域４のなかでＸ印で
示した部分のトランジスタは、この部分に隣接する周辺
回路領域のトランジスタと共に出力バッファ回路や双方
向バッファ回ｊｉｉ！Ｓ’ｅ構成する。
第２図は第１図の一部の拡大図である。第２図において
、ＣＭｏ５ゲート・アレイ５の各々は、マスタースライ
ス方式によって形成された多数のベーシック・セル９か
らなっている。また、汎用セル・アレイ領域４には、本
実施例においては、多数のＮチャネルＭＯＳトランジス
タ１０からなる一列のＮチャネル・トランジスタ・アレ
イ１１と、多数のＰチャネルＭＯ８）ランジスタ１２か
らなる一列のＰチャネル・トランジスタ・アレイ１３と
が配置されている。
第３図は第２図の一部を更に詳細に示す拡大図である。
第３図において、内部セル・アレイ領域２内のＣＭＯＳ
ダート・アレイ５の各々に含まれるベーシック・セル９
の各々は領域１４によって互いに分離されており、各ベ
ーシックセル９は半導体基板１５の上に絶縁層（図示せ
ず）を介して形成された２つのダート電極１６および１
７と、これらのダート電極全マスクとして半導体基板１
５の表面近くに形成されたＰ膨拡散層１８およびＮ膨拡
散層１９全備えている。ダート電極１６とＰ膨拡散層１
８とでＰチャネルＭＯ８）ランジスタＱ１が形成されて
おシ、ダート電極１６とＮ形波散層１９とでＮチャネル
ＭＯＳトランジスタＱ２が形成されておシ、ダート電極
１７とＰ膨拡散層１８とでＰチャネルＭＯ８）ランジス
タＱ３が形成されておシ、ダート電極１７とＮ形波散層
１９とでＮチャネルＭＯ８）ランジスタＱ４が形成され
ている。
ＰチャネルＭＯ８）ランジスタＱｔ　とＮチャネルＭＯ
８）ランジスタＱ２とはダート電極１６を共通にしてい
る。ＰチャネルＭＯ８）ランジスタＱ３とＮチャネルＭ
Ｏ８）ランジスタＱ４とはダート電極１７を共通ドして
いる。
周辺回路領域３内のトランジスタ領域７には、１つの入
出力パッド８に対応して、保護ダイオード領域２０、入
カパッファ回路領塚２１、出力バッファ回路領域２２が
設けられている。
本発明によシ設けられた汎用セル・プレイ領域４には、
１つの入出力パッド８に対して、１つのＮチャネル・ト
ランジスタ・アレイ１１と１つのＰチャネル・トランジ
スタ・アレイ１３とが配置されている。各Ｎチャネル・
トランジスタ・アレイ１１は、半導体基板１５の上に絶
縁層（図示せず）を介して形成された多数のダート電極
２３と、これらのダート電極２３をマスクとして半導体
基板１５０表面近くに形成されたＮ膨拡散層２４とで構
成される多数のＮチャネルＭＯ８）ランジスタ１０會備
えている。各Ｐチャネル・トランジスタ・アレイ１３も
同様に、ｒ−）電極２５とＰ膨拡散層２６とで構成され
る多数のＰチャネルＭＯ８）ランジスタ１２全備えてい
る。
第４図は第３図に示した周辺回路領域３および汎用セル
・アレイ領域４の一部の回路の一例を示すブロック回路
図である。第４図において、人出カパソド８＋に接続さ
れた周辺回路７１は入力バッファ回路であり、入力バッ
ファ回！８７１の出力は内部セル・アレイ領域２に配置
されているベーシック・セル・アレイの入力端ＩＮＫ：
接続されている。入出力パッド８２に接続された周辺回
路７２はスリーステート出力２７７７回路であｐ、その
入力はベーシック・セル・アレイの出力端ＯＴに接続さ
れておシ、そのコントロール端子はベーシック・セル・
アレイのコントロール端子Ｃに接続されている。入出力
パッド８３に接続された周辺回Ｍ７ｍＶ！スリーステー
ト双方向パッンア回路であり、その出力、入力、および
コントロール端子はそれぞれ、ベーシック・セル・アレ
イの入力端ＩＮ、出力端ＯＴ、およびコントロール端子
ＣＫ接続されている。入出力パッド８４に接続された周
辺回路７４は出力バッファ回路であり、その人力しユベ
ーシ、り・セル・アレイの出力端ＯＴに接続されている
。
入力・々ッファ回路７１を構成するトランジスタの数は
、スリースチー１・出力バッファ回路７□、スリーステ
ート双方向バッファ回路７３、または出力バッファ回路
７４を構成するトランジスタの数より少数で済む。この
ため、入力パッファ回路７１に隣接する汎用セル・アレ
イ４１はＬＳＩ使用名による所望の用途ｉ／Ｃ使用する
ことができる。一方、スリーステート出力パッファ回ｊ
１８７２、スリーステート双方向バッファ回路７３、ま
たは出力バッファ回路７４に隣接する汎用セル・アレイ
は、それぞれの回路？構成するトランジスタの一部に使
用されている。図において、１つの入出力パッドに対応
する汎用セル・アレイ領域には直列接続された７個のＮ
チャネルＭＯ８）ランジスタＱＮと直列接続された７個
のＰチャネルＭＯ８）ランノスタＱｐが存在している。
通常、入力パッファ回路７１は松数個連続して設けられ
ることが多いので、周辺回路を構成するためには用いら
れないトランジ（月） スタの数は極めて多くなる。例えば２個の入力パッファ
回路が連続して配置された場合は、汎用セル・アレイ領
域の１４個のＮチャネルＭＯ８）ランジスタと１４個の
Ｐチャネルλ４０８）ランジスタ全汎用セルとして使用
でき、３個の入力・１２７７回路が連続して配置された
場合は、２１個のＮチャネルＭＯ８）ランジスタと２１
個のＰチャネルＭＯＳトランジスタを汎用セルとして使
用できる、という具合である。かくして、第１図に斜線
で示した如く、多数のトランジスタを汎用セルとして使
用できる。
従来の周辺回路領域は、本発明における周辺回路領域３
と汎用セル・アレイ領域４全一体にして、周辺回路の構
成に必要なトランジスタを配置したものであり、汎用セ
ル・アレイ全台んでいなかったので、入力パッファ回路
の部分のトランジスタは使用されず、無駄なものになっ
ていた。
第５図は第１図から第３図に示した汎用セル・アレイ領
域４における配線パターンの一例としての１ビツト・シ
フトレジスタを示す拡大平面図で（１２） ある。第５図において、デート電極２３．ないし２３１
４　　とＮ形拡散領域２４とで直列に形成された１４個
のＮチャネルＭＯ８）ランジスタと、ダート電極２５１
ないし２５１４　　とＰ形拡散領域２６とで直列に形成
された１４個のＰチャネルＭＯ８）ランジスタとが示さ
れている。
ダート電極２３６は接地電位Ｖｉａに設定されており、
それによりダー　ト電極２３６に関するＮチャネルＭＯ
８）ランジスタＱＮＩ＋はノーｑ−ブリ・オフの状態に
なっている。同様にダート電極２５４は電源電位ｖＤＤ
Ｋ設足されており、それによシダート電極２５４に関す
るＰチャネルＭＯ８）ランノスタＱＰ４はノーマリ・オ
フの状態になっている。トランジスタＱｐ４にノーマリ
・オフにするととｒよシ、このトランジスタＱＰ４の両
側の回路は互いに電気的に分離される。同様ＶＣ、トラ
ンジスタＱＮ６のダート電位全■、に設定することによ
りＱＮａ　ｋノーマリ・オフになシ、このトランジスタ
ＱＰ４０両側の回路は互いに電気的に分離される。従来
は＠９合う回路を電気的に分離するためには、これらの
隣り合う回路の間に絶縁物からなる分離領域を設けなけ
ればならず、その分離領域の分だけ集積度が低下したが
、本発明によシ、上記の如く汎用セル・アレイの所望の
トランジスタをノーマリ・オフにすることにより隣り合
う回路の電気的分離を集積度全低下させることなく容易
に行うことができる。
各ダート電極およびトランジスタのソース、ドレインと
なる各拡散領域全適宜配線して、シフトレジスタが構成
されている。このシフトレジスタの等価回路全第６図に
示す。
第６図において、０で包囲したＮチャネルＭＯＳトラン
ジスタＱＮ１１およびＰチャネルＭＯ８）ランソスタＱ
Ｐ４はノーマリ・オフとなっでいる分離用トランジスタ
である。トランジスタＱＮＩ　ｒ　ＱＮ２　ｒＱｐｌ　
、　Ｑｐｌのダートに共通に印加される信号し。
は共通データＰまたはデータＳＤのいずれをロードする
かを決めるロード信号である。共通データＰはトランジ
スタＱＮＩ　＋　Ｑｐａのダートに共通に与えられる。
データＳＤはトランジスタＱｓｓとＱｐａのダートに共
通に与えられる。ＣＫｏ、ＣＫｏはクロツク信号であり
、ＣＫ　Ｉｄ　Ｑｐｓ　ＩＱｌｌｌｌ　ｒ　ＱＮ？＋　
ＱＮＩ２のダートに共通に与えられ、配はＱＰ？　ｌ　
ＱＮＩ　。
ＱｐＩｍ　＋　ＱＮＩ１のケ゛−トに共通に与えられる
。Ｑは出力信月であり、ＱＮＩ２のソースとＱｐｓｚの
ドレインの共通接続点から出力される。
第７図は第６図を更に簡単化した等価回路図である。第
６図および第７図においてＮ　ＱＮＩとＱｐｔでＣＭＯ
Ｓインバータ７１が構成されてお＃）、ＡＮＤｒ−ドア
２、ＡＮＤｒ−）７３及びＮＯＲター１−７４がＱＮＩ
Ｉ　＋ＱＮｓ　１ＱＮ４　ｊＱｎｓ　＋Ｑｐ１２＋Ｑｐ
ｓ　ｊＱｐｓ　ｒＱＰ６より構成されている。ＱＮ？　
＋Ｑｐａ　ＩＱＰｌｌｌＱＮｎ　　のケ゛−トにはクロ
ック信号ｃＫｏが与えられ、ＱＰ７１ＱＮ８　＋ＱＮＩ
Ｉ　Ｉ　Ｑｐｎには反転クロック信号ＣＫｏが与えられ
る。ＱＮＩとＱｐｅでインバータ７５が構成され、ＱＮ
ＩＯとＱｐＩｏでインバータ７６が構成され、ＱＮｌｌ
とＱｐＩｍでインバータ７７が構成されＮ　ＱＮＩ４と
ＱＰ１４でインバータ７８が構成されている。
第７図のシフトレジスタの動作全簡単に説明する。
ロード信号【、ｏの値が１″のときは共通データＰがＡ
ＮＤダート７２全通ってＮＯＲダート７４ｅこ入力され
、ロード信号ＬｏＯ値が”０″′のと＠はデータ８Ｄが
ＡＮＤゲート７３を通ってＮＯＲダート７４に入力され
る。ＮＯＲゲート７４に入力されたデータは、クロック
信号ＣＫｏおよびその反転信号ＣＫ。
に比して１ビツトずつトランジスタＱ？？またはＱＮ７
　Ｎ　インバータ７５、トランジスタＱｐ１ｔまたはＱ
Ｎｌｌ、およびインバータ７８全通って出力信号Ｑとし
て出力される。インバータ７７とトランジスタＱＰＳお
よびＱＮＩからなる正帰還ループは、インバータ７５の
入力データを安定化させるものである。同様に、インバ
ータ７８とトランジスタＱｐ□２およびＱＮＩｌｌ　か
らなる正帰還ループも、インバータ７６の入力データを
安定化させるものである。
第５図ないし第７図には１ビツトのシフトレジスタのみ
を示したが、実際には、汎用セル・プレイ領域４に第５
図に示した１ビツトのシフトレジスタを多数構成するこ
とも可能であシ、内部のベーシック・セルのすべて全試
験することが可能な試験回路全汎用セル・アレイ領域４
に形成できる。
第８図は第３図に示した周辺回路領域３および汎用セル
・アレイ領域４の一部の回路の他の一例を示すブロック
回路図である。第８図において、入出力・母ッド８５か
ら８１２のそれぞれに対応する周辺回路７ｓｆ）’ら７
１２のすべては入力バッファ回路となっている。入力バ
ッファ回路７６から７９までのすべてに対応する汎用セ
ル・アレイ領域４２に含まれるトランジスタはシフトレ
ジスタを構成している。入力パッファフｔｏおよび７Ｈ
に対応する汎用セル・アレイ領域４３に含まれるトラン
ジスタはフリップ・７０７ノを構成している。
汎用セル・アレイ領域４においては、上記のシフトレジ
スタやフリップ・フロップに限られることなく、他の任
意の回路を必要に応じて構成することができる。
第９図は汎用セル・アレイ領域４に形成し得るクロック
ゲートを示す回路図である。第９図において、電源電圧
ＶＤＤと接地電圧７．１１０間に、クロック信号ＣＫを
ダートに受けるＰチャネルＭＯＳトランジスタＱｐｏと
、ＣＭＯＳインバータと反転クロック信号ＣＫｉゲート
に受けるＮチャネルＭＯ８）ランジスタＱＮＯが直列に
接続されてクロックダートが構成されている。
従来、第９図に示す如きクロックｆ−）ｉＬｓＩ内部に
構成しようとすると、内部セル・アレイ領域のベーシッ
ク・セルを用いざるを得ながった。
ベーシック・セルは前述の如く、ＮチャネルＭＯＳトラ
ンジスタとＰチャネルＭＯ８）う／ジスタのケ”−トが
共通になっている。従って、１個のＰチャネルＭＯＥ！
　）ランジスタＱｐｏと１個のＮチャネルＭＯ８）ラン
ジスタＱＮｏｋクロックｒ−）用に提供するためには、
ベーシックセル内の２個のＰチャネルＭＯ８）ランジス
タと２個のＮチャネルＭＯ８）ランジスタを使わなけれ
ばならず、不便用のトランジスタが存在することになっ
て無駄が多かった。
本発明によれば、汎用セル・アレイ領域４内のＰチャネ
ルＭＯ８）ランジスタとＮチャネルＭＯ８）ランジスタ
のダートは別々なので、上記クロックグー）ｆ構成する
場合、ＣＭＯＳインバータのほがに、１個のＰチャネル
ＭＯ８）ランゾスタと１個のＮチャネルＭＯ８）ランジ
スタで済むため、汎用セル・アレイ領域全有効に利用で
きる◇ さらに、汎用セル・アレイ領域４円のＰチャネルＭＯＳ
トランジスタとＮチャネルＭＯＳトランジスタのダート
が別々であるので、ダート幅を異ならしめることによシ
、シュミットトリガ回路の様にＰチャネルトランジスタ
とＮチャネルトランジスタのダート幅Ｗが異なる回路も
容易ＶＣ，構成することができる。
以上の説明において、汎用セル・アレイ領域４には一列
のＰチャネル・トランジスタ・アレイと一列のＮチャネ
ル・トランジスタ・アレイを配置した例を示したが、更
にそれぞれ二列以上全配置しても本発明の本質は変らな
い。
（７）発明の詳細 な説明したように、本発明によれば、ＣＭｏ５ケ°−ト
・アレイＬＳＩにおいて、周辺回路領域に隣接して汎用
セル・アレイ領域全般けたことにょシ、内部セル・アレ
イ領域の回路のすべてを試験する、（１９）− ことができる試験回路會、内部セル・アレイ領域全犠牲
にすることなく構成することが可能になると共に、ＬＳ
Ｉ使用者の要求に応じて、例えばシュミット回路やクロ
ックｆ−ト回路等の任意の回路を汎用セル・アレイ領域
に効率よく構成することが可能と々り、ＬＳＩの製造歩
留シの向上およびＬＳＩの機能の多様代金図ることがで
きる。
【図面の簡単な説明】
第１図は本発明の一実施例によるＣＭＯＳゲートアレイ
ＬＳＩの概略を示す平面図、第２図は第１図の一部の拡
大図、第３図は第２図の一部を更に詳細に示す拡大図、
第４図は第３図に示した周辺回路領域３および汎用セル
・アレイ領域４の一部の回路の一例を示すブロック回路
図、第５図は第１図から第３図に示した汎用セル・アレ
イ領域４における配線ノＪ？ターンの一例としての１ビ
ツト・シフトレジスタを示す拡大平面図、第６図は第５
図のシフトレジスタの等価回路図、第７図は第６図を更
に簡単化した等価回路図、第８図は第３図に示した周辺
回路領域３および汎用セル・アレイ領（２０） 域４の一部の回路の他の一例を示すブロック回路図、そ
して第９図は汎用セル・アレイ領域４に形成し得るクロ
ック・ダートを示す回路図である。 １・・・ＬＳＩチップ、２・・・内部セル・アレイ領域
、３・・・周辺回路領域、４・・・汎用セル・アレイ領
域、５・・・ＣＭＯＳダート・アレイ、６・・・配線領
域、８・・・入出カッ臂ソド、９・・・ベーシック・セ
ル、１１・・・Ｎチャネル・トランジスタ・アレイ、１
３・・・Ｐチャネル・トランジスタ・アレイ。 特許出願人 富士通株式会社 ％許出願代理人 弁理士　青　木　　　朗 弁理士西舘和之 ９ｆ理士内田幸刃 弁理士　山　口・　昭　之 第１図 第５図 第６図 第７図 第８図 手続補正書 昭和５８年　に月　７日 特許庁長官若　杉　和　夫殿 １、事件の表示 昭和５７年　特許願　　第０６７１３９号２、発明の名
称 ゲート・アレイ大規模集積回路装置 ３、補正をする者 事件との関係　　特許出願人 名称　（５２２）　　富士通株式会社 ４、代理人 （外　３　名） ５　補正の対象 （イ）明細書の「特許請求の範囲」の楠（ロ）明細１の
「発明の詳細な説明」の■Ｅう　図　面　（第５図、第
６図） ６　補正の内容 （イ）明細書の「特許請求の範囲」の欄を別紙の通り補
正する。 （ロ）明細書第５頁第３行から第１６行進の「内部ベー
シック・セルが・・・・・・にある。」を次の通り補正
する。 「複数のベーシックセルが配列されたベーシックセルア
レ１ｊｉｔｔ２と、該ベーシックセルアレイ領域の周囲
に配置された周辺回路領域とを具備し、該周辺回路領域
は、複数の入出力セルよ構成る入出力セルアレイと、枚
数の汎用セルより成る汎用セルアレイとからｒｉｉ−’
）　、Ｒｋ入出力セルは出力バツア回路の一部を構成す
るための素子群と、入力ッファ回路を構成するだめの素
子群とを備え、凡用セルは該出力バッファ回路の残りの
部分を構成するだめの複数のトランジスタを備え、且つ
複数の該トランジスタは、該出力バッファ回路を使用し
ない場合に所望の論理回路を構成しうる様に該汎用セル
内に配列されていることを特徴とするゲート・プレイ大
規模集積回路にある。」（ハ）図面第５図を別紙の通シ
補正する。 に）図面第６図を別紙の通シ補正する。 ７、　添附書類の目録 （１）　　補正特許請求の範囲　　　　　　１　通（２
）補正図梱（第５図、第６図）　各１　通２、特許請求
の範囲 の周囲に配置された周辺回路領域とを具備し、該ゲート
・アレイ大規模集積回路。 （３） 第５図 （１）

Claims (1)

  1. 【特許請求の範囲】 １、内部ベーシック　セルが配置された内部回路用セル
    ・アレイ領域と、該内部回路用セル・アレイ領域の外部
    周辺に配置され、少なくとも人カパッファ回路および出
    力バッファ回路を備えた周辺回路領域とを具備し、該内
    部セル・アレイ領域と該周辺回路領域との間に該周辺回
    路領域に隣接して、汎用セル・アレイが配置された汎用
    セル・アレイ領域金膜け、該汎用セル・アレイの一部は
    、少なくとも該出力バッファ回路の機能の一部を代行す
    るように配線が施されており、該汎用セル・アレイの他
    の一部は、少なくとも該内部ベージ。 り・セルの試験を行うための試験回路として構成されて
    いることを特徴とするケ゛−ドアレイ大規模集積回路装
    置。
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