JPS58190036A - ゲ−ト・アレイ大規模集積回路装置 - Google Patents
ゲ−ト・アレイ大規模集積回路装置Info
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- JPS58190036A JPS58190036A JP57067139A JP6713982A JPS58190036A JP S58190036 A JPS58190036 A JP S58190036A JP 57067139 A JP57067139 A JP 57067139A JP 6713982 A JP6713982 A JP 6713982A JP S58190036 A JPS58190036 A JP S58190036A
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明はCMO8(相補形・金属・酸化膜・半導体)デ
ート・アレイ大規模集積装置に関し、特にLSIチップ
上の内部回路用セル・アレイ領域と周辺回路領域との間
に汎用セル・アレイ領域全役けたことにより、内部回1
M8試馳等の多くの機能を実現可能にしたケ“−ト・ア
レイ大規模集積回路装置に関する。
ート・アレイ大規模集積装置に関し、特にLSIチップ
上の内部回路用セル・アレイ領域と周辺回路領域との間
に汎用セル・アレイ領域全役けたことにより、内部回1
M8試馳等の多くの機能を実現可能にしたケ“−ト・ア
レイ大規模集積回路装置に関する。
(2)発明の背景
マスタースライス方式によるCMOSダート・アレイ大
規模集積回路(以下LSIと称する)においては、LS
I使用者の要求の多様化およびLSIの試験を容易にす
る方法への対応が強く望まれている。
規模集積回路(以下LSIと称する)においては、LS
I使用者の要求の多様化およびLSIの試験を容易にす
る方法への対応が強く望まれている。
(3)従来技術と問題点
従来のCMOSダート・アレイLSIは、NチャネルM
O8)ランジスタとPチャネルMO8)ランジスタのゲ
ート全共通にしたCMOSベーシック・セルな多数配設
してなる内部回路用セル・アレイ領域と、LSI外部と
のインタフェース回路である入カパッファ回路、出力バ
ッファ回路、保護回路、入出力パッド等が配置されてい
る周辺回路領域とを備えている。内部回路用セル・アレ
イ領域のベーシック・セルは、インバータ、NAND
)l′4−ト、N0R)1′h−ト、フリップ・70ツ
ノ等の必要な機能に応じて適宜配線を施すことによ如有
効に利用することができる。
O8)ランジスタとPチャネルMO8)ランジスタのゲ
ート全共通にしたCMOSベーシック・セルな多数配設
してなる内部回路用セル・アレイ領域と、LSI外部と
のインタフェース回路である入カパッファ回路、出力バ
ッファ回路、保護回路、入出力パッド等が配置されてい
る周辺回路領域とを備えている。内部回路用セル・アレ
イ領域のベーシック・セルは、インバータ、NAND
)l′4−ト、N0R)1′h−ト、フリップ・70ツ
ノ等の必要な機能に応じて適宜配線を施すことによ如有
効に利用することができる。
゛ しかしながら、周辺回路領域のトランジスタは、人
力バッファ回路、出力バッファ回路、双方向バッファ回
路等の限られた回路しか実現できないようにレイアウト
されている。このため、LSI使用者の要求に応じて、
例えばシュミット回路やクロックゲート回路等の別の回
路を周辺回路領域内に形成することができないという問
題がある。また、シフトレジスタ全周辺回路領域に形成
することも不用能なので、内部セル・アレイ領域に形成
された回路の試験全行う試験回路も周辺回路領域に形成
できないという問題もある。試験回路1LsI内部に形
成しようとすると、内部セル・アレイ領域の一部全試験
回路用に提供しなければならず、内部セル・アレイ領域
の有効利用が阻まれる。さらに、周辺回路領域における
入カパッファ回路會構成するトランジスタの数は、出力
バッファ回路や入出力ハッファ回路全構成するトランジ
スタの数よシ少なくて済み、しかも、周辺回路領域のト
ランジスタは同一のパターンで規則正しく配列されてい
るので、人力バッファ回路が構成される領域ではトラン
ジスタが余ってしまい、この余ったトランジスタは他の
用途に使用されることなく、無駄々ものとガっていると
いう問題もある。
力バッファ回路、出力バッファ回路、双方向バッファ回
路等の限られた回路しか実現できないようにレイアウト
されている。このため、LSI使用者の要求に応じて、
例えばシュミット回路やクロックゲート回路等の別の回
路を周辺回路領域内に形成することができないという問
題がある。また、シフトレジスタ全周辺回路領域に形成
することも不用能なので、内部セル・アレイ領域に形成
された回路の試験全行う試験回路も周辺回路領域に形成
できないという問題もある。試験回路1LsI内部に形
成しようとすると、内部セル・アレイ領域の一部全試験
回路用に提供しなければならず、内部セル・アレイ領域
の有効利用が阻まれる。さらに、周辺回路領域における
入カパッファ回路會構成するトランジスタの数は、出力
バッファ回路や入出力ハッファ回路全構成するトランジ
スタの数よシ少なくて済み、しかも、周辺回路領域のト
ランジスタは同一のパターンで規則正しく配列されてい
るので、人力バッファ回路が構成される領域ではトラン
ジスタが余ってしまい、この余ったトランジスタは他の
用途に使用されることなく、無駄々ものとガっていると
いう問題もある。
(4)発明の目的
本発明の目的は上述の従来技術における諸問題にかんが
み、周辺回路用領域に隣接して汎用セル・アレイ領域を
設けるという構想に基づき、CMo5ヶ″′−ト・アレ
イLSIにおいて、内部セル・アレイ領域音用いない試
験回M’に汎用セル・アレイ領域に形成して内部セル・
アレイ領域内のすべての回路の試験を行うこと全可能な
らしめると共に、LSI便用者の費求に尾じて、例えば
シュミットトリガ回路やクロックゲート回路等の任意の
回j18會汎用セル・アレイ領域に形成すること全可能
ならしめることVこある。
み、周辺回路用領域に隣接して汎用セル・アレイ領域を
設けるという構想に基づき、CMo5ヶ″′−ト・アレ
イLSIにおいて、内部セル・アレイ領域音用いない試
験回M’に汎用セル・アレイ領域に形成して内部セル・
アレイ領域内のすべての回路の試験を行うこと全可能な
らしめると共に、LSI便用者の費求に尾じて、例えば
シュミットトリガ回路やクロックゲート回路等の任意の
回j18會汎用セル・アレイ領域に形成すること全可能
ならしめることVこある。
(5)発明の構成
上記の目的を達成するための本発明の要旨は、内部ベー
シック・セルが配置された内部回路用セル・アレイ領域
と該内部回路用セル・アレイ領域の外部周辺に配置され
、少なくとも人力バッファ回路および出力バッファ回路
金偏えた周辺回路領域とを具備し、該内部セル・アレイ
領域と該周辺回路領域との間に該周辺回路領域に隣接し
て、汎用セル・アレイが配置された汎用セル・アレイ領
域を設け、該汎用セル・アレイの一部は、少なくとも該
出力バッファ回路の機能の一部を代行するように配線が
施されておシ、該汎用セル・アレイの他の一部は、少な
くとも該内部ベーシック・セルの試験を行うための試験
回路として構成されていることを特徴とするゲートアレ
イ大規模集積回路装置にある。
シック・セルが配置された内部回路用セル・アレイ領域
と該内部回路用セル・アレイ領域の外部周辺に配置され
、少なくとも人力バッファ回路および出力バッファ回路
金偏えた周辺回路領域とを具備し、該内部セル・アレイ
領域と該周辺回路領域との間に該周辺回路領域に隣接し
て、汎用セル・アレイが配置された汎用セル・アレイ領
域を設け、該汎用セル・アレイの一部は、少なくとも該
出力バッファ回路の機能の一部を代行するように配線が
施されておシ、該汎用セル・アレイの他の一部は、少な
くとも該内部ベーシック・セルの試験を行うための試験
回路として構成されていることを特徴とするゲートアレ
イ大規模集積回路装置にある。
(6)発明の実施例
以下本発明の実施例全図面によって説明する。
図面(付されている+ij−参照番号および同一参照符
号は同一対象kmしている〇 第1図は本発明の一実施例によるCMOSダートアレイ
LSIの概略を示す平面図である。第1図において、L
SIテップ1の中央部には内部セル・アレイ領域2が存
在しており、周辺部には周辺回路領域3が存在している
。本発明により、汎用セルアレイ領域4が、内部セル・
アレイ領域2と周辺回路領域3との間に、周辺回路領域
3に隣接して設けられている。
号は同一対象kmしている〇 第1図は本発明の一実施例によるCMOSダートアレイ
LSIの概略を示す平面図である。第1図において、L
SIテップ1の中央部には内部セル・アレイ領域2が存
在しており、周辺部には周辺回路領域3が存在している
。本発明により、汎用セルアレイ領域4が、内部セル・
アレイ領域2と周辺回路領域3との間に、周辺回路領域
3に隣接して設けられている。
内部セル・アレイ領域2にはCMOSダート・アレイ5
が配線領域6を挾んで規則正しく配列されている。
が配線領域6を挾んで規則正しく配列されている。
周辺回路領域3は、入力バッファ回路、出力バッファ回
路、双方向バッファ回路等、LSI外部とのインタフェ
ース回路や保護回路を構成するトランジスタが配置され
ているトランジスタ領域7と、入出力用・セット8が配
置されている領域とからなっている。
路、双方向バッファ回路等、LSI外部とのインタフェ
ース回路や保護回路を構成するトランジスタが配置され
ているトランジスタ領域7と、入出力用・セット8が配
置されている領域とからなっている。
本発明により設けられた汎用セル・アレイ領域4には、
後に詳述するように、MOSトランジスタがアレイ状に
配置されている。図において、汎用セル・アレイ領域4
のなかで斜線で示した部分に隣接している周辺回路領域
は比較的少数のトランジスタしか必要としない入力バッ
ファ回路が構成される領域であp、従って上記斜線部分
は周辺回路領域の中の回路とは独立に、LSI使用者の
賛求に応じて、例えばシュミット・トリガ回路やクロッ
ク・ダート回1li8等、任意の回路全構成できる領域
である。また、汎用セル・アレイ領域4のなかでX印で
示した部分のトランジスタは、この部分に隣接する周辺
回路領域のトランジスタと共に出力バッファ回路や双方
向バッファ回jii!S’e構成する。
後に詳述するように、MOSトランジスタがアレイ状に
配置されている。図において、汎用セル・アレイ領域4
のなかで斜線で示した部分に隣接している周辺回路領域
は比較的少数のトランジスタしか必要としない入力バッ
ファ回路が構成される領域であp、従って上記斜線部分
は周辺回路領域の中の回路とは独立に、LSI使用者の
賛求に応じて、例えばシュミット・トリガ回路やクロッ
ク・ダート回1li8等、任意の回路全構成できる領域
である。また、汎用セル・アレイ領域4のなかでX印で
示した部分のトランジスタは、この部分に隣接する周辺
回路領域のトランジスタと共に出力バッファ回路や双方
向バッファ回jii!S’e構成する。
第2図は第1図の一部の拡大図である。第2図において
、CMo5ゲート・アレイ5の各々は、マスタースライ
ス方式によって形成された多数のベーシック・セル9か
らなっている。また、汎用セル・アレイ領域4には、本
実施例においては、多数のNチャネルMOSトランジス
タ10からなる一列のNチャネル・トランジスタ・アレ
イ11と、多数のPチャネルMO8)ランジスタ12か
らなる一列のPチャネル・トランジスタ・アレイ13と
が配置されている。
、CMo5ゲート・アレイ5の各々は、マスタースライ
ス方式によって形成された多数のベーシック・セル9か
らなっている。また、汎用セル・アレイ領域4には、本
実施例においては、多数のNチャネルMOSトランジス
タ10からなる一列のNチャネル・トランジスタ・アレ
イ11と、多数のPチャネルMO8)ランジスタ12か
らなる一列のPチャネル・トランジスタ・アレイ13と
が配置されている。
第3図は第2図の一部を更に詳細に示す拡大図である。
第3図において、内部セル・アレイ領域2内のCMOS
ダート・アレイ5の各々に含まれるベーシック・セル9
の各々は領域14によって互いに分離されており、各ベ
ーシックセル9は半導体基板15の上に絶縁層(図示せ
ず)を介して形成された2つのダート電極16および1
7と、これらのダート電極全マスクとして半導体基板1
5の表面近くに形成されたP膨拡散層18およびN膨拡
散層19全備えている。ダート電極16とP膨拡散層1
8とでPチャネルMO8)ランジスタQ1が形成されて
おシ、ダート電極16とN形波散層19とでNチャネル
MOSトランジスタQ2が形成されておシ、ダート電極
17とP膨拡散層18とでPチャネルMO8)ランジス
タQ3が形成されておシ、ダート電極17とN形波散層
19とでNチャネルMO8)ランジスタQ4が形成され
ている。
ダート・アレイ5の各々に含まれるベーシック・セル9
の各々は領域14によって互いに分離されており、各ベ
ーシックセル9は半導体基板15の上に絶縁層(図示せ
ず)を介して形成された2つのダート電極16および1
7と、これらのダート電極全マスクとして半導体基板1
5の表面近くに形成されたP膨拡散層18およびN膨拡
散層19全備えている。ダート電極16とP膨拡散層1
8とでPチャネルMO8)ランジスタQ1が形成されて
おシ、ダート電極16とN形波散層19とでNチャネル
MOSトランジスタQ2が形成されておシ、ダート電極
17とP膨拡散層18とでPチャネルMO8)ランジス
タQ3が形成されておシ、ダート電極17とN形波散層
19とでNチャネルMO8)ランジスタQ4が形成され
ている。
PチャネルMO8)ランジスタQt とNチャネルMO
8)ランジスタQ2とはダート電極16を共通にしてい
る。PチャネルMO8)ランジスタQ3とNチャネルM
O8)ランジスタQ4とはダート電極17を共通ドして
いる。
8)ランジスタQ2とはダート電極16を共通にしてい
る。PチャネルMO8)ランジスタQ3とNチャネルM
O8)ランジスタQ4とはダート電極17を共通ドして
いる。
周辺回路領域3内のトランジスタ領域7には、1つの入
出力パッド8に対応して、保護ダイオード領域20、入
カパッファ回路領塚21、出力バッファ回路領域22が
設けられている。
出力パッド8に対応して、保護ダイオード領域20、入
カパッファ回路領塚21、出力バッファ回路領域22が
設けられている。
本発明によシ設けられた汎用セル・プレイ領域4には、
1つの入出力パッド8に対して、1つのNチャネル・ト
ランジスタ・アレイ11と1つのPチャネル・トランジ
スタ・アレイ13とが配置されている。各Nチャネル・
トランジスタ・アレイ11は、半導体基板15の上に絶
縁層(図示せず)を介して形成された多数のダート電極
23と、これらのダート電極23をマスクとして半導体
基板150表面近くに形成されたN膨拡散層24とで構
成される多数のNチャネルMO8)ランジスタ10會備
えている。各Pチャネル・トランジスタ・アレイ13も
同様に、r−)電極25とP膨拡散層26とで構成され
る多数のPチャネルMO8)ランジスタ12全備えてい
る。
1つの入出力パッド8に対して、1つのNチャネル・ト
ランジスタ・アレイ11と1つのPチャネル・トランジ
スタ・アレイ13とが配置されている。各Nチャネル・
トランジスタ・アレイ11は、半導体基板15の上に絶
縁層(図示せず)を介して形成された多数のダート電極
23と、これらのダート電極23をマスクとして半導体
基板150表面近くに形成されたN膨拡散層24とで構
成される多数のNチャネルMO8)ランジスタ10會備
えている。各Pチャネル・トランジスタ・アレイ13も
同様に、r−)電極25とP膨拡散層26とで構成され
る多数のPチャネルMO8)ランジスタ12全備えてい
る。
第4図は第3図に示した周辺回路領域3および汎用セル
・アレイ領域4の一部の回路の一例を示すブロック回路
図である。第4図において、人出カパソド8+に接続さ
れた周辺回路71は入力バッファ回路であり、入力バッ
ファ回!871の出力は内部セル・アレイ領域2に配置
されているベーシック・セル・アレイの入力端INK:
接続されている。入出力パッド82に接続された周辺回
路72はスリーステート出力2777回路であp、その
入力はベーシック・セル・アレイの出力端OTに接続さ
れておシ、そのコントロール端子はベーシック・セル・
アレイのコントロール端子Cに接続されている。入出力
パッド83に接続された周辺回M7mV!スリーステー
ト双方向パッンア回路であり、その出力、入力、および
コントロール端子はそれぞれ、ベーシック・セル・アレ
イの入力端IN、出力端OT、およびコントロール端子
CK接続されている。入出力パッド84に接続された周
辺回路74は出力バッファ回路であり、その人力しユベ
ーシ、り・セル・アレイの出力端OTに接続されている
。
・アレイ領域4の一部の回路の一例を示すブロック回路
図である。第4図において、人出カパソド8+に接続さ
れた周辺回路71は入力バッファ回路であり、入力バッ
ファ回!871の出力は内部セル・アレイ領域2に配置
されているベーシック・セル・アレイの入力端INK:
接続されている。入出力パッド82に接続された周辺回
路72はスリーステート出力2777回路であp、その
入力はベーシック・セル・アレイの出力端OTに接続さ
れておシ、そのコントロール端子はベーシック・セル・
アレイのコントロール端子Cに接続されている。入出力
パッド83に接続された周辺回M7mV!スリーステー
ト双方向パッンア回路であり、その出力、入力、および
コントロール端子はそれぞれ、ベーシック・セル・アレ
イの入力端IN、出力端OT、およびコントロール端子
CK接続されている。入出力パッド84に接続された周
辺回路74は出力バッファ回路であり、その人力しユベ
ーシ、り・セル・アレイの出力端OTに接続されている
。
入力・々ッファ回路71を構成するトランジスタの数は
、スリースチー1・出力バッファ回路7□、スリーステ
ート双方向バッファ回路73、または出力バッファ回路
74を構成するトランジスタの数より少数で済む。この
ため、入力パッファ回路71に隣接する汎用セル・アレ
イ41はLSI使用名による所望の用途i/C使用する
ことができる。一方、スリーステート出力パッファ回j
1872、スリーステート双方向バッファ回路73、ま
たは出力バッファ回路74に隣接する汎用セル・アレイ
は、それぞれの回路?構成するトランジスタの一部に使
用されている。図において、1つの入出力パッドに対応
する汎用セル・アレイ領域には直列接続された7個のN
チャネルMO8)ランジスタQNと直列接続された7個
のPチャネルMO8)ランノスタQpが存在している。
、スリースチー1・出力バッファ回路7□、スリーステ
ート双方向バッファ回路73、または出力バッファ回路
74を構成するトランジスタの数より少数で済む。この
ため、入力パッファ回路71に隣接する汎用セル・アレ
イ41はLSI使用名による所望の用途i/C使用する
ことができる。一方、スリーステート出力パッファ回j
1872、スリーステート双方向バッファ回路73、ま
たは出力バッファ回路74に隣接する汎用セル・アレイ
は、それぞれの回路?構成するトランジスタの一部に使
用されている。図において、1つの入出力パッドに対応
する汎用セル・アレイ領域には直列接続された7個のN
チャネルMO8)ランジスタQNと直列接続された7個
のPチャネルMO8)ランノスタQpが存在している。
通常、入力パッファ回路71は松数個連続して設けられ
ることが多いので、周辺回路を構成するためには用いら
れないトランジ(月) スタの数は極めて多くなる。例えば2個の入力パッファ
回路が連続して配置された場合は、汎用セル・アレイ領
域の14個のNチャネルMO8)ランジスタと14個の
Pチャネルλ408)ランジスタ全汎用セルとして使用
でき、3個の入力・1277回路が連続して配置された
場合は、21個のNチャネルMO8)ランジスタと21
個のPチャネルMOSトランジスタを汎用セルとして使
用できる、という具合である。かくして、第1図に斜線
で示した如く、多数のトランジスタを汎用セルとして使
用できる。
ることが多いので、周辺回路を構成するためには用いら
れないトランジ(月) スタの数は極めて多くなる。例えば2個の入力パッファ
回路が連続して配置された場合は、汎用セル・アレイ領
域の14個のNチャネルMO8)ランジスタと14個の
Pチャネルλ408)ランジスタ全汎用セルとして使用
でき、3個の入力・1277回路が連続して配置された
場合は、21個のNチャネルMO8)ランジスタと21
個のPチャネルMOSトランジスタを汎用セルとして使
用できる、という具合である。かくして、第1図に斜線
で示した如く、多数のトランジスタを汎用セルとして使
用できる。
従来の周辺回路領域は、本発明における周辺回路領域3
と汎用セル・アレイ領域4全一体にして、周辺回路の構
成に必要なトランジスタを配置したものであり、汎用セ
ル・アレイ全台んでいなかったので、入力パッファ回路
の部分のトランジスタは使用されず、無駄なものになっ
ていた。
と汎用セル・アレイ領域4全一体にして、周辺回路の構
成に必要なトランジスタを配置したものであり、汎用セ
ル・アレイ全台んでいなかったので、入力パッファ回路
の部分のトランジスタは使用されず、無駄なものになっ
ていた。
第5図は第1図から第3図に示した汎用セル・アレイ領
域4における配線パターンの一例としての1ビツト・シ
フトレジスタを示す拡大平面図で(12) ある。第5図において、デート電極23.ないし231
4 とN形拡散領域24とで直列に形成された14個
のNチャネルMO8)ランジスタと、ダート電極251
ないし2514 とP形拡散領域26とで直列に形成
された14個のPチャネルMO8)ランジスタとが示さ
れている。
域4における配線パターンの一例としての1ビツト・シ
フトレジスタを示す拡大平面図で(12) ある。第5図において、デート電極23.ないし231
4 とN形拡散領域24とで直列に形成された14個
のNチャネルMO8)ランジスタと、ダート電極251
ないし2514 とP形拡散領域26とで直列に形成
された14個のPチャネルMO8)ランジスタとが示さ
れている。
ダート電極236は接地電位Viaに設定されており、
それによりダー ト電極236に関するNチャネルMO
8)ランジスタQNI+はノーq−ブリ・オフの状態に
なっている。同様にダート電極254は電源電位vDD
K設足されており、それによシダート電極254に関す
るPチャネルMO8)ランノスタQP4はノーマリ・オ
フの状態になっている。トランジスタQp4にノーマリ
・オフにするととrよシ、このトランジスタQP4の両
側の回路は互いに電気的に分離される。同様VC、トラ
ンジスタQN6のダート電位全■、に設定することによ
りQNa kノーマリ・オフになシ、このトランジスタ
QP40両側の回路は互いに電気的に分離される。従来
は@9合う回路を電気的に分離するためには、これらの
隣り合う回路の間に絶縁物からなる分離領域を設けなけ
ればならず、その分離領域の分だけ集積度が低下したが
、本発明によシ、上記の如く汎用セル・アレイの所望の
トランジスタをノーマリ・オフにすることにより隣り合
う回路の電気的分離を集積度全低下させることなく容易
に行うことができる。
それによりダー ト電極236に関するNチャネルMO
8)ランジスタQNI+はノーq−ブリ・オフの状態に
なっている。同様にダート電極254は電源電位vDD
K設足されており、それによシダート電極254に関す
るPチャネルMO8)ランノスタQP4はノーマリ・オ
フの状態になっている。トランジスタQp4にノーマリ
・オフにするととrよシ、このトランジスタQP4の両
側の回路は互いに電気的に分離される。同様VC、トラ
ンジスタQN6のダート電位全■、に設定することによ
りQNa kノーマリ・オフになシ、このトランジスタ
QP40両側の回路は互いに電気的に分離される。従来
は@9合う回路を電気的に分離するためには、これらの
隣り合う回路の間に絶縁物からなる分離領域を設けなけ
ればならず、その分離領域の分だけ集積度が低下したが
、本発明によシ、上記の如く汎用セル・アレイの所望の
トランジスタをノーマリ・オフにすることにより隣り合
う回路の電気的分離を集積度全低下させることなく容易
に行うことができる。
各ダート電極およびトランジスタのソース、ドレインと
なる各拡散領域全適宜配線して、シフトレジスタが構成
されている。このシフトレジスタの等価回路全第6図に
示す。
なる各拡散領域全適宜配線して、シフトレジスタが構成
されている。このシフトレジスタの等価回路全第6図に
示す。
第6図において、0で包囲したNチャネルMOSトラン
ジスタQN11およびPチャネルMO8)ランソスタQ
P4はノーマリ・オフとなっでいる分離用トランジスタ
である。トランジスタQNI r QN2 rQpl
、 Qplのダートに共通に印加される信号し。
ジスタQN11およびPチャネルMO8)ランソスタQ
P4はノーマリ・オフとなっでいる分離用トランジスタ
である。トランジスタQNI r QN2 rQpl
、 Qplのダートに共通に印加される信号し。
は共通データPまたはデータSDのいずれをロードする
かを決めるロード信号である。共通データPはトランジ
スタQNI + Qpaのダートに共通に与えられる。
かを決めるロード信号である。共通データPはトランジ
スタQNI + Qpaのダートに共通に与えられる。
データSDはトランジスタQssとQpaのダートに共
通に与えられる。CKo、CKoはクロツク信号であり
、CK Id Qps IQllll r QN?+
QNI2のダートに共通に与えられ、配はQP? l
QNI 。
通に与えられる。CKo、CKoはクロツク信号であり
、CK Id Qps IQllll r QN?+
QNI2のダートに共通に与えられ、配はQP? l
QNI 。
QpIm + QNI1のケ゛−トに共通に与えられる
。Qは出力信月であり、QNI2のソースとQpszの
ドレインの共通接続点から出力される。
。Qは出力信月であり、QNI2のソースとQpszの
ドレインの共通接続点から出力される。
第7図は第6図を更に簡単化した等価回路図である。第
6図および第7図においてN QNIとQptでCMO
Sインバータ71が構成されてお#)、ANDr−ドア
2、ANDr−)73及びNORター1−74がQNI
I +QNs 1QN4 jQns +Qp12+Qp
s jQps rQP6より構成されている。QN?
+Qpa IQPlllQNn のケ゛−トにはクロ
ック信号cKoが与えられ、QP71QN8 +QNI
I I Qpnには反転クロック信号CKoが与えられ
る。QNIとQpeでインバータ75が構成され、QN
IOとQpIoでインバータ76が構成され、QNll
とQpImでインバータ77が構成されN QNI4と
QP14でインバータ78が構成されている。
6図および第7図においてN QNIとQptでCMO
Sインバータ71が構成されてお#)、ANDr−ドア
2、ANDr−)73及びNORター1−74がQNI
I +QNs 1QN4 jQns +Qp12+Qp
s jQps rQP6より構成されている。QN?
+Qpa IQPlllQNn のケ゛−トにはクロ
ック信号cKoが与えられ、QP71QN8 +QNI
I I Qpnには反転クロック信号CKoが与えられ
る。QNIとQpeでインバータ75が構成され、QN
IOとQpIoでインバータ76が構成され、QNll
とQpImでインバータ77が構成されN QNI4と
QP14でインバータ78が構成されている。
第7図のシフトレジスタの動作全簡単に説明する。
ロード信号【、oの値が1″のときは共通データPがA
NDダート72全通ってNORダート74eこ入力され
、ロード信号LoO値が”0″′のと@はデータ8Dが
ANDゲート73を通ってNORダート74に入力され
る。NORゲート74に入力されたデータは、クロック
信号CKoおよびその反転信号CK。
NDダート72全通ってNORダート74eこ入力され
、ロード信号LoO値が”0″′のと@はデータ8Dが
ANDゲート73を通ってNORダート74に入力され
る。NORゲート74に入力されたデータは、クロック
信号CKoおよびその反転信号CK。
に比して1ビツトずつトランジスタQ??またはQN7
N インバータ75、トランジスタQp1tまたはQ
Nll、およびインバータ78全通って出力信号Qとし
て出力される。インバータ77とトランジスタQPSお
よびQNIからなる正帰還ループは、インバータ75の
入力データを安定化させるものである。同様に、インバ
ータ78とトランジスタQp□2およびQNIll か
らなる正帰還ループも、インバータ76の入力データを
安定化させるものである。
N インバータ75、トランジスタQp1tまたはQ
Nll、およびインバータ78全通って出力信号Qとし
て出力される。インバータ77とトランジスタQPSお
よびQNIからなる正帰還ループは、インバータ75の
入力データを安定化させるものである。同様に、インバ
ータ78とトランジスタQp□2およびQNIll か
らなる正帰還ループも、インバータ76の入力データを
安定化させるものである。
第5図ないし第7図には1ビツトのシフトレジスタのみ
を示したが、実際には、汎用セル・プレイ領域4に第5
図に示した1ビツトのシフトレジスタを多数構成するこ
とも可能であシ、内部のベーシック・セルのすべて全試
験することが可能な試験回路全汎用セル・アレイ領域4
に形成できる。
を示したが、実際には、汎用セル・プレイ領域4に第5
図に示した1ビツトのシフトレジスタを多数構成するこ
とも可能であシ、内部のベーシック・セルのすべて全試
験することが可能な試験回路全汎用セル・アレイ領域4
に形成できる。
第8図は第3図に示した周辺回路領域3および汎用セル
・アレイ領域4の一部の回路の他の一例を示すブロック
回路図である。第8図において、入出力・母ッド85か
ら812のそれぞれに対応する周辺回路7sf)’ら7
12のすべては入力バッファ回路となっている。入力バ
ッファ回路76から79までのすべてに対応する汎用セ
ル・アレイ領域42に含まれるトランジスタはシフトレ
ジスタを構成している。入力パッファフtoおよび7H
に対応する汎用セル・アレイ領域43に含まれるトラン
ジスタはフリップ・707ノを構成している。
・アレイ領域4の一部の回路の他の一例を示すブロック
回路図である。第8図において、入出力・母ッド85か
ら812のそれぞれに対応する周辺回路7sf)’ら7
12のすべては入力バッファ回路となっている。入力バ
ッファ回路76から79までのすべてに対応する汎用セ
ル・アレイ領域42に含まれるトランジスタはシフトレ
ジスタを構成している。入力パッファフtoおよび7H
に対応する汎用セル・アレイ領域43に含まれるトラン
ジスタはフリップ・707ノを構成している。
汎用セル・アレイ領域4においては、上記のシフトレジ
スタやフリップ・フロップに限られることなく、他の任
意の回路を必要に応じて構成することができる。
スタやフリップ・フロップに限られることなく、他の任
意の回路を必要に応じて構成することができる。
第9図は汎用セル・アレイ領域4に形成し得るクロック
ゲートを示す回路図である。第9図において、電源電圧
VDDと接地電圧7.110間に、クロック信号CKを
ダートに受けるPチャネルMOSトランジスタQpoと
、CMOSインバータと反転クロック信号CKiゲート
に受けるNチャネルMO8)ランジスタQNOが直列に
接続されてクロックダートが構成されている。
ゲートを示す回路図である。第9図において、電源電圧
VDDと接地電圧7.110間に、クロック信号CKを
ダートに受けるPチャネルMOSトランジスタQpoと
、CMOSインバータと反転クロック信号CKiゲート
に受けるNチャネルMO8)ランジスタQNOが直列に
接続されてクロックダートが構成されている。
従来、第9図に示す如きクロックf−)iLsI内部に
構成しようとすると、内部セル・アレイ領域のベーシッ
ク・セルを用いざるを得ながった。
構成しようとすると、内部セル・アレイ領域のベーシッ
ク・セルを用いざるを得ながった。
ベーシック・セルは前述の如く、NチャネルMOSトラ
ンジスタとPチャネルMO8)う/ジスタのケ”−トが
共通になっている。従って、1個のPチャネルMOE!
)ランジスタQpoと1個のNチャネルMO8)ラン
ジスタQNokクロックr−)用に提供するためには、
ベーシックセル内の2個のPチャネルMO8)ランジス
タと2個のNチャネルMO8)ランジスタを使わなけれ
ばならず、不便用のトランジスタが存在することになっ
て無駄が多かった。
ンジスタとPチャネルMO8)う/ジスタのケ”−トが
共通になっている。従って、1個のPチャネルMOE!
)ランジスタQpoと1個のNチャネルMO8)ラン
ジスタQNokクロックr−)用に提供するためには、
ベーシックセル内の2個のPチャネルMO8)ランジス
タと2個のNチャネルMO8)ランジスタを使わなけれ
ばならず、不便用のトランジスタが存在することになっ
て無駄が多かった。
本発明によれば、汎用セル・アレイ領域4内のPチャネ
ルMO8)ランジスタとNチャネルMO8)ランジスタ
のダートは別々なので、上記クロックグー)f構成する
場合、CMOSインバータのほがに、1個のPチャネル
MO8)ランゾスタと1個のNチャネルMO8)ランジ
スタで済むため、汎用セル・アレイ領域全有効に利用で
きる◇ さらに、汎用セル・アレイ領域4円のPチャネルMOS
トランジスタとNチャネルMOSトランジスタのダート
が別々であるので、ダート幅を異ならしめることによシ
、シュミットトリガ回路の様にPチャネルトランジスタ
とNチャネルトランジスタのダート幅Wが異なる回路も
容易VC,構成することができる。
ルMO8)ランジスタとNチャネルMO8)ランジスタ
のダートは別々なので、上記クロックグー)f構成する
場合、CMOSインバータのほがに、1個のPチャネル
MO8)ランゾスタと1個のNチャネルMO8)ランジ
スタで済むため、汎用セル・アレイ領域全有効に利用で
きる◇ さらに、汎用セル・アレイ領域4円のPチャネルMOS
トランジスタとNチャネルMOSトランジスタのダート
が別々であるので、ダート幅を異ならしめることによシ
、シュミットトリガ回路の様にPチャネルトランジスタ
とNチャネルトランジスタのダート幅Wが異なる回路も
容易VC,構成することができる。
以上の説明において、汎用セル・アレイ領域4には一列
のPチャネル・トランジスタ・アレイと一列のNチャネ
ル・トランジスタ・アレイを配置した例を示したが、更
にそれぞれ二列以上全配置しても本発明の本質は変らな
い。
のPチャネル・トランジスタ・アレイと一列のNチャネ
ル・トランジスタ・アレイを配置した例を示したが、更
にそれぞれ二列以上全配置しても本発明の本質は変らな
い。
(7)発明の詳細
な説明したように、本発明によれば、CMo5ケ°−ト
・アレイLSIにおいて、周辺回路領域に隣接して汎用
セル・アレイ領域全般けたことにょシ、内部セル・アレ
イ領域の回路のすべてを試験する、(19)− ことができる試験回路會、内部セル・アレイ領域全犠牲
にすることなく構成することが可能になると共に、LS
I使用者の要求に応じて、例えばシュミット回路やクロ
ックf−ト回路等の任意の回路を汎用セル・アレイ領域
に効率よく構成することが可能と々り、LSIの製造歩
留シの向上およびLSIの機能の多様代金図ることがで
きる。
・アレイLSIにおいて、周辺回路領域に隣接して汎用
セル・アレイ領域全般けたことにょシ、内部セル・アレ
イ領域の回路のすべてを試験する、(19)− ことができる試験回路會、内部セル・アレイ領域全犠牲
にすることなく構成することが可能になると共に、LS
I使用者の要求に応じて、例えばシュミット回路やクロ
ックf−ト回路等の任意の回路を汎用セル・アレイ領域
に効率よく構成することが可能と々り、LSIの製造歩
留シの向上およびLSIの機能の多様代金図ることがで
きる。
第1図は本発明の一実施例によるCMOSゲートアレイ
LSIの概略を示す平面図、第2図は第1図の一部の拡
大図、第3図は第2図の一部を更に詳細に示す拡大図、
第4図は第3図に示した周辺回路領域3および汎用セル
・アレイ領域4の一部の回路の一例を示すブロック回路
図、第5図は第1図から第3図に示した汎用セル・アレ
イ領域4における配線ノJ?ターンの一例としての1ビ
ツト・シフトレジスタを示す拡大平面図、第6図は第5
図のシフトレジスタの等価回路図、第7図は第6図を更
に簡単化した等価回路図、第8図は第3図に示した周辺
回路領域3および汎用セル・アレイ領(20) 域4の一部の回路の他の一例を示すブロック回路図、そ
して第9図は汎用セル・アレイ領域4に形成し得るクロ
ック・ダートを示す回路図である。 1・・・LSIチップ、2・・・内部セル・アレイ領域
、3・・・周辺回路領域、4・・・汎用セル・アレイ領
域、5・・・CMOSダート・アレイ、6・・・配線領
域、8・・・入出カッ臂ソド、9・・・ベーシック・セ
ル、11・・・Nチャネル・トランジスタ・アレイ、1
3・・・Pチャネル・トランジスタ・アレイ。 特許出願人 富士通株式会社 %許出願代理人 弁理士 青 木 朗 弁理士西舘和之 9f理士内田幸刃 弁理士 山 口・ 昭 之 第1図 第5図 第6図 第7図 第8図 手続補正書 昭和58年 に月 7日 特許庁長官若 杉 和 夫殿 1、事件の表示 昭和57年 特許願 第067139号2、発明の名
称 ゲート・アレイ大規模集積回路装置 3、補正をする者 事件との関係 特許出願人 名称 (522) 富士通株式会社 4、代理人 (外 3 名) 5 補正の対象 (イ)明細書の「特許請求の範囲」の楠(ロ)明細1の
「発明の詳細な説明」の■Eう 図 面 (第5図、第
6図) 6 補正の内容 (イ)明細書の「特許請求の範囲」の欄を別紙の通り補
正する。 (ロ)明細書第5頁第3行から第16行進の「内部ベー
シック・セルが・・・・・・にある。」を次の通り補正
する。 「複数のベーシックセルが配列されたベーシックセルア
レ1jitt2と、該ベーシックセルアレイ領域の周囲
に配置された周辺回路領域とを具備し、該周辺回路領域
は、複数の入出力セルよ構成る入出力セルアレイと、枚
数の汎用セルより成る汎用セルアレイとからrii−’
) 、Rk入出力セルは出力バツア回路の一部を構成す
るための素子群と、入力ッファ回路を構成するだめの素
子群とを備え、凡用セルは該出力バッファ回路の残りの
部分を構成するだめの複数のトランジスタを備え、且つ
複数の該トランジスタは、該出力バッファ回路を使用し
ない場合に所望の論理回路を構成しうる様に該汎用セル
内に配列されていることを特徴とするゲート・プレイ大
規模集積回路にある。」(ハ)図面第5図を別紙の通シ
補正する。 に)図面第6図を別紙の通シ補正する。 7、 添附書類の目録 (1) 補正特許請求の範囲 1 通(2
)補正図梱(第5図、第6図) 各1 通2、特許請求
の範囲 の周囲に配置された周辺回路領域とを具備し、該ゲート
・アレイ大規模集積回路。 (3) 第5図 (1)
LSIの概略を示す平面図、第2図は第1図の一部の拡
大図、第3図は第2図の一部を更に詳細に示す拡大図、
第4図は第3図に示した周辺回路領域3および汎用セル
・アレイ領域4の一部の回路の一例を示すブロック回路
図、第5図は第1図から第3図に示した汎用セル・アレ
イ領域4における配線ノJ?ターンの一例としての1ビ
ツト・シフトレジスタを示す拡大平面図、第6図は第5
図のシフトレジスタの等価回路図、第7図は第6図を更
に簡単化した等価回路図、第8図は第3図に示した周辺
回路領域3および汎用セル・アレイ領(20) 域4の一部の回路の他の一例を示すブロック回路図、そ
して第9図は汎用セル・アレイ領域4に形成し得るクロ
ック・ダートを示す回路図である。 1・・・LSIチップ、2・・・内部セル・アレイ領域
、3・・・周辺回路領域、4・・・汎用セル・アレイ領
域、5・・・CMOSダート・アレイ、6・・・配線領
域、8・・・入出カッ臂ソド、9・・・ベーシック・セ
ル、11・・・Nチャネル・トランジスタ・アレイ、1
3・・・Pチャネル・トランジスタ・アレイ。 特許出願人 富士通株式会社 %許出願代理人 弁理士 青 木 朗 弁理士西舘和之 9f理士内田幸刃 弁理士 山 口・ 昭 之 第1図 第5図 第6図 第7図 第8図 手続補正書 昭和58年 に月 7日 特許庁長官若 杉 和 夫殿 1、事件の表示 昭和57年 特許願 第067139号2、発明の名
称 ゲート・アレイ大規模集積回路装置 3、補正をする者 事件との関係 特許出願人 名称 (522) 富士通株式会社 4、代理人 (外 3 名) 5 補正の対象 (イ)明細書の「特許請求の範囲」の楠(ロ)明細1の
「発明の詳細な説明」の■Eう 図 面 (第5図、第
6図) 6 補正の内容 (イ)明細書の「特許請求の範囲」の欄を別紙の通り補
正する。 (ロ)明細書第5頁第3行から第16行進の「内部ベー
シック・セルが・・・・・・にある。」を次の通り補正
する。 「複数のベーシックセルが配列されたベーシックセルア
レ1jitt2と、該ベーシックセルアレイ領域の周囲
に配置された周辺回路領域とを具備し、該周辺回路領域
は、複数の入出力セルよ構成る入出力セルアレイと、枚
数の汎用セルより成る汎用セルアレイとからrii−’
) 、Rk入出力セルは出力バツア回路の一部を構成す
るための素子群と、入力ッファ回路を構成するだめの素
子群とを備え、凡用セルは該出力バッファ回路の残りの
部分を構成するだめの複数のトランジスタを備え、且つ
複数の該トランジスタは、該出力バッファ回路を使用し
ない場合に所望の論理回路を構成しうる様に該汎用セル
内に配列されていることを特徴とするゲート・プレイ大
規模集積回路にある。」(ハ)図面第5図を別紙の通シ
補正する。 に)図面第6図を別紙の通シ補正する。 7、 添附書類の目録 (1) 補正特許請求の範囲 1 通(2
)補正図梱(第5図、第6図) 各1 通2、特許請求
の範囲 の周囲に配置された周辺回路領域とを具備し、該ゲート
・アレイ大規模集積回路。 (3) 第5図 (1)
Claims (1)
- 【特許請求の範囲】 1、内部ベーシック セルが配置された内部回路用セル
・アレイ領域と、該内部回路用セル・アレイ領域の外部
周辺に配置され、少なくとも人カパッファ回路および出
力バッファ回路を備えた周辺回路領域とを具備し、該内
部セル・アレイ領域と該周辺回路領域との間に該周辺回
路領域に隣接して、汎用セル・アレイが配置された汎用
セル・アレイ領域金膜け、該汎用セル・アレイの一部は
、少なくとも該出力バッファ回路の機能の一部を代行す
るように配線が施されており、該汎用セル・アレイの他
の一部は、少なくとも該内部ベージ。 り・セルの試験を行うための試験回路として構成されて
いることを特徴とするケ゛−ドアレイ大規模集積回路装
置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57067139A JPS58190036A (ja) | 1982-04-23 | 1982-04-23 | ゲ−ト・アレイ大規模集積回路装置 |
DE8383302324T DE3378147D1 (en) | 1982-04-23 | 1983-04-22 | Gate array large scale integrated circuit devices |
EP83302324A EP0093003B1 (en) | 1982-04-23 | 1983-04-22 | Gate array large scale integrated circuit devices |
IE941/83A IE54711B1 (en) | 1982-04-23 | 1983-04-25 | Gate array large scale integrated circuit devices |
US07/088,983 US4809029A (en) | 1982-04-23 | 1987-08-21 | Gate array large scale integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57067139A JPS58190036A (ja) | 1982-04-23 | 1982-04-23 | ゲ−ト・アレイ大規模集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58190036A true JPS58190036A (ja) | 1983-11-05 |
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