JPS6030164A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6030164A JPS6030164A JP58138046A JP13804683A JPS6030164A JP S6030164 A JPS6030164 A JP S6030164A JP 58138046 A JP58138046 A JP 58138046A JP 13804683 A JP13804683 A JP 13804683A JP S6030164 A JPS6030164 A JP S6030164A
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- Japan
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- cell
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 239000011159 matrix material Substances 0.000 claims abstract description 5
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマスグースライス方式の半導体集積回路装置に
関する。
関する。
近年１通信機やコ／ビ一一夕等においてマスタースライ
ス方式の半導体集積回路装置が利用されることが多くな
ってきた。マスタースライス方式とは半導体ウェーハに
予め一定の規則性を有するトランジスタ群を全ての開発
品種に共通に利用できるように設けた下地を形成してお
き、この下地から各品種毎にアルミニウム導電膜やコン
タクト穴を設は所望の回路を実現するものである。
ス方式の半導体集積回路装置が利用されることが多くな
ってきた。マスタースライス方式とは半導体ウェーハに
予め一定の規則性を有するトランジスタ群を全ての開発
品種に共通に利用できるように設けた下地を形成してお
き、この下地から各品種毎にアルミニウム導電膜やコン
タクト穴を設は所望の回路を実現するものである。
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図である。
半導体チップの構成を説明するための配置図である。
半導体テップ１０は入出力バフフッ回路部１１゜周辺配
線部１２％内部セル部１３．内部配線領域１４から成る
。内部セル部１３は基本セルＡが規則的に配置されて構
成されている。基本セルＡはｍ （ｍは２以上の整数９
個の直列接続されたＰ型トランジスタとｍ個の直列接続
されたＮ型トランジスクとから成る。
線部１２％内部セル部１３．内部配線領域１４から成る
。内部セル部１３は基本セルＡが規則的に配置されて構
成されている。基本セルＡはｍ （ｍは２以上の整数９
個の直列接続されたＰ型トランジスタとｍ個の直列接続
されたＮ型トランジスクとから成る。
第２図は第１図に示す基本セルＡの一例の回路図である
。
。
この例の基本セルはｍ＝２とした場合を示す。
即ち、２個のＰ型トランジスタＴＦｉｌ ＴＰ□が直列
接続されたものと、２個のＮ型トランジスタＴＮ□。
接続されたものと、２個のＮ型トランジスタＴＮ□。
ＴＮ２が直列接続されたものから成る。基本セルＡはｍ
＝ ３とすることもできる。
＝ ３とすることもできる。
第３図は第１図に示す入出力バッ７ア回路部の構成を説
明するための配置図である。
明するための配置図である。
人出力バッ７ア回路部１１は、入出力バッ７ア領１１Ｂ
と、これを制御する人出力バラフッ制御回路Ｃとから成
る。入出力バッ７ア領域は入力保護抵抗及び出力バッフ
ァトランジスタを含んで構成される。
と、これを制御する人出力バラフッ制御回路Ｃとから成
る。入出力バッ７ア領域は入力保護抵抗及び出力バッフ
ァトランジスタを含んで構成される。
第４図（ａ）、 （ｂ）は人出力バッ７ア制御回路に使
用される基本セルの回路図である。
用される基本セルの回路図である。
第４図（ａ）は人力インタ−７エース回路、第４図（ｂ
）は３ステ一トコ／トロール回路である。この２種の基
本セルを用いて、ＣＭＯ８インターフェース入力、ＴＴ
Ｌインターフェース人力、真数出力、補数出力、ＣＭＵ
Ｓインター７エースバス線ドライバ、ＴＴＬインターフ
ェースバス線ドライバ等の種々の機能を有する回路を構
成するのである。
）は３ステ一トコ／トロール回路である。この２種の基
本セルを用いて、ＣＭＯ８インターフェース入力、ＴＴ
Ｌインターフェース人力、真数出力、補数出力、ＣＭＵ
Ｓインター７エースバス線ドライバ、ＴＴＬインターフ
ェースバス線ドライバ等の種々の機能を有する回路を構
成するのである。
限られた面積の半導体チップ上でどの品種にでも対しで
きるように、多機能とするために人出力バッファ制御回
路Ｃの面積を大キくシてやると、内部セル部１３の面積
が小さくなり、記憶容量とかその他の内部セル部の機能
が低下するという欠点を生ずる。しかも、品種によって
は人出カバソファ制御回路の機能を多く必要としない場
合かあり１使用されない基本セルが多数でてさてセル利
用率を低下させ、コストアップを招くという欠点を生ず
る。逆に、入出力バッ７ア制御回路Ｃの面積を小さくす
ると、内部セル部１３の面積が大きくなり１内部セル数
を増加させられるが５人出カバン７１制御回路Ｃの機能
が少なくなＶ％用途が限定されるという欠点を生ずる。
きるように、多機能とするために人出力バッファ制御回
路Ｃの面積を大キくシてやると、内部セル部１３の面積
が小さくなり、記憶容量とかその他の内部セル部の機能
が低下するという欠点を生ずる。しかも、品種によって
は人出カバソファ制御回路の機能を多く必要としない場
合かあり１使用されない基本セルが多数でてさてセル利
用率を低下させ、コストアップを招くという欠点を生ず
る。逆に、入出力バッ７ア制御回路Ｃの面積を小さくす
ると、内部セル部１３の面積が大きくなり１内部セル数
を増加させられるが５人出カバン７１制御回路Ｃの機能
が少なくなＶ％用途が限定されるという欠点を生ずる。
人出力バッファ制御回路Ｃｌ７）機能も拡げ、内部セル
部１３のセル数も増加させるとどの品種にも対しできる
ようになるが、半導体チップの面積の増大を招き、コス
トが大幅に増大するのみならず、品種により′Ｃは利用
されないセルも多くでてきて、セル利用率を低下させる
という欠点を生ずる。
部１３のセル数も増加させるとどの品種にも対しできる
ようになるが、半導体チップの面積の増大を招き、コス
トが大幅に増大するのみならず、品種により′Ｃは利用
されないセルも多くでてきて、セル利用率を低下させる
という欠点を生ずる。
本発明の目的は、上記欠点を除去し、人出カバン７７制
御回路と内部セル部との間に融通性をもたせ、人出力バ
ラフッ制御回路に要求されて因る機能数に応じて内部セ
ル部のセル数（増減で＠、セル利用ｊ＄を向上させ、コ
ストアップを防ぐことのできるマスタースライス方式の
半導体集積回路装置を提供する仁とＫある。
御回路と内部セル部との間に融通性をもたせ、人出力バ
ラフッ制御回路に要求されて因る機能数に応じて内部セ
ル部のセル数（増減で＠、セル利用ｊ＄を向上させ、コ
ストアップを防ぐことのできるマスタースライス方式の
半導体集積回路装置を提供する仁とＫある。
本発明の半導体集積回路装置は５入力保護抵抗及び出力
バッ７アトランジスタを含んで構成され半導体チップの
最外周領域に設けられる人出力バッファ領域と、該入出
力バッ７ア領域の内側に設けられｎ（ｎは２以上の整数
）個の直列接続されたＰ型トランジスタとｎ個の直列接
続されたＮ型トランジスタとから成る基本セルをマトリ
ックス状に配置して構成される入出力バラフッ制御回路
と該入出力バッ７ア制御回路の内側に設けられｍンジス
タとｍ個の直列接続されたＮ型トランジスタとから成る
基本セルをマトリックス状に配置して構成される内部セ
ル部とを含んで構成される。
バッ７アトランジスタを含んで構成され半導体チップの
最外周領域に設けられる人出力バッファ領域と、該入出
力バッ７ア領域の内側に設けられｎ（ｎは２以上の整数
）個の直列接続されたＰ型トランジスタとｎ個の直列接
続されたＮ型トランジスタとから成る基本セルをマトリ
ックス状に配置して構成される入出力バラフッ制御回路
と該入出力バッ７ア制御回路の内側に設けられｍンジス
タとｍ個の直列接続されたＮ型トランジスタとから成る
基本セルをマトリックス状に配置して構成される内部セ
ル部とを含んで構成される。
次に、本発明の実施例について図面を用いて説明する。
第５図（ａ）、 （ｂ）は本発明の一実施例に用いる入
出力バラフッ制御回路の構成を説明するための配置図で
ある。
出力バラフッ制御回路の構成を説明するための配置図で
ある。
入出カバ、７７制御回路は、第５図ｔａ＞に示すように
、基本セルＤ２１ｉ−ｐ行ｑ列に配置したもの、あるい
は第５図（ｂ）に示すように、基本セルＤをｒ行Ｓ列に
配置したものから成る。
、基本セルＤ２１ｉ−ｐ行ｑ列に配置したもの、あるい
は第５図（ｂ）に示すように、基本セルＤをｒ行Ｓ列に
配置したものから成る。
基本セルＤは％ ｎ（ｎは２以上の整数）個の直列接続
されたＰ型トランジスタとｎ個の直列接続されたＮ型ト
ランジスタとで構成される。第６図は第５図（ａ）、
（ｂ）に示す基本セルＩ）の−例の回路図である。この
例はｎ ＝＝ ３の場合を示す。ｎ ＝ ２とすると第
２図に示した基本セル八と同じになる。
されたＰ型トランジスタとｎ個の直列接続されたＮ型ト
ランジスタとで構成される。第６図は第５図（ａ）、
（ｂ）に示す基本セルＩ）の−例の回路図である。この
例はｎ ＝＝ ３の場合を示す。ｎ ＝ ２とすると第
２図に示した基本セル八と同じになる。
直列接続されるトランジスタの数ｎはｎ＝ｍ、ｎ←ｍの
いずれでも良い。セル利用率を良くするためには、ｎ＝
ｍとした方が良い。
いずれでも良い。セル利用率を良くするためには、ｎ＝
ｍとした方が良い。
第７図は本発明の一実施例の各回路の配置図である。
半導体テップ１０の最外周には、入出力バッ７ア領域Ｂ
ｉ配置する。その内側に入出力バッ７ア制御回路Ｃｉ配
置する。この実施例では、図面の上、下には第５図（ａ
）に示した配列のものを、左右には第５図ｔｂ）に示し
た配列のものを配置しであるが、配置はこれに限定され
るものではなく、同じものを配置しても良い。即ち、ｐ
二ｒ、ｑ＝ｓであっても良＜ｈ ｐ〜ｒ、ｑ〜Ｓであっ
ても良い。
ｉ配置する。その内側に入出力バッ７ア制御回路Ｃｉ配
置する。この実施例では、図面の上、下には第５図（ａ
）に示した配列のものを、左右には第５図ｔｂ）に示し
た配列のものを配置しであるが、配置はこれに限定され
るものではなく、同じものを配置しても良い。即ち、ｐ
二ｒ、ｑ＝ｓであっても良＜ｈ ｐ〜ｒ、ｑ〜Ｓであっ
ても良い。
内部セル部の基本セルＡと入出力バッファ制御回路の基
本セルＤとは全く同じか、あるいは直列数が異なるだけ
でその他は同じものであるから、基本セルＡと基本セル
Ｄとの間に融通性ができる。
本セルＤとは全く同じか、あるいは直列数が異なるだけ
でその他は同じものであるから、基本セルＡと基本セル
Ｄとの間に融通性ができる。
従って１入出力バッ７ア制御回路Ｃに多機能が要求され
るときは内部セル部の基本セルＡを使用することもでき
るし、少機能で良い場会には、使われない基本セルＤ’
に内部セル部として使用して内部セル部のセル数を増加
させることもできる。また、この相互利用は基本セル単
位だけでなく、基本セル内の２列のトランジスタ金分は
合って利用することもできる。例えば、入出力バッ７ア
制御回路がｐＨ）ランジスタを使用し、内・部セル部が
Ｎ型トランジスｊｚヲ使用することもできる。このよう
な利用も可能であるのでｐｌ ｑｔ ’Ｔ Ｓは整数で
なくても良いことになる。つま９． ２．５゜３．５と
いったような数になっても良い。ここで０．５は基本セ
ルの２列のトランジスタのうちのいずれか片方だけの直
列トランジスタの列を作る、あるいは使用するというこ
とを意味する。
るときは内部セル部の基本セルＡを使用することもでき
るし、少機能で良い場会には、使われない基本セルＤ’
に内部セル部として使用して内部セル部のセル数を増加
させることもできる。また、この相互利用は基本セル単
位だけでなく、基本セル内の２列のトランジスタ金分は
合って利用することもできる。例えば、入出力バッ７ア
制御回路がｐＨ）ランジスタを使用し、内・部セル部が
Ｎ型トランジスｊｚヲ使用することもできる。このよう
な利用も可能であるのでｐｌ ｑｔ ’Ｔ Ｓは整数で
なくても良いことになる。つま９． ２．５゜３．５と
いったような数になっても良い。ここで０．５は基本セ
ルの２列のトランジスタのうちのいずれか片方だけの直
列トランジスタの列を作る、あるいは使用するというこ
とを意味する。
以上詳細に説明したように、本発明は、入出力バラフッ
制御回路と内部セル部との間の基本セル間に融通性をも
たせたマスタースライス方式の半導体集積回路装置とし
たので１機能の増減に融通性をもたせられるのみならず
、セル利用率を向上させ、コストダウンも図れるという
効果を有する。
制御回路と内部セル部との間の基本セル間に融通性をも
たせたマスタースライス方式の半導体集積回路装置とし
たので１機能の増減に融通性をもたせられるのみならず
、セル利用率を向上させ、コストダウンも図れるという
効果を有する。
第１図は従来のマスタースライス方式により製造される
半導体チップの構成を説明するための配置図、第２図は
第１図に示す基本セルＡの一例の回路図、第３図は第１
図に示す人出カッ（ツ７ア回路部の購成金説明するため
の配置図、第４図（ａ）。 （ｂ）は入出力バッ７ア制御回路に使用される基本セル
の回路図、第５図（ａ）、 （ｂ）は本発明の一実施例
に用いる人出力バッファ制御回路の構成大説明するため
の配置図、第６図は第５図（ａｌ、 （ｂ）に示す基本
・セルＤの一例の回路図、第７図は本発明の一実施例の
各回路の配置図である。 １０・・・・・・半導体チップ、１１・・・・−・人出
カッ（ソファ回路部、１２・・・・・−周辺配線部、１
３・・・・・・内部セル部、１４・・・・・・内部配線
領域、Ａ・・・１１．内部セル部の基本セル、Ｂ・−・
−・・入出力）（ソファ領域、Ｃ・・−・・・人出力バ
ッファ制御回路、Ｄ・・・・・・入出力）（ソファ制御
回路の基本セル。 代理人 弁理士 内 原 −パ、：：＼讐１刻 年２０ 半つ図 （・・ 穿ｑ−＠ ” 傑を拐 串７１２１
半導体チップの構成を説明するための配置図、第２図は
第１図に示す基本セルＡの一例の回路図、第３図は第１
図に示す人出カッ（ツ７ア回路部の購成金説明するため
の配置図、第４図（ａ）。 （ｂ）は入出力バッ７ア制御回路に使用される基本セル
の回路図、第５図（ａ）、 （ｂ）は本発明の一実施例
に用いる人出力バッファ制御回路の構成大説明するため
の配置図、第６図は第５図（ａｌ、 （ｂ）に示す基本
・セルＤの一例の回路図、第７図は本発明の一実施例の
各回路の配置図である。 １０・・・・・・半導体チップ、１１・・・・−・人出
カッ（ソファ回路部、１２・・・・・−周辺配線部、１
３・・・・・・内部セル部、１４・・・・・・内部配線
領域、Ａ・・・１１．内部セル部の基本セル、Ｂ・−・
−・・入出力）（ソファ領域、Ｃ・・−・・・人出力バ
ッファ制御回路、Ｄ・・・・・・入出力）（ソファ制御
回路の基本セル。 代理人 弁理士 内 原 −パ、：：＼讐１刻 年２０ 半つ図 （・・ 穿ｑ−＠ ” 傑を拐 串７１２１
Claims (1)
- 入力保護抵抗及び出力バッファトランジスタ金倉んで構
成され半導体チップの最外周領域に設けられる人出力バ
ッ７ア領域と、該人出力バツ７ア領域の内側に設けられ
ｎ（ｎは２以上の整数）個の直列接続されたＰ型トラン
ジスタとｎ個の直列接続されたＮ型トランジスタとから
成る基本セルをマトリックス状に配置して構成される人
出カッ（されたＰ型トランジスタとｍ個の直列接続され
たＮ型トランジスタとから成る基本セル全マトリックス
状に配置して構成される内部セル部とを含むことを特徴
とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138046A JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58138046A JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6030164A true JPS6030164A (ja) | 1985-02-15 |
| JPH0624227B2 JPH0624227B2 (ja) | 1994-03-30 |
Family
ID=15212735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58138046A Expired - Lifetime JPH0624227B2 (ja) | 1983-07-28 | 1983-07-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0624227B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09280734A (ja) * | 1996-04-12 | 1997-10-31 | Nippon Metarupurinto Kk | 乾燥炉内搬送装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
-
1983
- 1983-07-28 JP JP58138046A patent/JPH0624227B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014033109A (ja) * | 2012-08-03 | 2014-02-20 | Renesas Electronics Corp | 半導体チップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0624227B2 (ja) | 1994-03-30 |
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