JPS5935448A - マスタスライス集積回路装置 - Google Patents

マスタスライス集積回路装置

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JPS5935448A
JPS5935448A JP14567882A JP14567882A JPS5935448A JP S5935448 A JPS5935448 A JP S5935448A JP 14567882 A JP14567882 A JP 14567882A JP 14567882 A JP14567882 A JP 14567882A JP S5935448 A JPS5935448 A JP S5935448A
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JP
Japan
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cells
integrated circuit
fundamental
circuit device
channels
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Application number
JP14567882A
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English (en)
Inventor
Satoru Hattori
悟 服部
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NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
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Publication of JPS5935448A publication Critical patent/JPS5935448A/ja
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はマスクスライス集積回路装置に関し、特に基本
セルのブロックの配置に関する。
従来のこの種のマスタスライス集積回路装置は、第１図
に示すように、基本セル２のブロックが半導体チップ１
上に分割されず一組になっているため、集積度を上げて
いくに従って、基本セル２間にあらかじめ設けておる配
線チャネル３が効率良く使用出来無くなり、゛たとえ基
本セル２をつぶす等して配線チャネルを確保したとして
も、配線効率やセル使用率等が下がってし壕うという欠
点があった。
本発明の目的は、このような欠点を改善したマスタスラ
イス集積回路装置を提供することにある。
本発明は、マスタスライス集積回路装置において基本セ
ルを２つ以上のブロックに分割して配置し、前記ブロッ
ク間に配線専用チャネルを設けたことｅ％徴とする点に
ある。
本発明によれば、マスタスライス集積回路装置のセル使
用効率を下げること無く、必要な配線チャネルを確保出
来るという効果が得られる。
次に本発明について図面を参照して説明する。
第２図は本発明の一実施例のマスタスライス集積回路の
平面図であυ、半導体チップ１上に基本セル２を第１．
第４第３．第４の基本セルブロックＡ。
Ｂ、Ｃ，Ｄの如く、４分割して配置し、基本セル間にあ
る従来の配線チャネル３とは別に、前記第１、第４第３
．第４の基本セルブロックＡ、Ｂ、Ｃ。
Ｄのブロック間に、配線専用チャネル４ｆ、設けておる
。
このような構造のマスタスライス集積回路装置を周込れ
ば、例えば前記第１の基本セルブロック人で実現した電
子回路部と、第４の基本セルブロックＤで実現した電子
回路部とを、複数本配線すふ必要がある場合に前記配線
専用チャネル４を用もることによシ、基本セルをつぶす
こと無く、配線することが可能である。
以上のように、本発明によれば、セル使用効率を上げら
れると共に、マスタスライス集積回路装置の高集積化に
も役立つという効果が得られる。
【図面の簡単な説明】
第１図は従来技術によるマスクスライス集積回路装置の
セルの配置を示す平面図、第２図は本発明の実施例のマ
スクスライス集積回路装置の基本セルの配置を示す平面
図である。 同図において、１・・・・・・半導体チップ、２・・・
・・・基本セル、３・・・・・・従来の配線チャネル、
４・・・・・・配線専用チャネル、Ａ・・・・・・第１
の基本セルブロック、Ｂ・・・・・・第２の基本セルブ
ロック、Ｃ・・・・・・第３の基本セルブロック、Ｄ・
・・・・・第４の基本セルブロック。

Claims (1)

    【特許請求の範囲】
  1. 基本セルのブロックを少なくとも二つ備え、前記ブロッ
    ク間に複数の配線専用チャネルを設けたことを特徴とす
    るマスタスライス集積回路装置。
JP14567882A 1982-08-23 1982-08-23 マスタスライス集積回路装置 Pending JPS5935448A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6167318A (ja) * 1984-09-11 1986-04-07 Fujitsu Ltd マトリクス・スイツチの集積回路
JPS61502574A (ja) * 1984-06-29 1986-11-06 ヒユ−ズ・エアクラフト・カンパニ− 階層構成可能なゲ−ト・アレイ
JPH0266970A (ja) * 1988-08-31 1990-03-07 Nec Corp マスタースライス型半導体集積回路
JPH02168649A (ja) * 1988-12-21 1990-06-28 Nec Corp 全面素子形成型ゲートアレイのマスタースライス基板

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