JPS6167318A - マトリクス・スイツチの集積回路 - Google Patents
マトリクス・スイツチの集積回路Info
- Publication number
- JPS6167318A JPS6167318A JP59190925A JP19092584A JPS6167318A JP S6167318 A JPS6167318 A JP S6167318A JP 59190925 A JP59190925 A JP 59190925A JP 19092584 A JP19092584 A JP 19092584A JP S6167318 A JPS6167318 A JP S6167318A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- matrix switch
- matrix
- switch integrated
- nxn
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
Landscapes
- Semiconductor Memories (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マトリクス・スイッチの集積回路に係り、と
くにスイッチセルの配置をＹ軸方向を２列として、クロ
ストークを改善したマトリクス・スイッチの集積回路に
関するものである。
くにスイッチセルの配置をＹ軸方向を２列として、クロ
ストークを改善したマトリクス・スイッチの集積回路に
関するものである。
近年、電子装置あるいは光通信装置等に用いられている
信号切替スイッチは小形、高速化が要求されており、こ
とにマトリクス状に配置されたスイッチは、配線の交叉
が多くなり、高速化を妨害するので、交叉を減少して高
速化した信号切替スイッチの開発が強く要望されている
。
信号切替スイッチは小形、高速化が要求されており、こ
とにマトリクス状に配置されたスイッチは、配線の交叉
が多くなり、高速化を妨害するので、交叉を減少して高
速化した信号切替スイッチの開発が強く要望されている
。
従来のマトリクス・スイッチ集積回路のＩＣ上での配置
は、一般にｎ×ｎのマトリクス状に配置されているが、
配線の交叉が え＝ｆ 個でき、配線抵抗、容量等で高周波においてクロストー
クが悪くなる。
は、一般にｎ×ｎのマトリクス状に配置されているが、
配線の交叉が え＝ｆ 個でき、配線抵抗、容量等で高周波においてクロストー
クが悪くなる。
上記構成のマトリクス・スイッチ集積回路は、前述した
ように配線の交叉が多く、このため配線の抵抗、交叉の
容量等により高周波において、クロストークが悪くなる
という致命的な欠点があった。
ように配線の交叉が多く、このため配線の抵抗、交叉の
容量等により高周波において、クロストークが悪くなる
という致命的な欠点があった。
本発明は、上記の欠点を解決して高速応答を可能にした
マトリクス・スイッチの集積回路を提供するもので、そ
の手段は、ＩＣ上に配列される（ｎ）×（ｎ）チャンネ
ルのマトリクス・スイッチの集積回路において、前記マ
トリクス・スイッチの配置を（ｎ×ｎ／２）Ｘ２に配列
したことによってなされる。
マトリクス・スイッチの集積回路を提供するもので、そ
の手段は、ＩＣ上に配列される（ｎ）×（ｎ）チャンネ
ルのマトリクス・スイッチの集積回路において、前記マ
トリクス・スイッチの配置を（ｎ×ｎ／２）Ｘ２に配列
したことによってなされる。
上記マトリクス・スイッチの集積回路は、スイッチセル
の配置を（ｎ×ｎ／２）Ｘ２に配置することによって、
スイッチセルの出力側での配線の交叉を減少せしめ、高
周波におけるクロストークが大幅に改善でき、拡張性を
有するマトリクス・スイッチの集積回路が提供できる。
の配置を（ｎ×ｎ／２）Ｘ２に配置することによって、
スイッチセルの出力側での配線の交叉を減少せしめ、高
周波におけるクロストークが大幅に改善でき、拡張性を
有するマトリクス・スイッチの集積回路が提供できる。
以下図面を参照しながら本発明に係るマトリクス・スイ
ッチの集積回路の実施例について詳細に説明する。
ッチの集積回路の実施例について詳細に説明する。
第１図は、本発明に係るマトリクス・スイッチの集積回
路の一実施例を説明するための回路図である。
路の一実施例を説明するための回路図である。
第１図に示す（ｎ×ｎ／２）Ｘ２のマトリクス・スイッ
チの集積回路は、入力側の信号源インピーダンスＲｏが
低いことに着目し、スイッチセル出力側のスイッチのＯ
Ｎ抵抗Ｒｏｎが加わり、Ｒｏ＋Ｒｏｎとなる。そこで出
力側での配線交叉をなくし、入力側での配線交叉のみし
か存在しない配置とすれば、この場合は、入力側インピ
ーダンスと、容量のみで漏れ信号が存在しなくなる。
チの集積回路は、入力側の信号源インピーダンスＲｏが
低いことに着目し、スイッチセル出力側のスイッチのＯ
Ｎ抵抗Ｒｏｎが加わり、Ｒｏ＋Ｒｏｎとなる。そこで出
力側での配線交叉をなくし、入力側での配線交叉のみし
か存在しない配置とすれば、この場合は、入力側インピ
ーダンスと、容量のみで漏れ信号が存在しなくなる。
この場合の漏れ信号は；
（ｎｏ ＋Ｒｉｎ−ｐ） ／（Ｒｏ ＋Ｒｉｎ−ｐ）
−（ω（ｎ−１） ・Ｃｐｃ）−２） となり、従
来の方法の； （Ｒｏ ＋Ｒｉｎ−ｐ ＋Ｒｏｎ） ／ （（Ｒｏ ＋
Ｒｉｎ−ｐ＋Ｒｏｎ） −（ω・２ （ｎ−１） ・Ｃ
ｐｃ） −２〕に比べ、交叉容量で１／２．抵抗でスイ
ッチセルのＲｏｎ分だけインピーダンスが下がり漏れ信
号量が減少する。
−（ω（ｎ−１） ・Ｃｐｃ）−２） となり、従
来の方法の； （Ｒｏ ＋Ｒｉｎ−ｐ ＋Ｒｏｎ） ／ （（Ｒｏ ＋
Ｒｉｎ−ｐ＋Ｒｏｎ） −（ω・２ （ｎ−１） ・Ｃ
ｐｃ） −２〕に比べ、交叉容量で１／２．抵抗でスイ
ッチセルのＲｏｎ分だけインピーダンスが下がり漏れ信
号量が減少する。
前記数式において；
ＲＯ： 信号源抵抗
Ｒｌｎ−１３：配線抵抗
Ｒｏｎ： スイッチセルＯＮ抵抗
Ｃｐｃ： 配線交叉容量
ｎ：マトリクス・スイ・ソチの入出力チャンネル数
である。
すなわちｎ×ｎ個のスイッチセル（（１−１，１−２゜
、、１−ｎ）、（２−１，２−２，、，２−ｎ）、（ｎ
−１，ｎ−２，ｎ−ｎ） ）と・’ｎｆｌｌｉｌの出力
バッフｙ （３−Ｌ３−２．、．３− ｎ ）より構成
したもので、出力側での配線交叉はなくなり、入力側の
みしか配線交叉が存在しない。この構成により発明者等
の実験結果によれば、従来にくらべてクロストークが１
０ｄＢ以上の改善が出来た。
、、１−ｎ）、（２−１，２−２，、，２−ｎ）、（ｎ
−１，ｎ−２，ｎ−ｎ） ）と・’ｎｆｌｌｉｌの出力
バッフｙ （３−Ｌ３−２．、．３− ｎ ）より構成
したもので、出力側での配線交叉はなくなり、入力側の
みしか配線交叉が存在しない。この構成により発明者等
の実験結果によれば、従来にくらべてクロストークが１
０ｄＢ以上の改善が出来た。
（発明の効果〕
以上の説明から明らかなように、本発明に係るマトリク
ス・スイッチの集積回路によれば、クコストークの大幅
な改善が可能となり、マトリクス・スイッチの集積回路
の拡張性が期待できる。
ス・スイッチの集積回路によれば、クコストークの大幅
な改善が可能となり、マトリクス・スイッチの集積回路
の拡張性が期待できる。
積回路の一実施例を説明するための回路図である。
図中、Ｖｌ 、Ｖ２ 、、Ｖｎは入力側の信号源、Ｒｏ
は信号源抵抗、ＲｏｎはスイッチセルＯＮ抵抗、（１−
１，１−２，、，１−ｎ ）＋ （２−１，２−２，、
，２−ｎ＞ 、 （ｎ−１，ｎ−２，ｎ−ｎ）はスイッ
チセル、３−１．３〜２．、．３−ｎは出カバソファ、
をそれぞれ示す。
は信号源抵抗、ＲｏｎはスイッチセルＯＮ抵抗、（１−
１，１−２，、，１−ｎ ）＋ （２−１，２−２，、
，２−ｎ＞ 、 （ｎ−１，ｎ−２，ｎ−ｎ）はスイッ
チセル、３−１．３〜２．、．３−ｎは出カバソファ、
をそれぞれ示す。
Claims (1)
- ＩＣ上に配列される（ｎ）×（ｎ）チャンネルのマト
リクス・スイッチの集積回路において、前記マトリクス
・スイッチの配置を（ｎ×ｎ／２）×２に配列したこと
を特徴とするマトリクス・スイッチの集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190925A JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190925A JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6167318A true JPS6167318A (ja) | 1986-04-07 |
| JPH0515324B2 JPH0515324B2 (ja) | 1993-03-01 |
Family
ID=16265968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59190925A Granted JPS6167318A (ja) | 1984-09-11 | 1984-09-11 | マトリクス・スイツチの集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6167318A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559971A (en) * | 1991-10-30 | 1996-09-24 | I-Cube, Inc. | Folded hierarchical crosspoint array |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS59155145A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体集積回路装置 |
-
1984
- 1984-09-11 JP JP59190925A patent/JPS6167318A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935448A (ja) * | 1982-08-23 | 1984-02-27 | Nec Corp | マスタスライス集積回路装置 |
| JPS59155145A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体集積回路装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559971A (en) * | 1991-10-30 | 1996-09-24 | I-Cube, Inc. | Folded hierarchical crosspoint array |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0515324B2 (ja) | 1993-03-01 |
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