JPH0251252A - 集積回路の配線構造 - Google Patents
集積回路の配線構造Info
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- JPH0251252A JPH0251252A JP63201963A JP20196388A JPH0251252A JP H0251252 A JPH0251252 A JP H0251252A JP 63201963 A JP63201963 A JP 63201963A JP 20196388 A JP20196388 A JP 20196388A JP H0251252 A JPH0251252 A JP H0251252A
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- clock signal
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- signal wiring
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- 230000003139 buffering effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 6
- 238000004088 simulation Methods 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 17
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- 238000005516 engineering process Methods 0.000 description 2
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- 238000010168 coupling process Methods 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
〈産業上の利用分野〉
この発明は、り【」ツク信号が高速に伝搬されるクロッ
ク信号配線の配置段組を容易に行なうことがでさる集積
回路の配線構造に関する。
ク信号配線の配置段組を容易に行なうことがでさる集積
回路の配線構造に関する。
(従来の技術)
近年、半導体技術の飛躍的な発展にともなって、集積回
路の大規模化、高速化がめざましい勢いで進んtいる。
路の大規模化、高速化がめざましい勢いで進んtいる。
このような背景の中で、回路の動作上非常に重要な信号
の一つであるクロック信号は、多くのゲートに供給され
るとともに、その周波数は速くなってきている。
の一つであるクロック信号は、多くのゲートに供給され
るとともに、その周波数は速くなってきている。
クロック信号が供給されるゲートが多くなると、供給側
の負荷を駆動するためのバッファ・回路が多数必要とな
る。一方、クロック信号の周波数が短かくなると、クロ
ック信号の立上り時間、立下り時間の動作処理に対する
影響が無視できなくなる。
の負荷を駆動するためのバッファ・回路が多数必要とな
る。一方、クロック信号の周波数が短かくなると、クロ
ック信号の立上り時間、立下り時間の動作処理に対する
影響が無視できなくなる。
このため、立上り、立下りのシII−ブなクロック信号
が必要になってくる。
が必要になってくる。
このようなクロック信号を伝搬させるクロック信号配線
は、第14図に示すように他の信号の伝搬路となる信号
配線が形成されている配線領域内に配置形成され(いる
。
は、第14図に示すように他の信号の伝搬路となる信号
配線が形成されている配線領域内に配置形成され(いる
。
このようなクロック信号配線のレイアウトにあっては、
微細加工化の技術により配線間の距離は小さくなってい
る。このため、配線間の容量は、配線と基数との容量に
比べて無視できないものとなる。したがって、高速かつ
シャープな波形がクロック信号に要求される場合には、
配線間容量を考慮に入れて配線のレイアウト設計を行な
わなければならない。
微細加工化の技術により配線間の距離は小さくなってい
る。このため、配線間の容量は、配線と基数との容量に
比べて無視できないものとなる。したがって、高速かつ
シャープな波形がクロック信号に要求される場合には、
配線間容量を考慮に入れて配線のレイアウト設計を行な
わなければならない。
しかしながら、配線間容量の信号伝搬への影響は、隣接
する配線の電圧に依存する。このため、クロック信号配
線を信号レベルが変化する信号が伝搬する他の信号配線
に隣接してレイアウトすると、クロック信号配線の配線
容量のクロック信号伝搬への影響を容易にシミュレーシ
ョンすることは難かしくなる。
する配線の電圧に依存する。このため、クロック信号配
線を信号レベルが変化する信号が伝搬する他の信号配線
に隣接してレイアウトすると、クロック信号配線の配線
容量のクロック信号伝搬への影響を容易にシミュレーシ
ョンすることは難かしくなる。
また、配線間容量の大さな信号翰に対して、急峻な波形
の信号を印加すると、各機性のカップリングにより、信
号線の電位が一時的に変動する。
の信号を印加すると、各機性のカップリングにより、信
号線の電位が一時的に変動する。
このため、急峻な波形のりDツク信号が伝搬されるクロ
ック信号配線と他の信号配線とを、長い距離にわたって
並行して配置レイア・クトすることは困難となる。
ック信号配線と他の信号配線とを、長い距離にわたって
並行して配置レイア・クトすることは困難となる。
一方、クロック信号配線が長くなり、クロック信号の高
速化が要求される場合には、クロックイ3号の出力側と
入力側との間でバッファするようにすればよい。このた
めに、クロック信qを入力とするバッフ7回路が必要と
なる。このバッファ回路【よ、当然ながら電源を必要と
する。したがって、電源配線とクロック信号配線とが離
れている場合には、クロック信号配線を電源配線の近傍
にまで引き込よな番プればならない。あるいは、クロッ
クイ3号配線と電源配線との距離が短い場所に、バッフ
7回路を配置レイアウトする必要がある。
速化が要求される場合には、クロックイ3号の出力側と
入力側との間でバッファするようにすればよい。このた
めに、クロック信qを入力とするバッフ7回路が必要と
なる。このバッファ回路【よ、当然ながら電源を必要と
する。したがって、電源配線とクロック信号配線とが離
れている場合には、クロック信号配線を電源配線の近傍
にまで引き込よな番プればならない。あるいは、クロッ
クイ3号配線と電源配線との距離が短い場所に、バッフ
7回路を配置レイアウトする必要がある。
(発明が解決しようとする課題)
」−記したように、他の信号配線と隣接してヲ、0い配
線間隔で配設されているクロック信号配線は、その配線
間容量のクロック信号伝搬への影響が隣接する信号配線
の電位に左右される。このため、クロック信号配線の配
線間容量の影響をシミュレーションすることは困難とな
る。また、配線間容量が大きくなると、クロック信号が
他の信号に影響を与えることになる。さらに、クロック
信号をバラフッ・するバッファ回路の配置場所に$11
約を受けることになる。
線間隔で配設されているクロック信号配線は、その配線
間容量のクロック信号伝搬への影響が隣接する信号配線
の電位に左右される。このため、クロック信号配線の配
線間容量の影響をシミュレーションすることは困難とな
る。また、配線間容量が大きくなると、クロック信号が
他の信号に影響を与えることになる。さらに、クロック
信号をバラフッ・するバッファ回路の配置場所に$11
約を受けることになる。
したがって、これらを考慮して、シャープな波形のクロ
ック信号を高速に伝搬させるクロック信号配線を、高密
度に配置レイアウトすることは、極めて困難な作業とな
っていた。
ック信号を高速に伝搬させるクロック信号配線を、高密
度に配置レイアウトすることは、極めて困難な作業とな
っていた。
そこで、この発明は、上記に鑑みてなされてものであり
、その目的とするところは、周波数の高いシャープな波
形のクロック信号を伝搬させるクロック信号配線の設J
ルイアウトを、容易に行なうことが可能な集積回路の配
線構造を提供することにある。
、その目的とするところは、周波数の高いシャープな波
形のクロック信号を伝搬させるクロック信号配線の設J
ルイアウトを、容易に行なうことが可能な集積回路の配
線構造を提供することにある。
[発明の構成]
(課題を解決するための手段〉
上記目的を達成するために、この発明は、電源を給電す
る電源配Pi1間に、クロック信号が伝搬されるクロッ
ク信号配線のみを配置成形する構成とした。
る電源配Pi1間に、クロック信号が伝搬されるクロッ
ク信号配線のみを配置成形する構成とした。
(作用)
上記構成において、この発明には、クロックイ3号配線
に隣接する配線の電位を固定とするようにしている。
に隣接する配線の電位を固定とするようにしている。
(実施例)
以下、図面を用いてこの発明の詳細な説明する。
第1図乃至第13図はこの発明の第1の実施例乃至第1
3の実施例に係る集積回路の配線構造を示ずパターン平
面図である。これらの実施例では、クロック信号配線だ
けを、電源配線間に配置レイアウトするようにしている
。
3の実施例に係る集積回路の配線構造を示ずパターン平
面図である。これらの実施例では、クロック信号配線だ
けを、電源配線間に配置レイアウトするようにしている
。
第1図に示す第1の実施例では、クロック信号配線1の
みを、それぞれ異なる電位の電源を供給する電源配線1
と電源配線2との間に配置したものである。このような
配置レイアウトにあっては、クロック信号配線1とv4
接する配線が電源配線1゜2となる。また、電源配線1
.2の電位は、通常一定電位に保持されるように設&1
されている。このため、クロック信号配mlに隣接する
配線の電位は一定電位となり、電源配線1.2に対する
クロック信号配線1の配線間容けのクロック信号伝搬へ
の影響を容易にシミュレーションすることができるよう
になる。したがって、所望のクロック信号を伝搬させる
ためのクロック信号配線の配線幅や隣接する配線との間
隔及び配線経路を容易に決定することが可能となる。
みを、それぞれ異なる電位の電源を供給する電源配線1
と電源配線2との間に配置したものである。このような
配置レイアウトにあっては、クロック信号配線1とv4
接する配線が電源配線1゜2となる。また、電源配線1
.2の電位は、通常一定電位に保持されるように設&1
されている。このため、クロック信号配mlに隣接する
配線の電位は一定電位となり、電源配線1.2に対する
クロック信号配線1の配線間容けのクロック信号伝搬へ
の影響を容易にシミュレーションすることができるよう
になる。したがって、所望のクロック信号を伝搬させる
ためのクロック信号配線の配線幅や隣接する配線との間
隔及び配線経路を容易に決定することが可能となる。
また、配線間容量によるクロック信号配線1と電源配線
1,2とのクロストークはなくなり、クロック信号が電
源配線に与える影響はほとんどなくなる。
1,2とのクロストークはなくなり、クロック信号が電
源配線に与える影響はほとんどなくなる。
したがって、周波数の高いシャープな波形のクロック信
号を伝搬さぜるクロック信号配線の配置段8]を容易に
行なうことができるようになる。
号を伝搬さぜるクロック信号配線の配置段8]を容易に
行なうことができるようになる。
第2図に示す第2の実施例は、クロック信号配線1みの
を、同一電位の電源を供給する2本の電源配線1の間に
配置レイアウトしたものである。
を、同一電位の電源を供給する2本の電源配線1の間に
配置レイアウトしたものである。
このよ”)<E配置構造にあっても、第1の実施例と同
様の効果が得られる。
様の効果が得られる。
第3図に示す第3の実施例は、第1の実施例に対して、
クロック信号配線1を伝搬するクロック信号をバッファ
するバッフ1回路11を設けたものである。このバッフ
7回路11は、それぞれの電源配線1.2からコンタク
ト領域13を介して給電され、入力端子15からクロッ
ク信号を受け、バッファしたクロック信号を出力端子1
7を介してクロック信号配線1に出力する。
クロック信号配線1を伝搬するクロック信号をバッファ
するバッフ1回路11を設けたものである。このバッフ
7回路11は、それぞれの電源配線1.2からコンタク
ト領域13を介して給電され、入力端子15からクロッ
ク信号を受け、バッファしたクロック信号を出力端子1
7を介してクロック信号配線1に出力する。
このように、クロック信号をバッファするバッファ回路
を配置するような場合には、電源配線1゜2とクロック
信号配線が隣接しているため、クロック信号配線を電源
配線のところまで引き込んで配線する必要はなくなる。
を配置するような場合には、電源配線1゜2とクロック
信号配線が隣接しているため、クロック信号配線を電源
配線のところまで引き込んで配線する必要はなくなる。
さらに、バッフ1回路における配置場所の制約が少なく
なる。したがって、この第3の実施例では、第1の実施
例と同様な効果が得られるとともに、上記した効果が得
られる。
なる。したがって、この第3の実施例では、第1の実施
例と同様な効果が得られるとともに、上記した効果が得
られる。
なお、第3の実施例にあっては、バッファ回路11の代
りにインバータ回路であってもかまわない。また、クロ
ック信号をバッファするバッファ回路費インバータ回路
は、所望のクロック信号が1qられるように、その配置
場所及び個数を決定すればよい。
りにインバータ回路であってもかまわない。また、クロ
ック信号をバッファするバッファ回路費インバータ回路
は、所望のクロック信号が1qられるように、その配置
場所及び個数を決定すればよい。
第4図に丞ツ第4の実施例は、クロック信号とこのクロ
ック信号企反乾したあるいは位相のずれたクロック信号
を伝搬するクロック信号配線1゜2だけを、異なる゛電
位の電源配線1,2との間に配置レイアウトしたことを
特徴としている。
ック信号企反乾したあるいは位相のずれたクロック信号
を伝搬するクロック信号配線1゜2だけを、異なる゛電
位の電源配線1,2との間に配置レイアウトしたことを
特徴としている。
第5図に示す第5の実施例及び第6図に示す第6の実施
例は、第1の電源電位を2本の電源配線1により供給し
、第2の電源電位を1本の電源配線2により供給するも
のにおいて、クロック信号配線1のみを、電源配線1.
2間に配置レイアウトしたことを特徴としている。
例は、第1の電源電位を2本の電源配線1により供給し
、第2の電源電位を1本の電源配線2により供給するも
のにおいて、クロック信号配線1のみを、電源配線1.
2間に配置レイアウトしたことを特徴としている。
第7図に示す第7の実施例は、第5及び第6の実施例と
同様な電源配線1.2の配置にあって、2種類のクロッ
ク信号をそれぞれ伝搬させるりOツク信号配線1,2を
、それぞれのクロック信号配線1.2のみが電源配線1
,2間に配置されるようにしたことを特徴としている。
同様な電源配線1.2の配置にあって、2種類のクロッ
ク信号をそれぞれ伝搬させるりOツク信号配線1,2を
、それぞれのクロック信号配線1.2のみが電源配線1
,2間に配置されるようにしたことを特徴としている。
第8図に示1第8の実施例は、第7の実施例における一
方のクロック信号配線を、クロック信′r〕とは別の他
の信号が伝搬される信号配線1としたものである。
方のクロック信号配線を、クロック信′r〕とは別の他
の信号が伝搬される信号配線1としたものである。
第9図に示す第9の実施例は、それぞれ異なる3種類の
電源電位を供給する電源配線1,2.3の間に、クロッ
ク信号配線1のみを配置したことを特徴とする。
電源電位を供給する電源配線1,2.3の間に、クロッ
ク信号配線1のみを配置したことを特徴とする。
第10図に示す第10図の実施例は、第9の実施例に示
す一方のクロック信号配線1を、このクロック信号配線
1を伝搬するクロック信号とは別のクロック信号を伝搬
するクロック信号配l!A2としたことを特徴とする。
す一方のクロック信号配線1を、このクロック信号配線
1を伝搬するクロック信号とは別のクロック信号を伝搬
するクロック信号配l!A2としたことを特徴とする。
第11図乃至第12図に示す第11の実施例乃至第12
の実施例は、第1の実施例と同様な電源配線1.2とク
ロック信号配線1の配置レイアウトにあって、クロック
信号配線1及び電源配線1゜2とは異なる第2の配線層
を有する多層配線4g造に適用したものである。
の実施例は、第1の実施例と同様な電源配線1.2とク
ロック信号配線1の配置レイアウトにあって、クロック
信号配線1及び電源配線1゜2とは異なる第2の配線層
を有する多層配線4g造に適用したものである。
第11図に示す第11の実施例は、信号配線1゜2、及
び電源配線1.2間に配置されたクロック信号配線1と
直交するクロック信号配線1を、第2の配線層で形成し
たものである。
び電源配線1.2間に配置されたクロック信号配線1と
直交するクロック信号配線1を、第2の配線層で形成し
たものである。
第12図に示づ第12の実施例は、前記した第3の実施
例と同様にバッファ回路21を設けたものであり、それ
ぞれの電源配線1,2からコンタクト領1423を介し
て給電され、入力端子25からクロック信号を受【ノる
バッファ回路21のクロッ、り信号配線1と直交する出
力配線27を、第2の配線層で形成したことを特徴とし
ている。
例と同様にバッファ回路21を設けたものであり、それ
ぞれの電源配線1,2からコンタクト領1423を介し
て給電され、入力端子25からクロック信号を受【ノる
バッファ回路21のクロッ、り信号配線1と直交する出
力配線27を、第2の配線層で形成したことを特徴とし
ている。
第13図に示す第13の実施例は、第12の実施例に対
して、コンタクト領域29を介してクロックへ号が与え
られる出力配線31を、クロック信号と同様の第1の配
線層で形成したことを特徴としている。
して、コンタクト領域29を介してクロックへ号が与え
られる出力配線31を、クロック信号と同様の第1の配
線層で形成したことを特徴としている。
なお、第12及び第13の実施例において、バッファ回
路21はインバータ回路であってもかまわない。また、
この発明は、上記した実施例に限定されるものではなく
、電源配線の本数及び電源電位の数、クロックイ:1号
配線の本数にかがわらず、実論できることは勿論である
。
路21はインバータ回路であってもかまわない。また、
この発明は、上記した実施例に限定されるものではなく
、電源配線の本数及び電源電位の数、クロックイ:1号
配線の本数にかがわらず、実論できることは勿論である
。
「発明の効果1
以」:説明したように、この発明が適用されたクロック
イ8号配線の配置にあっては、隣接づる配線の電位が一
定となる。これにより、配線間容量のりL1ツク信号伝
搬への影響を容易にシミコレ−シコンすることがでさる
とともに、クロック信号の隣接配線への影響を防止する
ことができる。さらに、クロック信号をバッファする回
路の配置場所の制約が少なくなる。この結果、周波数の
高いシャープな波形のクロック信号を、周囲に影響を与
えることなく伝搬させるクロック信号配線の設計レイア
ウトを容易に行なうことができるようになる。
イ8号配線の配置にあっては、隣接づる配線の電位が一
定となる。これにより、配線間容量のりL1ツク信号伝
搬への影響を容易にシミコレ−シコンすることがでさる
とともに、クロック信号の隣接配線への影響を防止する
ことができる。さらに、クロック信号をバッファする回
路の配置場所の制約が少なくなる。この結果、周波数の
高いシャープな波形のクロック信号を、周囲に影響を与
えることなく伝搬させるクロック信号配線の設計レイア
ウトを容易に行なうことができるようになる。
第1図乃至第13図はこの発明の第1の実施例7!J至
第13の実施例に係る集積回路の配線構造を示すパター
ン平面図、第14図は従来の集積回路の配線構造をポリ
パターン平面図である。
第13の実施例に係る集積回路の配線構造を示すパター
ン平面図、第14図は従来の集積回路の配線構造をポリ
パターン平面図である。
Claims (4)
- (1)電源を給電する電源配線間に、クロック信号が伝
搬されるクロック信号配線のみを配置形成したことを特
徴とする集積回路の配線構造。 - (2)クロック信号をバッファする回路を前記クロック
信号配線に沿って分散して配置したことを特徴とする請
求項1記載の集積回路の配線構造。 - (3)前記クロック信号配線及び電源配線を多層配線に
おけるいずれか1つの配線層により形成したことを特徴
とする請求項1及び請求項2に記載の集積回路の配線構
造。 - (4)前記クロック信号配線及び電源配線を他の信号配
線とは別の配線層で形成したことを特徴とする請求項1
及び請求項2に記載の集積回路の配線構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63201963A JPH07105445B2 (ja) | 1988-08-15 | 1988-08-15 | 集積回路の配線構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63201963A JPH07105445B2 (ja) | 1988-08-15 | 1988-08-15 | 集積回路の配線構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0251252A true JPH0251252A (ja) | 1990-02-21 |
JPH07105445B2 JPH07105445B2 (ja) | 1995-11-13 |
Family
ID=16449666
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63201963A Expired - Fee Related JPH07105445B2 (ja) | 1988-08-15 | 1988-08-15 | 集積回路の配線構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07105445B2 (ja) |
Cited By (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0621331A (ja) * | 1992-07-06 | 1994-01-28 | Fujitsu Ltd | 半導体集積回路 |
JPH0629393A (ja) * | 1992-05-12 | 1994-02-04 | Nec Corp | 半導体集積回路 |
JPH0677403A (ja) * | 1992-08-26 | 1994-03-18 | Mitsubishi Electric Corp | 半導体集積回路装置及びその設計方法 |
EP0638936A1 (en) * | 1993-08-13 | 1995-02-15 | Oki Electric Industry Company, Limited | Gate array LSI |
JPH09213888A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体集積回路チップ |
JP2000040701A (ja) * | 1998-07-23 | 2000-02-08 | Texas Instr Japan Ltd | クロストーク防止回路 |
WO2000036466A1 (fr) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteurs et procede de fabrication |
JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
JP2006173529A (ja) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | 半導体集積回路装置 |
JP2007103863A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体デバイス |
JP2009014796A (ja) * | 2007-06-30 | 2009-01-22 | Sony Corp | El表示パネル、電源線駆動装置及び電子機器 |
JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
US7667254B2 (en) | 2005-07-14 | 2010-02-23 | Nec Electronics Corporation | Semiconductor integrated circuit device |
US8074197B2 (en) | 2002-07-29 | 2011-12-06 | Synopsys, Inc. | Shielding mesh design for an integrated circuit device |
CN110177425A (zh) * | 2019-04-16 | 2019-08-27 | 百度在线网络技术(北京)有限公司 | 印刷电路板及印刷电路板层叠设计方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115352A (en) * | 1979-02-27 | 1980-09-05 | Fujitsu Ltd | Clock distributing circuit of ic device |
JPS60254654A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 半導体集積回路 |
JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
JPS63133560A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | 多入力論理回路のパタ−ンレイアウト |
-
1988
- 1988-08-15 JP JP63201963A patent/JPH07105445B2/ja not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS55115352A (en) * | 1979-02-27 | 1980-09-05 | Fujitsu Ltd | Clock distributing circuit of ic device |
JPS60254654A (ja) * | 1984-05-30 | 1985-12-16 | Nec Corp | 半導体集積回路 |
JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
JPS63133560A (ja) * | 1986-11-25 | 1988-06-06 | Mitsubishi Electric Corp | 多入力論理回路のパタ−ンレイアウト |
Cited By (37)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0629393A (ja) * | 1992-05-12 | 1994-02-04 | Nec Corp | 半導体集積回路 |
JPH0621331A (ja) * | 1992-07-06 | 1994-01-28 | Fujitsu Ltd | 半導体集積回路 |
JPH0677403A (ja) * | 1992-08-26 | 1994-03-18 | Mitsubishi Electric Corp | 半導体集積回路装置及びその設計方法 |
EP0638936A1 (en) * | 1993-08-13 | 1995-02-15 | Oki Electric Industry Company, Limited | Gate array LSI |
US5506428A (en) * | 1993-08-13 | 1996-04-09 | Oki Electric Industry Co., Ltd. | Gate array LSI |
EP0827207A2 (en) * | 1993-08-13 | 1998-03-04 | Oki Electric Industry Co., Ltd. | Gate array LSI |
EP0827207B1 (en) * | 1993-08-13 | 2003-03-12 | Oki Electric Industry Co., Ltd. | Gate array LSI |
JPH09213888A (ja) * | 1996-01-30 | 1997-08-15 | Nec Corp | 半導体集積回路チップ |
US5892250A (en) * | 1996-01-30 | 1999-04-06 | Nec Corporation | Semiconductor integrated circuit chip |
JP4560846B2 (ja) * | 1998-07-23 | 2010-10-13 | 日本テキサス・インスツルメンツ株式会社 | クロストーク防止回路 |
JP2000040701A (ja) * | 1998-07-23 | 2000-02-08 | Texas Instr Japan Ltd | クロストーク防止回路 |
WO2000036466A1 (fr) * | 1998-12-11 | 2000-06-22 | Hitachi, Ltd. | Dispositif a circuit integre a semiconducteurs et procede de fabrication |
US8171441B2 (en) | 2002-07-29 | 2012-05-01 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
US8166434B2 (en) | 2002-07-29 | 2012-04-24 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
US8701068B2 (en) | 2002-07-29 | 2014-04-15 | Synopsys, Inc. | Interconnection device in a multi-layer shielding mesh |
US8386979B2 (en) | 2002-07-29 | 2013-02-26 | Synopsys, Inc. | Method and apparatus to design an interconnection device in a multi-layer shielding mesh |
US7943436B2 (en) | 2002-07-29 | 2011-05-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
JP2005535118A (ja) * | 2002-07-29 | 2005-11-17 | シンプリシティ・インコーポレーテッド | 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 |
US8286118B2 (en) | 2002-07-29 | 2012-10-09 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
US8074197B2 (en) | 2002-07-29 | 2011-12-06 | Synopsys, Inc. | Shielding mesh design for an integrated circuit device |
US8122412B2 (en) | 2002-07-29 | 2012-02-21 | Synopsys, Inc. | Shelding mesh design for an integrated circuit device |
US8161442B2 (en) | 2002-07-29 | 2012-04-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
JP2006173529A (ja) * | 2004-12-20 | 2006-06-29 | Renesas Technology Corp | 半導体集積回路装置 |
US7667254B2 (en) | 2005-07-14 | 2010-02-23 | Nec Electronics Corporation | Semiconductor integrated circuit device |
JP2007103863A (ja) * | 2005-10-07 | 2007-04-19 | Nec Electronics Corp | 半導体デバイス |
US9135856B2 (en) | 2007-06-30 | 2015-09-15 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US8269696B2 (en) | 2007-06-30 | 2012-09-18 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US8912988B2 (en) | 2007-06-30 | 2014-12-16 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
JP2009014796A (ja) * | 2007-06-30 | 2009-01-22 | Sony Corp | El表示パネル、電源線駆動装置及び電子機器 |
US9608053B2 (en) | 2007-06-30 | 2017-03-28 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US9773856B2 (en) | 2007-06-30 | 2017-09-26 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US10170532B2 (en) | 2007-06-30 | 2019-01-01 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US10529791B2 (en) | 2007-06-30 | 2020-01-07 | Sony Corporation | EL display panel, power supply line drive apparatus, and electronic device |
US10971573B2 (en) | 2007-06-30 | 2021-04-06 | Sony Corporation | El display panel, power supply line drive apparatus, and electronic device |
JP4552073B2 (ja) * | 2008-02-21 | 2010-09-29 | 日本電気株式会社 | 半導体集積回路 |
JP2009200217A (ja) * | 2008-02-21 | 2009-09-03 | Nec Corp | 半導体集積回路 |
CN110177425A (zh) * | 2019-04-16 | 2019-08-27 | 百度在线网络技术(北京)有限公司 | 印刷电路板及印刷电路板层叠设计方法 |
Also Published As
Publication number | Publication date |
---|---|
JPH07105445B2 (ja) | 1995-11-13 |
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