JPS63133560A - 多入力論理回路のパタ−ンレイアウト - Google Patents
多入力論理回路のパタ−ンレイアウトInfo
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- JPS63133560A JPS63133560A JP28121586A JP28121586A JPS63133560A JP S63133560 A JPS63133560 A JP S63133560A JP 28121586 A JP28121586 A JP 28121586A JP 28121586 A JP28121586 A JP 28121586A JP S63133560 A JPS63133560 A JP S63133560A
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は多入力論理回路のパターンレイアウトに関し
、論理決定部と、プリチャージ部およびセンスアンプ部
間の配線部をなくし、かつ高集積密度を持ったパターン
レイアウトに関するものである。
、論理決定部と、プリチャージ部およびセンスアンプ部
間の配線部をなくし、かつ高集積密度を持ったパターン
レイアウトに関するものである。
［従来の技術］
第２図は、従来の多入力論理回路の構成を示す回路図で
ある。
ある。
初めにこの回路の構成について説明する。多入力論理回
路は、論理決定部と、プリチャージ部およびセンスアン
プ部とから構成される。論理決定部はｍ（ｍは２以上の
整数）個の論理決定回路に１〜Ｋｍから構成されており
、プリチャージ部はｍ個のプリチャージ用のＰチャンネ
ルＭＯＳ電界効果トランジスタ（以下ＰＣｈＭＯＳＣＭ
ＯＳインバータ）Ｐｌ〜Ｐｍから構成されており、セン
スアンプ部はｍ個のセンスアンプＳ１〜Ｓｍから構成さ
れている。論理決定回路に１とＰｃｈＭＯＳトランジス
タＰ１とセンスアンプＳ１、論理決定回路に２とＰｃｈ
ＭＯＳトランジスタＰ２とセンスアンプＳ２、・・・、
論理決定回路ＫｍとＰｃｈＭＯＳトランジスタＰｍとセ
ンスアンプＳｍはそれぞれ多入力論理回路の各段を構成
する。
路は、論理決定部と、プリチャージ部およびセンスアン
プ部とから構成される。論理決定部はｍ（ｍは２以上の
整数）個の論理決定回路に１〜Ｋｍから構成されており
、プリチャージ部はｍ個のプリチャージ用のＰチャンネ
ルＭＯＳ電界効果トランジスタ（以下ＰＣｈＭＯＳＣＭ
ＯＳインバータ）Ｐｌ〜Ｐｍから構成されており、セン
スアンプ部はｍ個のセンスアンプＳ１〜Ｓｍから構成さ
れている。論理決定回路に１とＰｃｈＭＯＳトランジス
タＰ１とセンスアンプＳ１、論理決定回路に２とＰｃｈ
ＭＯＳトランジスタＰ２とセンスアンプＳ２、・・・、
論理決定回路ＫｍとＰｃｈＭＯＳトランジスタＰｍとセ
ンスアンプＳｍはそれぞれ多入力論理回路の各段を構成
する。
第１段において、ＰｃｈＭＯＳトランジスタＰ１のソー
スは電源ＶＣＣに接続され、そのゲート電極にクロック
信号ｉが与えられる。論理決定回路に１は、ＰｃｈＭＯ
ＳトランジスタＰ１のドレインとＧＮＤとの間に、ディ
スチャージ用のＮチャンネルＭＯＳ電界効果トランジス
タ（以下ＮｃｈＭＯＳトランジスタと略記する）Ｄｌａ
とｎ（ｎは正の整数）個のＮｃｈＭＯＳトランジスタｌ
ａｌ〜ｊａｎとが直列接続された項と、ｎ個のＮｃｈＭ
ＯＳトランジスタ１ ｂ １〜１ ｂ ｎとディスチャ
ージ用のＮｃｈＭＯＳトランジスタＤｌｂとが直列接続
された項と、ディスチャージ用のＮｃｈＭＯｓトランジ
スタＤｉｅとＮ個のＮｃｈＭｏＳトランジスタｌｃｌ〜
ｌｃｎとが直列接続された項とが並列接続されて構成さ
れている。ＮｃｈＭＯＳトランジスタｌａｌ〜ｌａｎの
各ゲート電極に入力論理信号Ａ、−Ａ、が入力され、Ｎ
ｃｈＭＯｓトランジスタｌｂｌ〜ｌｂｎの各ゲート電極
に入力論理信号８１〜Ｂ、が入力され、ＮｃｈＭＯＳト
ランジスタｌｃｌ〜ｌｃｎの各ゲート電極に入力論理信
号Ｃ７〜Ｃｏが入力される。また、ＮｃｈＭＯＳトラン
ジスタＤｌａ−Ｄｉｅの各ゲート電極にクロック信号７
が与えられる。センスアンプＳ１はＣＭＯＳインバータ
からなり、このＣＭＯＳインバータはＰｃｈＭＯＳトラ
ンジスタＳＩＰとＮｃｈＭＯＳトランジスタＳＩＮとか
ら構成される。ＰｃｈＭＯＳトランジスタＰ１のドレイ
ンはＰｃｈＭＯＳトランジスタＳＩＰおよびＮｃｈＭＯ
ＳトランジスタＳＩＮのそれぞれのゲート電極に接続さ
れる。Ｎｉｌ、Ｎ１２．Ｎ１３、Ｎ１４はノードを示し
ている。
スは電源ＶＣＣに接続され、そのゲート電極にクロック
信号ｉが与えられる。論理決定回路に１は、ＰｃｈＭＯ
ＳトランジスタＰ１のドレインとＧＮＤとの間に、ディ
スチャージ用のＮチャンネルＭＯＳ電界効果トランジス
タ（以下ＮｃｈＭＯＳトランジスタと略記する）Ｄｌａ
とｎ（ｎは正の整数）個のＮｃｈＭＯＳトランジスタｌ
ａｌ〜ｊａｎとが直列接続された項と、ｎ個のＮｃｈＭ
ＯＳトランジスタ１ ｂ １〜１ ｂ ｎとディスチャ
ージ用のＮｃｈＭＯＳトランジスタＤｌｂとが直列接続
された項と、ディスチャージ用のＮｃｈＭＯｓトランジ
スタＤｉｅとＮ個のＮｃｈＭｏＳトランジスタｌｃｌ〜
ｌｃｎとが直列接続された項とが並列接続されて構成さ
れている。ＮｃｈＭＯＳトランジスタｌａｌ〜ｌａｎの
各ゲート電極に入力論理信号Ａ、−Ａ、が入力され、Ｎ
ｃｈＭＯｓトランジスタｌｂｌ〜ｌｂｎの各ゲート電極
に入力論理信号８１〜Ｂ、が入力され、ＮｃｈＭＯＳト
ランジスタｌｃｌ〜ｌｃｎの各ゲート電極に入力論理信
号Ｃ７〜Ｃｏが入力される。また、ＮｃｈＭＯＳトラン
ジスタＤｌａ−Ｄｉｅの各ゲート電極にクロック信号７
が与えられる。センスアンプＳ１はＣＭＯＳインバータ
からなり、このＣＭＯＳインバータはＰｃｈＭＯＳトラ
ンジスタＳＩＰとＮｃｈＭＯＳトランジスタＳＩＮとか
ら構成される。ＰｃｈＭＯＳトランジスタＰ１のドレイ
ンはＰｃｈＭＯＳトランジスタＳＩＰおよびＮｃｈＭＯ
ＳトランジスタＳＩＮのそれぞれのゲート電極に接続さ
れる。Ｎｉｌ、Ｎ１２．Ｎ１３、Ｎ１４はノードを示し
ている。
ここで、ＰｃｈＭＯＳトランジスタＰ１、ＮｃｈＭＯＳ
トランジスタＤｌａ〜Ｄｌｃはそれぞれエンハンスメン
ト型のＭＯＳトランジスタである。
トランジスタＤｌａ〜Ｄｌｃはそれぞれエンハンスメン
ト型のＭＯＳトランジスタである。
また、ＮｃｈＭＯＳトランジスタ１ａｌ〜１ａｎ。
１ｂ１〜１ｂｎ１１Ｃ１〜ＩＣｎのうちの所定のＭＯＳ
トランジスタはエンハンスメント型のＭＯＳトランジス
タであり、残りのＭＯＳトランジスタはディプレッショ
ン型のＭＯＳトランジスタであり、これによって論理決
定回路に１が入力論理信号に関して所定の第１論理演算
を行なうようになっている。
トランジスタはエンハンスメント型のＭＯＳトランジス
タであり、残りのＭＯＳトランジスタはディプレッショ
ン型のＭＯＳトランジスタであり、これによって論理決
定回路に１が入力論理信号に関して所定の第１論理演算
を行なうようになっている。
第２段〜第ｍ段についても上記と同様に構成されており
、論理決定回路に２、・・・、Ｋｍが入力論理信号に関
して所定の第２論理演算、・・・、第ｍ論理演算を行な
うようになっている。
、論理決定回路に２、・・・、Ｋｍが入力論理信号に関
して所定の第２論理演算、・・・、第ｍ論理演算を行な
うようになっている。
次にこの回路の動作、について説明する。
クロック信号φが“Ｌ＃レベルになると、ＰｃｈＭＯＳ
トランジスタＰ１〜Ｐｍがオンし、ＮｃｈＭＯＳトラン
ジスタＤ１ａＮＤ１ｃ１・・・、Ｄｍａ 〜Ｄ ｍ ｃ
がオフしてノードＮ１３．Ｎｉｌ、・・・、Ｎｍ３．Ｎ
ｍｌの電圧が“Ｈ”レベルにプリチャージされる。次に
、クロック信号Ｔが“Ｈ”レベクロック信号φがＨ”レ
ベルになると、ＰｃｈＭＯＳトランジスタＰ１〜Ｐｍが
オフし、ＮｃｈＭＯＳトランジスタＤ１ａ−Ｄｌｃｌ・
・・、Ｄｍａ〜Ｄｍｃがオンし、各論理決定回路に１〜
Ｋｍにおいて、入力論理信号Ａ、〜Ａｎ、Ｂ、〜Ｂｏ、
Ｃ７〜Ｃｏに関して所定の第１論理演算〜第ｍ論理演算
が行なわれ、各ノードＮ１３〜Ｎｍ３から“Ｌ”レベル
またはｍＨ＃レベルの論理信号が出力され、これらの論
理信号は各センスアンプＳ１〜Ｓｍに与えられる。各セ
ンスアンプＳ１〜Ｓｍは各ノードＮ１３〜Ｎｍ３からの
論理信号を波形整形して０ＵＴ１信号〜ＯＵＴｍ信号と
して出力する。
トランジスタＰ１〜Ｐｍがオンし、ＮｃｈＭＯＳトラン
ジスタＤ１ａＮＤ１ｃ１・・・、Ｄｍａ 〜Ｄ ｍ ｃ
がオフしてノードＮ１３．Ｎｉｌ、・・・、Ｎｍ３．Ｎ
ｍｌの電圧が“Ｈ”レベルにプリチャージされる。次に
、クロック信号Ｔが“Ｈ”レベクロック信号φがＨ”レ
ベルになると、ＰｃｈＭＯＳトランジスタＰ１〜Ｐｍが
オフし、ＮｃｈＭＯＳトランジスタＤ１ａ−Ｄｌｃｌ・
・・、Ｄｍａ〜Ｄｍｃがオンし、各論理決定回路に１〜
Ｋｍにおいて、入力論理信号Ａ、〜Ａｎ、Ｂ、〜Ｂｏ、
Ｃ７〜Ｃｏに関して所定の第１論理演算〜第ｍ論理演算
が行なわれ、各ノードＮ１３〜Ｎｍ３から“Ｌ”レベル
またはｍＨ＃レベルの論理信号が出力され、これらの論
理信号は各センスアンプＳ１〜Ｓｍに与えられる。各セ
ンスアンプＳ１〜Ｓｍは各ノードＮ１３〜Ｎｍ３からの
論理信号を波形整形して０ＵＴ１信号〜ＯＵＴｍ信号と
して出力する。
第３図は、第２図の多入力論理回路において段数が４段
からなり（ｍ＝ ４ ） 、論理決定回路の項が２個の
ＮｃｈＭＯＳトランジスタからなる（ｎ−２）場合のも
のを集積回路として実現した場合のパターンレイアウト
を示す図で、このパターンレイアウトは２層ＡｒＬ配線
、１層ポリシリコンのプロセスを用いて実現したもので
ある。
からなり（ｍ＝ ４ ） 、論理決定回路の項が２個の
ＮｃｈＭＯＳトランジスタからなる（ｎ−２）場合のも
のを集積回路として実現した場合のパターンレイアウト
を示す図で、このパターンレイアウトは２層ＡｒＬ配線
、１層ポリシリコンのプロセスを用いて実現したもので
ある。
図において、斜線を付した部分はＰ＋十形純物拡散層を
示しており、このＰ＋十形純物拡散層はＮ形つェル（図
示せず）またはＮ形半導体基板（図示せず）に形成され
ている。また、点々を付した部分はＮ十形不純物拡散層
を示しており、このＮ十形不純物拡散層はＰ形つェル（
図示せず）またはＰ形半導体基板（図示せず）に形成さ
れている。ＰＯＬを付した部分はポリシリコン層を示し
ている。−ｍ−の部分は１層Ａｌｌ、配線のセンターラ
インを示しており、Ｔｈ−−−一４の部分は２層Ａｆｌ
配線のセンターラインを示している。また、口は不純物
拡散層と１層Ａｕ配線とのコンタクトホールによるコン
タクト部を示しており、図はポリシリコン層と１層Ａｍ
配線とのコンタクトホールによるコンタクト部を示して
おり、口は１層Ａ〔配線と２層Ａｍ配線とのスルーホー
ルによるコンタクト部を示している。
示しており、このＰ＋十形純物拡散層はＮ形つェル（図
示せず）またはＮ形半導体基板（図示せず）に形成され
ている。また、点々を付した部分はＮ十形不純物拡散層
を示しており、このＮ十形不純物拡散層はＰ形つェル（
図示せず）またはＰ形半導体基板（図示せず）に形成さ
れている。ＰＯＬを付した部分はポリシリコン層を示し
ている。−ｍ−の部分は１層Ａｌｌ、配線のセンターラ
インを示しており、Ｔｈ−−−一４の部分は２層Ａｆｌ
配線のセンターラインを示している。また、口は不純物
拡散層と１層Ａｕ配線とのコンタクトホールによるコン
タクト部を示しており、図はポリシリコン層と１層Ａｍ
配線とのコンタクトホールによるコンタクト部を示して
おり、口は１層Ａ〔配線と２層Ａｍ配線とのスルーホー
ルによるコンタクト部を示している。
論理決定回路に１〜に４がそれぞれ横に段状に延び、そ
れらが互いに間隔を隔てて配列されている。４個の論理
決定回路を含む論理決定部の１段あたりのパターンレイ
アウト幅Ｗ＾は論理決定回路のＮｃｈＭＯＳトランジス
タのチャンネル幅より決まる。論理決定回路に１〜に４
の側部に、それらに対応するようにＰｃｈＭＯＳトラン
ジスタＰ１とセンスアンプＳ１、ＰｃｈＭＯＳトランジ
スタＰ２とセンスアンプＳ２、ＰｃｈＭＯＳトランジス
タＰ３とセンスアンプＳ３、Ｐ ｃ ｈＭＯＳトランジ
スタＰ４とセンスアンプＳ４がそれぞれ同一列上に配列
されている。４個のプリチャージ用ＰｃｈＭＯＳトラン
ジスタと４個のセンスアンプとを含むプリチャージ部お
よびセンスアンプ部の１段あたりのパターンレイアウト
幅Ｗ１１はセンスアンプの幅により決まる。そして、図
に示すように、プリチャージ部およびセンスアンプ部の
１段あたりのパターンレイアウト幅Ｗａは論理決定部の
１段あたりのパターンレイアウト幅Ｗ＾より大きくなっ
ているので、論理決定部と、プリチャージ部およびセン
スアンプ部間を１層Ａｍ配線Ｈ１〜Ｈ４を用いて接続し
ている。
れらが互いに間隔を隔てて配列されている。４個の論理
決定回路を含む論理決定部の１段あたりのパターンレイ
アウト幅Ｗ＾は論理決定回路のＮｃｈＭＯＳトランジス
タのチャンネル幅より決まる。論理決定回路に１〜に４
の側部に、それらに対応するようにＰｃｈＭＯＳトラン
ジスタＰ１とセンスアンプＳ１、ＰｃｈＭＯＳトランジ
スタＰ２とセンスアンプＳ２、ＰｃｈＭＯＳトランジス
タＰ３とセンスアンプＳ３、Ｐ ｃ ｈＭＯＳトランジ
スタＰ４とセンスアンプＳ４がそれぞれ同一列上に配列
されている。４個のプリチャージ用ＰｃｈＭＯＳトラン
ジスタと４個のセンスアンプとを含むプリチャージ部お
よびセンスアンプ部の１段あたりのパターンレイアウト
幅Ｗ１１はセンスアンプの幅により決まる。そして、図
に示すように、プリチャージ部およびセンスアンプ部の
１段あたりのパターンレイアウト幅Ｗａは論理決定部の
１段あたりのパターンレイアウト幅Ｗ＾より大きくなっ
ているので、論理決定部と、プリチャージ部およびセン
スアンプ部間を１層Ａｍ配線Ｈ１〜Ｈ４を用いて接続し
ている。
［発明が解決しようとする問題点］
従来の多入力論理回路のパターンレイアウトにおいては
、プリチャージ部およびセンスアンプ部の１段あたりの
パターンレイアウト幅Ｗａが論理決定部の１段あたりの
パターンレイアウト幅ＷＡより大きくなり、このため、
論理決定部と、プリチャージ部およびセンスアンプ部間
の配線部が非常に大きくなって効率の悪いパターンレイ
アウトになるという問題点があった。また、論理演算が
多段になるに従いこの配線部の量が非常に増加してパタ
ーンレイアウトの集積密度が低下するという問題点があ
った。
、プリチャージ部およびセンスアンプ部の１段あたりの
パターンレイアウト幅Ｗａが論理決定部の１段あたりの
パターンレイアウト幅ＷＡより大きくなり、このため、
論理決定部と、プリチャージ部およびセンスアンプ部間
の配線部が非常に大きくなって効率の悪いパターンレイ
アウトになるという問題点があった。また、論理演算が
多段になるに従いこの配線部の量が非常に増加してパタ
ーンレイアウトの集積密度が低下するという問題点があ
った。
この発明は上記のような問題点を解消するためになされ
たもので、論理決定部と、プリチャージ部およびセンス
アンプ部間の配線部をなくし、かつ高集積密度を持った
多入力論理回路のパターンレイアウトを得ることを目的
とする。
たもので、論理決定部と、プリチャージ部およびセンス
アンプ部間の配線部をなくし、かつ高集積密度を持った
多入力論理回路のパターンレイアウトを得ることを目的
とする。
［問題点を解決するための手段］
この発明に係る多入力論理回路のパターンレイアウトは
、論理決定部と、プリチャージ部およびセンスアンプ部
とから構成されるｍ（ｍは２以上の整数）段の多入力論
理回路のパターンレイアウトにおいて、プリチャージ部
およびセンスアンプ部をｍ″ （ｍ−はｍ以下で２以上
の整数）段ずつのブロックに区分し、各ブロックに含ま
れるプリチャージ用ＭＯＳトランジスタとセンスアンプ
とを組合わせそれらをまとめて所定パターンレイアウト
に配置し、各ブロックの所定パターンレイアウト幅を論
理決定部のｍ′段分のパターンレイアウト幅と等しくし
たものである。
、論理決定部と、プリチャージ部およびセンスアンプ部
とから構成されるｍ（ｍは２以上の整数）段の多入力論
理回路のパターンレイアウトにおいて、プリチャージ部
およびセンスアンプ部をｍ″ （ｍ−はｍ以下で２以上
の整数）段ずつのブロックに区分し、各ブロックに含ま
れるプリチャージ用ＭＯＳトランジスタとセンスアンプ
とを組合わせそれらをまとめて所定パターンレイアウト
に配置し、各ブロックの所定パターンレイアウト幅を論
理決定部のｍ′段分のパターンレイアウト幅と等しくし
たものである。
［作用］
この発明においては、プリチャージ部およびセンスアン
プ部をｍ″段ずつのブロックに区分し、この各ブロック
に含まれるプリチャージ用ＭＯＳトランジスタとセンス
アンプとを適当に組合わせそれらをまとめて所定パター
ンレイアウトに配置し、各ブロックの所定パターンレイ
アウト幅を論理決定部のｍ″段分のパターンレイアウト
幅と等しくするので、論理決定部と、プリチャージ部お
よびセンスアンプ部間の配線部が不要で、かつ高集積密
度を持ったパターンレイアウトが得られる。
プ部をｍ″段ずつのブロックに区分し、この各ブロック
に含まれるプリチャージ用ＭＯＳトランジスタとセンス
アンプとを適当に組合わせそれらをまとめて所定パター
ンレイアウトに配置し、各ブロックの所定パターンレイ
アウト幅を論理決定部のｍ″段分のパターンレイアウト
幅と等しくするので、論理決定部と、プリチャージ部お
よびセンスアンプ部間の配線部が不要で、かつ高集積密
度を持ったパターンレイアウトが得られる。
［実施例］
以下、この発明の実施例を図について説明する。
なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。
重複する部分については適宜その説明を省略する。
第１図は、この発明の実施例である、第２図の多入力論
理回路において段数が４段からなり（ｍ−４）、論理決
定回路の項が２個のＮｃｈＭＯＳトランジスタからなる
（Ｎ−２）場合のものを集積回路として実現した場合の
パターンレイアウトを示す図である。
理回路において段数が４段からなり（ｍ−４）、論理決
定回路の項が２個のＮｃｈＭＯＳトランジスタからなる
（Ｎ−２）場合のものを集積回路として実現した場合の
パターンレイアウトを示す図である。
この実施例の構成が第３図の構成と異なる点は以下の点
である。すなわち、プリチャージ部およびセンスアンプ
部においては、センスアンプＳ１とプリチャージ用のＰ
ｃｈＭＯＳトランジスタＰ１とプリチャージ用のＰｃｈ
ＭＯＳトランジスタＰ２とセンスアンプＳ２とをこの順
序で同一列上に配列し、センスアンプＳ４とプリチャー
ジ用のＰｃｈＭＯＳトランジスタＰ４とプリチャージ用
のＰｃｈＭＯＳトランジスタＰ３とセンスアンプＳ３と
をこの順序で同一列上に配置し、センスアンプＳ１がセ
ンスアンプＳ４に隣接するように、ＰｃｈＭＯＳトラン
ジスタＰ１がＰｃｈＭＯＳトランジスタＰ４に隣接する
ように、ＰｃｈＭＯＳトランジスタＰ２がＰｃｈＭＯＳ
トランジスタＰ３に隣接するように、センスアンプＳ２
がセンスアンプＳ３に隣接するように配置している。そ
して、センスアンプＳ１とセンスアンプＳ４とＰｃｈＭ
ＯＳトランジスタＰ１とＰｃｈＭＯＳトランジスタＰ４
の電源線を共通にし、センスアンプＳ２とセンスアンプ
Ｓ３とＰｃｈＭＯＳトランジスタＰ２とＰｃｈＭＯＳト
ランジスタＰ３の電源線を共通にし、センスアンプＳ１
とセンスアンプＳ４のＧＮＤ線を共通にし、センスアン
プＳ２とセンスアンプＳ３のＧＮＤ線を共通にし、Ｐｃ
ｈＭＯＳトランジスタＰ１とＰｃｈＭＯＳトランジスタ
Ｐ２とＰｃｈＭＯＳトランジスタＰ３とＰｃｈＭＯＳト
ランジスタＰ４のクロック信号線を共通にしている。
である。すなわち、プリチャージ部およびセンスアンプ
部においては、センスアンプＳ１とプリチャージ用のＰ
ｃｈＭＯＳトランジスタＰ１とプリチャージ用のＰｃｈ
ＭＯＳトランジスタＰ２とセンスアンプＳ２とをこの順
序で同一列上に配列し、センスアンプＳ４とプリチャー
ジ用のＰｃｈＭＯＳトランジスタＰ４とプリチャージ用
のＰｃｈＭＯＳトランジスタＰ３とセンスアンプＳ３と
をこの順序で同一列上に配置し、センスアンプＳ１がセ
ンスアンプＳ４に隣接するように、ＰｃｈＭＯＳトラン
ジスタＰ１がＰｃｈＭＯＳトランジスタＰ４に隣接する
ように、ＰｃｈＭＯＳトランジスタＰ２がＰｃｈＭＯＳ
トランジスタＰ３に隣接するように、センスアンプＳ２
がセンスアンプＳ３に隣接するように配置している。そ
して、センスアンプＳ１とセンスアンプＳ４とＰｃｈＭ
ＯＳトランジスタＰ１とＰｃｈＭＯＳトランジスタＰ４
の電源線を共通にし、センスアンプＳ２とセンスアンプ
Ｓ３とＰｃｈＭＯＳトランジスタＰ２とＰｃｈＭＯＳト
ランジスタＰ３の電源線を共通にし、センスアンプＳ１
とセンスアンプＳ４のＧＮＤ線を共通にし、センスアン
プＳ２とセンスアンプＳ３のＧＮＤ線を共通にし、Ｐｃ
ｈＭＯＳトランジスタＰ１とＰｃｈＭＯＳトランジスタ
Ｐ２とＰｃｈＭＯＳトランジスタＰ３とＰｃｈＭＯＳト
ランジスタＰ４のクロック信号線を共通にしている。
このように、プリチャージ部およびセンスアンプ部の４
段分のプリチャージ用のＰｃｈＭＯＳトランジスタＰ１
、Ｐ２、Ｐ３、Ｐ４とセンスアンプＳ１、Ｓ２、Ｓ３、
Ｓ４とを適当に組合わせそれらをまとめて１ブロツクと
して所定パターンレイアウトに配置することによって、
この１ブロツクの所定パターンレイアウト幅Ｗｃを論理
決定部の４段分のパターンレイアウト幅４×Ｗ、と等し
くなるようにしている点である。これによって、多入力
論理回路を集積回路として実現した場合に、論理決定部
と、プリチャージ部およびセンスアンプ部間の配線部が
不要で、かつ高集積密度を持ったパターンレイアウトを
得ることができる。
段分のプリチャージ用のＰｃｈＭＯＳトランジスタＰ１
、Ｐ２、Ｐ３、Ｐ４とセンスアンプＳ１、Ｓ２、Ｓ３、
Ｓ４とを適当に組合わせそれらをまとめて１ブロツクと
して所定パターンレイアウトに配置することによって、
この１ブロツクの所定パターンレイアウト幅Ｗｃを論理
決定部の４段分のパターンレイアウト幅４×Ｗ、と等し
くなるようにしている点である。これによって、多入力
論理回路を集積回路として実現した場合に、論理決定部
と、プリチャージ部およびセンスアンプ部間の配線部が
不要で、かつ高集積密度を持ったパターンレイアウトを
得ることができる。
なお、上記実施例では、４段の多入力論理回路のパター
ンレイアウトにおいて、プリチャージ部およびセンスア
ンプ部の４段分のプリチャージ用ＰｃｈＭＯＳトランジ
スタとセンスアンプとを適当に組合わせそれらをまとめ
て１ブロツクとして所定パターンレイアウトに配置し、
１ブロツクの所定パターンレイアウト幅を論理決定部の
４段分のパターンレイアウト幅と等しくする場合につい
て示したが、この発明はこれに限定されるものではなく
、ｍ（ｍは２以上の整数）段の多入力論理回路のパター
ンレイアウトにおいて、プリチャージ部およびセンスア
ンプ部をｍ−（ｍ−はｍ以下で２以上の整数）段ずつの
ブロックに区分し、この各ブロックに含まれるプリチャ
ージ用ＰｃｈＭＯＳトランジスタとセンスアンプとを適
当に組合わせそれらをまとめて所定パターンレイアウト
に配置し、各ブロックの所定パターンレイアウト幅を論
理決定部のｍ″段分のパターンレイアウト幅と等しくす
るようにしてもよい。
ンレイアウトにおいて、プリチャージ部およびセンスア
ンプ部の４段分のプリチャージ用ＰｃｈＭＯＳトランジ
スタとセンスアンプとを適当に組合わせそれらをまとめ
て１ブロツクとして所定パターンレイアウトに配置し、
１ブロツクの所定パターンレイアウト幅を論理決定部の
４段分のパターンレイアウト幅と等しくする場合につい
て示したが、この発明はこれに限定されるものではなく
、ｍ（ｍは２以上の整数）段の多入力論理回路のパター
ンレイアウトにおいて、プリチャージ部およびセンスア
ンプ部をｍ−（ｍ−はｍ以下で２以上の整数）段ずつの
ブロックに区分し、この各ブロックに含まれるプリチャ
ージ用ＰｃｈＭＯＳトランジスタとセンスアンプとを適
当に組合わせそれらをまとめて所定パターンレイアウト
に配置し、各ブロックの所定パターンレイアウト幅を論
理決定部のｍ″段分のパターンレイアウト幅と等しくす
るようにしてもよい。
また、この発明は、プリチャージ用トランジス夕がＮｃ
ｈＭＯＳトランジスタからなり、論理決定回路のトラン
ジスタがＰｃｈＭＯＳトランジスタからなるような多入
力論理回路のパターンレイアウトにも適用することがで
きる。
ｈＭＯＳトランジスタからなり、論理決定回路のトラン
ジスタがＰｃｈＭＯＳトランジスタからなるような多入
力論理回路のパターンレイアウトにも適用することがで
きる。
［発明の効果］
以上のようにこの発明によれば、ｍ （ｍは２以上の整
数）段の多入力論理回路のパターンレイアウトにおいて
、プリチャージ部およびセンスアンプ部をｍ−（ｍ−は
ｍ以下で２以上の整数）段ずつのブロックに区分し、こ
の各ブロックに含まれるプリチャージ用ＭＯＳトランジ
スタとセンスアンプとを組合わせそれらをまとめて所定
パターンレイアウトに配置し、各ブロックの所定パター
ンレイアウト幅を論理決定部のｍ′段分のパターンレイ
アウト幅と等しくするようにしたので、多入力論理回路
を集積回路として実現した場合に、論理決定部と、プリ
チャージ部およびセンスアンプ部間の配線をなくし、か
つ高集積密度を持った多入力論理回路のパターンレイア
ウトを得ることができる。
数）段の多入力論理回路のパターンレイアウトにおいて
、プリチャージ部およびセンスアンプ部をｍ−（ｍ−は
ｍ以下で２以上の整数）段ずつのブロックに区分し、こ
の各ブロックに含まれるプリチャージ用ＭＯＳトランジ
スタとセンスアンプとを組合わせそれらをまとめて所定
パターンレイアウトに配置し、各ブロックの所定パター
ンレイアウト幅を論理決定部のｍ′段分のパターンレイ
アウト幅と等しくするようにしたので、多入力論理回路
を集積回路として実現した場合に、論理決定部と、プリ
チャージ部およびセンスアンプ部間の配線をなくし、か
つ高集積密度を持った多入力論理回路のパターンレイア
ウトを得ることができる。
第１図は、この発明の実施例である多入力論理回路のパ
ターンレイアウトを示す図である。 第２図は、従来の多入力論理回路の構成を示す回路図で
ある。 第３図は、従来の多入力論理回路のパターンレイアウト
を示す図である。 図において、ｌａ 〜ｌａｎ、ｌｂｌ 〜ｌｂｎ。 ｌｃｌ 〜ｌｃｎ、２ａｌ 〜２ａｎ、２ｂｌ 〜２ｂ
ｎ、２ｃｌ 〜２ｃｎ、 ・、ｍａｌ 〜ｍａｎ、ｍｂ
１〜ｍｂｎ、ｍｃｌ 〜ｍｃｎ、Ｄｌａ 〜Ｄｉｅ。 Ｄ ２ ａ 〜Ｄ ２ ｃ、−、Ｄｍａ 〜Ｄｍｃ、
Ｓ Ｉ Ｎ 〜ＳｍＮはＮｃｈＭＯＳトランジスタ、Ｐ
ｌ〜Ｐｍ。 ＳＩＰ 〜ＳｍＰはＰｃｈＭＯＳトランジスタ、Ｋ１〜
Ｋｍは論理決定回路、Ｓ１〜Ｓｍはセンスアンプ、ＰＯ
Ｌはポリシリコン層、Ｈ１〜Ｈ４は１層ＡＱ、配線、Ａ
ｌ 〜Ａｎ ｌ Ｂ Ｉ 〜ｓｏｌ ＣＩ 〜Ｃ７は入
力論理信号、φはクロック信号である。 なお、各図中同一符号は同一または相当部分を示す。 手続補正書（自発） ２９発明の名称 多入力論理回路のパターンレイアウト ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第３図 ６、補正の内容 （１） 明細書第１１頁第１７行のｒＮ−２，Ｊをｒｎ
−２Ｊに訂正する。 （２） 図面の第３図を別紙のとおり。 以上
ターンレイアウトを示す図である。 第２図は、従来の多入力論理回路の構成を示す回路図で
ある。 第３図は、従来の多入力論理回路のパターンレイアウト
を示す図である。 図において、ｌａ 〜ｌａｎ、ｌｂｌ 〜ｌｂｎ。 ｌｃｌ 〜ｌｃｎ、２ａｌ 〜２ａｎ、２ｂｌ 〜２ｂ
ｎ、２ｃｌ 〜２ｃｎ、 ・、ｍａｌ 〜ｍａｎ、ｍｂ
１〜ｍｂｎ、ｍｃｌ 〜ｍｃｎ、Ｄｌａ 〜Ｄｉｅ。 Ｄ ２ ａ 〜Ｄ ２ ｃ、−、Ｄｍａ 〜Ｄｍｃ、
Ｓ Ｉ Ｎ 〜ＳｍＮはＮｃｈＭＯＳトランジスタ、Ｐ
ｌ〜Ｐｍ。 ＳＩＰ 〜ＳｍＰはＰｃｈＭＯＳトランジスタ、Ｋ１〜
Ｋｍは論理決定回路、Ｓ１〜Ｓｍはセンスアンプ、ＰＯ
Ｌはポリシリコン層、Ｈ１〜Ｈ４は１層ＡＱ、配線、Ａ
ｌ 〜Ａｎ ｌ Ｂ Ｉ 〜ｓｏｌ ＣＩ 〜Ｃ７は入
力論理信号、φはクロック信号である。 なお、各図中同一符号は同一または相当部分を示す。 手続補正書（自発） ２９発明の名称 多入力論理回路のパターンレイアウト ３、補正をする者 代表者志岐守哉 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄および図面の第３図 ６、補正の内容 （１） 明細書第１１頁第１７行のｒＮ−２，Ｊをｒｎ
−２Ｊに訂正する。 （２） 図面の第３図を別紙のとおり。 以上
Claims (1)
- 【特許請求の範囲】 複数個のＭＯＳトランジスタからなり、複数の入力論
理信号に関して所定の論理演算を行なう論理決定回路を
ｍ（ｍは２以上の整数）個段配列で含む論理決定部と、 前記各論理決定回路の出力端に、それらの各々の一方電
極が接続され、それらの各々の他方電極が電源に接続さ
れ、クロック信号により各論理決定回路の出力端をプリ
チャージするためのｍ個のプリチャージ用ＭＯＳトラン
ジスタを含むプリチャージ部と、 前記各論理決定回路の出力端に接続され、該各論理決定
回路出力を波形整形するためのｍ個のＣＭＯＳインバー
タからなるセンスアンプを含むセンスアンプ部とを備え
たｍ段の多入力論理回路のパターンレイアウトにおいて
、 前記プリチャージ部および前記センスアンプ部をｍ′（
ｍ′はｍ以下で２以上の整数）段ずつのブロックに区分
し、該各ブロックに含まれる前記プリチャージ用ＭＯＳ
トランジスタと前記センスアンプとを組合わせそれらを
まとめて所定パターンレイアウトに配置し、該各ブロッ
クの該所定パターンレイアウト幅を前記論理決定部のｍ
′段分のパターンレイアウト幅と等しくしたことを特徴
とする多入力論理回路のパターンレイアウト。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28121586A JPS63133560A (ja) | 1986-11-25 | 1986-11-25 | 多入力論理回路のパタ−ンレイアウト |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28121586A JPS63133560A (ja) | 1986-11-25 | 1986-11-25 | 多入力論理回路のパタ−ンレイアウト |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63133560A true JPS63133560A (ja) | 1988-06-06 |
Family
ID=17635965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28121586A Pending JPS63133560A (ja) | 1986-11-25 | 1986-11-25 | 多入力論理回路のパタ−ンレイアウト |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63133560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3926500A1 (de) * | 1988-08-11 | 1990-02-15 | Fuji Heavy Ind Ltd | Automatisches getriebe fuer ein kraftfahrzeug |
| JPH0251252A (ja) * | 1988-08-15 | 1990-02-21 | Toshiba Corp | 集積回路の配線構造 |
| JP2010192534A (ja) * | 2009-02-16 | 2010-09-02 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1986
- 1986-11-25 JP JP28121586A patent/JPS63133560A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3926500A1 (de) * | 1988-08-11 | 1990-02-15 | Fuji Heavy Ind Ltd | Automatisches getriebe fuer ein kraftfahrzeug |
| JPH0251252A (ja) * | 1988-08-15 | 1990-02-21 | Toshiba Corp | 集積回路の配線構造 |
| JP2010192534A (ja) * | 2009-02-16 | 2010-09-02 | Renesas Electronics Corp | 半導体集積回路装置 |
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