JP2005535118A - 集積回路デバイスと集積回路デバイスを設計するための方法及び装置 - Google Patents

Abstract

線のシールドを使って集積回路（ＩＣ）を設計する方法及び装置。本発明の少なくとも１つの実施形態では、少なくとも２つの基準電圧（例えば、電源とグラウンド）のシールド・メッシュを使用して、ＩＣチップ内の配線されている信号線の容量カップリング及び誘導カップリングの両方を低減する。いくつかの実施形態では、ある種のシールド・メッシュ（例えば、電源リングで囲まれた窓、又はまばらなセットのシールド線が使用されている窓を備えるシールド・メッシュ）を選択し、それにより局所的に混雑している領域で利用できる配線領域を増やす。他の実施形態では、シールド・メッシュは、バイパス容量を発生させたり、加えたりするために使用される。他の実施形態も開示されている。

Description

関連出願

本出願は、発明者Ｋｅｎｎｅｔｈ Ｓ．ＭｃＥｌｖａｉｎによる「Ｍｅｔｈｏｄ ａｎｄ Ａｐｐａｒａｔｕｓ ｆｏｒ Ｄｅｓｉｇｎｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｄｅｖｉｃｅｓ ｗｉｔｈ Ｓｈｉｅｌｄｉｎｇ」という表題の２００２年７月２９日に出願された米国仮出願番号６０／３９９，７６０に関するものであり、その出願日の利益を主張する。

本発明は、集積回路の設計に関するものであり、より詳細には、容量カップリングと誘導カップリングから電線をシールドすることに関するものである。

集積回路（ＩＣ）は、携帯電話、腕時計型カメラ、ハンドヘルド型オーガナイザなどの様々な応用例で使用されている。商業市場や消費者からの集積回路小型化の要求が強まるにつれて、ＩＣサイズ要件の傾向は引き続きスモール・フォーム・ファクタ、低消費電力に向かっている。

ＶＬＳＩ（Very Large Scale Integration）技術とそれを超える技術に基づくデジタル回路の設計のために、設計者はコンピュータ援用技法を採用することが多い。デジタル回路を記述して複雑なデジタル回路の設計やシミュレーションの際に助けとするために、ハードウェア記述言語（ＨＤＬ）などの標準言語が開発されている。ＶＨＤＬやＶｅｒｉｌｏｇなどのいくつかのハードウェア記述言語は、業界標準として発展している。ＶＨＤＬとＶｅｒｉｌｏｇは、汎用ハードウェア記述言語であり、これらの言語を利用することにより、抽象データ型を使用してゲート・レベル、レジスタ・トランスファ・レベル（ＲＴＬ）、又はビヘイビア・レベルでハードウェア・モデルを定義することができる。デバイス技術が進歩と共に、より新しいデバイスや設計スタイルへの使用にＨＤＬを適応させるため様々な製品設計ツールが開発されてきた。

ＨＤＬコードを使って集積回路を設計する場合、まずコードを書き、その後、ＨＤＬコンパイラによりそのコードをコンパイルする。ＨＤＬソース・コードではあるレベルで回路要素を記述し、コンパイラは、このコンパイルからＲＴＬネット・リストを出力する。ＲＴＬネット・リストは、通常、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）又は特定用途向け集積回路（ＡＳＩＣ）などの特定のベンダの集積回路の技術／アーキテクチャに依存しないという点で、技術独立のネット・リストである。ＲＴＬネット・リストは、（挙動図ではなく）回路要素の回路図に対応する。次いで、技術独立のＲＴＬネット・リストからベンダの技術／アーキテクチャで回路を作成するために使用できる技術特有のネット・リストに変換するマッピング操作が実行される。ＦＰＧＡベンダはその集積回路内にロジック回路を実装するために様々な技術／アーキテクチャを使用していることはよく知られている。したがって、技術独立のＲＴＬネット・リストは、特定のベンダの技術／アーキテクチャに特有のネット・リストを作成するようにマッピングされる。

このプロセスでは多くの場合望ましい１つの操作で、特定の集積回路のレイアウトのプランニングを実行し、タイミング問題の制御と集積回路の領域間の相互接続の管理を行う。これは、「フロア・プランニング」と呼ばれることがある。通常のフロア・プランニング操作では、集積回路の回路エリアを「ブロック」ともいう複数の領域に分割し、その後、ロジックをそれらのブロック内に割り当てる。これらの領域は、矩形でも非矩形でもよい。この操作は２つの効果を持っている。ロジックの位置に対する推定誤差が集積回路のサイズからブロックのサイズ（タイミング推定の誤差を小さくする傾向がある）に低減されることと、１つの非常に大きな問題から一連のより単純な問題に還元されるため配置や配線が通常高速化されることである。

ＩＣサイズが縮小化されると共に、半導体メーカーは以前よりかなり小さなレベルで回路を設計せざるをえなくなっている。以前、業界がＶＬＳＩ（Very Large Scale Integration）からＵＬＳＩ（Ultra Large Scale Integration）に移行したときには、回路自体の相対的容量カップリングと誘導カップリングが重要な問題として理解されなかった。

しかし、半導体業界がサブミクロン・レベル以上の技術に基づいて回路を設計し、実装する場合、回路のライン間隔が１０〜６ミクロン未満だと、回路自体の中の信号ラインの容量カップリングと誘導カップリングが設計者にとっては重大な問題になると理解されている。回路サイズが小さくなり、信号ラインの長さがライン幅に比べて長くなるにつれ、信号ラインとグラウンド又は電源ラインとの間のカップリング及び／又はクロストークが目立ってくる。さらに、信号ラインからグラウンド（及び／又はその他の信号ライン）へのカップリングが強くなるにつれ、与えられた信号の信号対雑音比はそれに比例して減少する。信号の容量カップリングと誘導カップリングのこの特定の問題は、この業界が発展し、回路デバイスサイズの縮小の方向に向かうと共に次第に困難になってきている（例えば、０．２５ミクロン技術から０．１８ミクロン、０．１５ミクロンと進んで行く）。

信号対雑音比を高める方法の１つ（例えば、隣接する信号ラインからの容量カップリングと誘導カップリングにより生じる雑音に関して）は、信号駆動レベルを強めることである。信号強度を高めることにより、信号の信号対雑音比は改善される。しかし残念なことに、信号強度を高めるには、さらに、より高い出力のデバイスを備えなければならず、これは、熱問題、ポータビリティ問題、環境問題に関するＩＣの消費電力低減の要件と矛盾する。消費電力が高くなるだけでなく、信号強度を上げても信号カップリングはなくならない。信号の強度が上がると、容量カップリングと誘導カップリングによる隣接する信号ライン内の雑音も増大する。

他に、信号ラインの間隔を広げて信号ラインの実効（Ｒ−Ｌ−Ｃ）インピーダンスを低くする方法もあるが、これは、通常、信号駆動レベルを強め、カップリングを減らし、信号対雑音比を改善する方法と併用される。一般に、信号ラインの間隔を３倍に広げると、カップリング効果は５０％減少する。しかし、間隔を広げることは、回路の小型化の要件と相反する。

他に、バッファ／リピータを挿入して導線を短くし、抵抗とカップリング容量を低減する方法もある。この方法は、度を超えた数のバッファ／リピータが必要でない、信号の数が中程度の場合にうまく働く。

他に、電源電圧（例えば、ＶＤＤ）又はグラウンドのいずれかを使用することにより信号ラインをシールドする方法がある。シールド・ライン（グラウンド）は幅が十分あって低インピーダンスであり、シールド・ライン自体は雑音を他の信号ラインに伝達しない。図２は、シールド・ラインと信号ラインの平面図を示している。信号ライン（例えば、ライン２０１又は２０５）は、隣接信号ラインから雑音をシールドするために、供給電圧又はグラウンドに接続されるシールド・ライン（例えば、ライン２０３又は２０７）にそって配線される。サブミクロン技術では、これらの信号ラインとシールド・ラインの長さがその幅に対して比較的長いことがある。この経路が長いと、シールド線は抵抗を持つことになり、シールド線を越えて次の隣接線へカップリングが発生し、与えられた基板上の回路内で信号対雑音比を低下させるか、又はクロストークを増やす傾向がある。

上記の方法では、面積とパフォーマンスコストが低くなるが、ＩＣ内の配線の信号整合性が保持されていることを示すために、多くの場合疑わしい、費用のかかる解析が必要になる。

本明細書では、少なくとも２つの異なる電圧の線のシールドを使用する集積回路（ＩＣ）を設計する方法と装置を説明する。

本発明の一態様では、集積回路（ＩＣ）を設計する例示的な方法は、ＩＣの設計の表現において所望の大きさのデカップリング容量を決定し、この表現のシールド・メッシュの少なくとも１つの層に信号ラインを配線し（配線の際には所望の大きさのデカップリング容量を考慮し、デカップリング・ライン用にシールド・メッシュ内にスペースを確保する）、シールド・メッシュ内に容量デカップリング・ラインを配線し、それによってその確保されたスペースを利用することを含む。

本発明の他の態様では、例示的なＩＣが、第１の基準電圧（例えば、ＶＳＳ）を供給するように設計されている第１の複数のラインと第２の基準電圧（例えば、ＶＤＤ）を供給するように設計されている第２の複数のラインを有するシールド・メッシュと、そのシールド・メッシュを通して配線される複数の信号ラインを有するＩＣ内に少なくとも１つの層を備え、それぞれの信号ラインは第１の複数の又は第２の複数のラインのうちの少なくとも１本に隣接して配置され、第１の複数のラインのうちの少なくとも１本及び第２の複数のラインのうちの少なくとも１本は互いに隣接し、しかも介在する信号ラインはなく、それらの間に容量カップリングをもたらす。

本発明の他の態様はＩＣを設計する方法であって、そのＩＣの少なくとも１つの層の表現を作成し、その少なくとも１つの層が少なくとも２つの隣接する第１の複数のライン（例えば、ＶＳＳなどの第１の基準電圧を供給するように設計されている）と、少なくとも２本の隣接する第２の複数のライン（例えば、ＶＤＤなどの第２の基準電圧を供給するように設計されている）との反復パターンを有し、さらに、第１又は第２の複数のラインの少なくとも１本に隣接して配置された少なくとも１本の信号ラインの表現を作成する。この方法は、さらに、前記第１の基準電圧を印加するように設計され、第２の複数のラインのうち隣接するラインのペアの間に配線された少なくとも１本の追加ラインの表現を作成することをも含み、この追加ラインは、それ自体と隣接するラインのペアの間にデカップリング・キャパシタを形成する。

本発明の他の態様は集積回路（ＩＣ）デバイスを設計するための方法であって、第１の基準電圧に対する複数の接続線と第２の基準電圧に対する第２の複数の接続線を含む基板内でシールド・メッシュを決め、かつ第１の複数の接続線のうちの１本と第２の複数の接続線のうちの１本との間の第１の複数の信号線のそれぞれの第１の部分を隣接する信号線からシールドするように、基板内に第１の複数の信号線の第１の部分を配線する。第１の複数の信号線の第２の部分は、第１、第２の複数の接続線により決められる領域内で互いに隣接する。この領域は窓であってよい。一実施態様では、シールド・メッシュの線は、それぞれシールド・メッシュ内の３本以上の線を連結するノード間の第１、第２の複数の接続線のセグメントの平均長が第１の複数の信号線の平均長より実質的に短くなるように相互接続されている。一実施態様では、第１の複数の接続線と第２の複数の接続線は基板内の２つの層内にあり、第１の複数のビアで第１の複数の線を接続し、第２の複数のビアで第２の複数の線を接続し、第１、第２の複数のビアでは、第１、第２の複数の接続線を第１の複数の信号線の平均長より実質的に短い複数のセグメントに分割する。一実施態様では、第１の基準電圧は電源電圧であり、第２の基準電圧はグラウンドであり、シールド・メッシュは、配電と容量カップリングと誘導カップリングからの信号ラインのシールドの両方に使用される。

本発明の一実施態様では、シールド・メッシュが、ＩＣの平面図内の第１、第２の複数の接続線のサブセットにより定められた窓を含み、第３の複数の信号線はシールドすることなく窓内に配線される。第３の複数の信号線のそれぞれは、第３の複数の信号線のうち少なくとも１本に、間をシールドすることなく隣接する。一実施態様では、線のサブセットのそれぞれは、第３の複数の信号線より実質的に幅が広く、線のサブセットは、シールド・メッシュ内の窓により生じるシールド・メッシュのインピーダンスを下げる電源リングを形成する。窓は、配線リソースの必要性を示す輻輳解析の結果として作成される。

本発明の一実施態様では、第２の複数の信号線が、第１の複数の接続線の２本の間の第２の複数の信号線のそれぞれを隣接する信号線からシールドするように基板内で配線される。第２の複数の信号線は、シールドなしで配線した場合の第１の複数の信号線より信号整合性問題の影響を受けにくく、また、重要な信号ラインは、異なる電圧のシールド線間で配線される。一例では、シールド・メッシュは、同じ電圧の平行なシールド線の間に信号ラインを配線するためのトラックを有し、それらのトラックを使用することにより、シールド線が信号ラインに使用されていない場合に、シールド線の幅を広げてシールド線の通電容量を高めることができる。一実施態様では、第１の複数の接続線のうちの隣接する少なくとも２本の線が１本の幅広の線に組み合わされており、他の実施態様では、１本の幅広の線ができるように第１の複数の接続線のうちの２本の間の領域が埋められている。したがって、何本かのシールド線は、他のシールド線より幅広である。例えば、１本のシールド線は、第１、第２の複数の接続線のうちの１本と第１の複数の信号線のうちの１本とのまとめられた線幅より広い。それとは別に、既存の線の幅を広げる代わりに、基準電圧ラインをさらに追加することもできる。この追加基準電圧ラインは、周囲の線と同じ電圧でも異なる電圧でもよい。

一例では、第３の複数の信号線は、基板内で第１、第２の複数の接続線のうちの第１の２本の線の間の第１の層内に配線され、第１の２本の線は、第３の複数の信号線より実質的に幅広であり、第３の複数の信号線は、互いに実質的に平行であり、第３の複数の信号線はそれぞれ、第３の複数の信号線のうち少なくとも１本に、間をシールドすることなく隣接する。したがって、第１の２本の線は、少なくともいくつかの信号ラインが第１の層内でシールドされていないシールド・メッシュ内の第１の窓を形成する。さらに、第４の複数の信号線は、基板内で第２及び第２の複数の接続線のうちの第２の２本の線の間の第２の層内に配線され、第２の２本の線は、第４の複数の信号線より実質的に幅広であり、第４の複数の信号線は、互いに実質的に平行であり、第４の複数の信号線はそれぞれ、第４の複数の信号線のうち少なくとも１本に、間をシールドすることなく隣接する。したがって、第２の２本の線は、少なくともいくつかの信号ラインが第２の層内でシールドされていない第２の窓を形成する。一例では、第１、第２の窓は、ＩＣの平面図内で互いに実質的に一致する。他の例では、層の１つには、シールドされていない信号線の窓が１つだけある。一例では、シールド・メッシュによりシールドされないようにできる信号ラインのシールドされない許容可能な長さが決定され、信号ラインが配線される際に、信号ラインの一部は、シールドされていない許容可能な長さより短いシールド・メッシュによりシールドされない。

本発明の一実施態様では、シールド・メッシュの第１、第２の複数の接続線は、ＩＣの平面図内の後述のＩＰブロックにより決められている領域内で配線されている。第１の複数の信号線のいくつかは、ＩＰブロックの一部であり、また第１の複数の信号線のいくつかは、ＩＰブロックの一部ではない。一例では、ＩＰブロックの一部でない、第１の複数の信号線のうちの少なくとも１本は、ＩＣの平面図内のＩＰブロックにより定められた領域内にある。一例では、ＩＰブロックの一部である第１の複数の信号線のうちの少なくとも１本は、シールド・メッシュ内で再配線される。

本発明は、これらの方法を実行するデータ処理システムやそのデータ処理システムで実行されたときシステムにこれらの方法を実行させるコンピュータ可読媒体をはじめとする、これらの方法を実行する装置を含む。本発明は、さらに、これらの方法によって設計された、又は本明細書で説明されている特徴を有するＩＣデバイスをも含む。

本発明の他の特徴は、付属の図面と以下で述べる詳細な説明とから明らかになる。

本発明は、付属の図面の図において限定されることなく例を使用して説明され、類似の参照番号は類似の要素を示す。

以下の説明及び図面は、本発明を例示するものであり、本発明を制限するものと解釈すべきではない。本発明を完全に理解できるようにするため、多数の具体的詳細を説明する。しかし、いくつかの場合には、本発明の説明をわかりにくくすることを避けるため、よく知られている又は従来の内容については詳述しない。

本発明の方法の多くは、従来の汎用コンピュータ・システムなどのデジタル処理システムにより実行することができる。１つの機能のみを実行するように設計又はプログラムされた専用コンピュータも使用することができる。

図１は、本発明と共に使用できる代表的なコンピュータ・システムの一例の図である。図１はコンピュータ・システムの様々なコンポーネントを例示しているが、そのような詳細は本発明と密接に関連していないためコンポーネントを相互接続する特定のアーキテクチャ又は方法を表すことは意図されていないことに留意されたい。また、より少ないコンポーネント又はおそらくより多いコンポーネントを有するネットワーク・コンピュータ及びその他のデータ処理システムも、本発明と共に使用できることは理解されるであろう。図１のコンピュータ・システムは、例えば、Ａｐｐｌｅ Ｍａｃｉｎｔｏｓｈコンピュータ、あるいはＷｉｎｄｏｗｓ（登録商標）又はＵＮＩＸ（登録商標）オペレーティング・システムが稼働しているコンピュータ・システムとすることができる。

図１に示されているように、コンピュータ・システム１０１は、データ処理システムの一形態であり、マイクロプロセッサ１０３、ＲＯＭ １０７、揮発性ＲＡＭ １０５、不揮発性メモリ１０６に結合されているバス１０２を備えている。マイクロプロセッサ１０３は、Ｍｏｔｏｒｏｌａ，Ｉｎｃ．社又はＩＢＭ社製のＧ３又はＧ４マイクロプロセッサとすることができ、図１の例に示されているように、キャッシュ・メモリ１０４に結合される。バス１０２は、これらの様々なコンポーネントを相互接続してつなぎ合わせ、またこれらのコンポーネント１０３、１０７、１０５、１０６をディスプレイ・コントローラやディスプレイ・デバイス１０８に相互接続し、またマウス、キーボード、モデム、ネットワーク・インターフェース、プリンタ、スキャナ、ビデオ・カメラ、さらには当業でよく知られているその他のデバイスなどの周辺デバイスに相互接続する。通常、入出力デバイス１１０は、入出力コントローラ１０９を通してシステムに結合される。揮発性ＲＡＭ １０５は、通常、メモリ内のデータをリフレッシュ又は保持するために絶えず電力を必要とするダイナミックＲＡＭ（ＤＲＡＭ）として実装される。不揮発性メモリ１０６は、通常、磁気ハード・ドライブ又は磁気光ドライブ又は光ドライブ又はＤＶＤ ＲＡＭ又はシステムの電源を切った後もデータを保持する他の種類のメモリ・システムである。通常、不揮発性メモリは、ランダム・アクセス・メモリでもあるが、そうである必要はない。図１は、不揮発性メモリがデータ処理システム内の残りのコンポーネントに直接結合されているローカル・デバイスであることを示しているが、本発明では、モデム又はＥｔｈｅｒｎｅｔ（登録商標）インターフェースなどのネットワーク・インターフェースを通してデータ処理システムに結合されているネットワーク記憶デバイスなどのシステムから離れた場所にある揮発性メモリを使用することができることは理解されるであろう。バス１０２は、当業でよく知られているように、様々なブリッジ、コントローラ、及び／又はアダプタを通して互いに接続されている１つ又は複数のバスを備えることができる。一実施形態では、Ｉ／Ｏコントローラ１０９は、ＵＳＢ周辺機器を制御するためのＵＳＢ（Universal Serial Bus）アダプタ、及び／又はＩＥＥＥ−１３９４周辺機器を制御するためのＩＥＥＥ−１３９４バス・アダプタを備える。

この説明から、本発明の複数の態様は、少なくとも一部は、ソフトウェアで実現できることは明白であろう。つまり、これらの技法は、ＲＯＭ １０７、揮発性ＲＡＭ １０５、不揮発性メモリ１０６、キャッシュ１０４、又はリモート記憶デバイスなどのメモリに格納されている命令シーケンスを実行するマイクロプロセッサなどのプロセッサに対する応答として、コンピュータ・システム又はその他のデータ処理システム内で実行することができる。様々な実施形態において、本発明を実装するために、ハードワイヤ回路をソフトウェア命令と組み合わせて使用することができる。したがって、これらの技法は、ハードウェア回路とソフトウェアの特定の組合せに限定されず、またデータ処理システムにより実行される命令の特定のソースにも限定されない。さらに、この説明全体を通して、説明を簡単にするため、様々な機能や操作はソフトウェア・コードにより実行されるか、又はソフトウェア・コードにより引き起こされるものとして説明されている。しかし、当業者であれば、そのような説明が意味しているのは、それらの機能がマイクロプロセッサ１０３などのプロセッサによるコードの実行から結果として生じるということであると理解するであろう。

機械可読媒体を使用することにより、データ処理システムにより実行されたときに本発明の様々な方法をシステムに実行させるソフトウェアとデータを格納することができる。この実行可能ソフトウェアとデータは、図１に示されているように、例えば、ＲＯＭ １０７、揮発性ＲＡＭ １０５、不揮発性メモリ１０６、及び／又はキャッシュ１０４をはじめとする様々な場所に格納することができる。このソフトウェア及び／又はデータの一部分を、これらの記憶デバイスのうちのいずれか１つに格納することができる。

したがって、機械可読媒体は、機械によりアクセス可能な形態で情報を提供（つまり、格納及び／又は伝送）するメカニズムを備える（例えば、コンピュータ、ネットワーク・デバイス、パーソナル・デジタル・アシスタント、製造装置、１つ又は複数のプロセッサの集まりを含むデバイスなど）。例えば、機械可読媒体は、記録可能／記録不可能媒体（例えば、読み取り専用メモリ（ＲＯＭ）、ランダム・アクセス・メモリ（ＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、フラッシュ・メモリ・デバイスなど）だけでなく、電気、光、音響、又はその他の形態の伝播信号（例えば、搬送波、赤外線信号、デジタル信号など）などをも含む。

本発明の少なくとも１つの実施形態では、少なくとも２つの基準電圧（例えば、電源とグラウンド）のシールド・メッシュを使用して、ＩＣチップ内の信号線の容量カップリングと誘導カップリングの両方を低減する。本発明の一実施形態によれば、複数の信号ラインが基板内に配置された回路デバイスが、電力を基板回路の回路に供給し、かつ、回路デバイス内の近隣信号ラインの間のクロストークの効果を低減するために信号ラインを互いにシールドするように接続されている複数の線からなるシールド・メッシュを持つ。

この出願では、線又はラインの幅は、その線のための層に平行な線の短い方の寸法を指し、線の太さは、層に垂直な方向の線の寸法を指す。

図３は、本発明の一実施形態による２層シールド・メッシュによりシールドされている信号ラインの平面図であり、図４は、２層シールド・メッシュによりシールドされている信号ラインの透視図である。この実施形態によれば、信号ラインは基準電圧ＧＮＤ（グラウンド）とＶＣＣ（電源）に接続されているシールド・メッシュにより両側がシールドされている。ライン３１１〜３１５はＩＣの一方の層にあり、ライン３２１〜３２５はＩＣの他の層にある。ビア３０１により接続されているライン３１１、３２１は電圧ＧＮＤでシールドを行い、ビア３０３により接続されているライン３１５、３２５は電圧ＶＣＣでシールドを行う。信号ライン３１３は、異なる電圧のライン３１１、３１５により両側がシールドされ、信号ライン３２３は、ライン３２１、３２５により両側がシールドされている。２つの層の中のこれらのラインは、ある角度で配線されており（例えば、９０度、４５度、又は鋭角もしくは９０度以外の角度）、一方の層の中の１本のシールド・ラインは、ビアを通して他方の層の中のいくつかのシールド・ラインに接続することができる。例えば、ビア３０１、３０３は、ライン３２１、３１１及びライン３１５、３２５を接続し、２つの編み合わされたメッシュを形成するが、それぞれのメッシュは、ビアを通して相互接続され、１つ又は複数の基準電圧（例えば、ＧＮＤ又はＶＣＣ）により通電される複数の線からなるメッシュである。

本発明の一実施形態によれば、シールド・メッシュは、回路へ電力とグランウドを供給するためのパワー・グリッドに加えてＩＣ上に含まれる。例えば、０．２５ミクロン技術などの他の実施形態によれば、ＶＤＤとＶＳＳラインの相対的セグメント距離は、０．９４ミクロン程度の小ささに短縮できる。シールド・ラインのセグメント長を短くすると、雑音源となる実効ＲＣ成分とカップリング効果が低減される。

シールド・ラインが非常に密接していることとシールド・ラインが比較的短いセグメントであるという事実とが合わさって（例えば、ビア３０１、３０３での接続によって）、実効ＲＣインピーダンスと共に信号ライン間の信号カップリングが低減される。本発明の一実施形態では、信号ラインの幅はシールド・ラインの幅と同じであり、本発明の他の実施形態では、シールド・ラインのいくつかの幅は、代表的な信号ラインの幅と異なる。シールド・メッシュ内のラインの密度は、ＩＣとＩＣに関するメッシュの適用及び目的とに依存する。一事例では、基準電圧ライン（例えば、ＶＳＳ、ＶＤＤ）を１ミクロン未満の距離内に少なくとも２本の基準電圧ラインがあるような密度とすることができる、つまり、２本の隣接する基準電圧ラインを隔てる距離は、１ミクロン未満とすることができ、領域内の密度は、１０ミクロン×１０ミクロンの面積内に１０本のラインの密度より高くできる。この場合のメッシュ内のすべてのラインの密度（基準電圧ラインの間及び容量をデカップリングする目的でメッシュ内に加えられるあらゆる付加基準電圧ラインの間に配線される信号ラインを含む）は、１０ミクロン×１０ミクロンの面積内に１０本という密度をさらに超える。これらのラインの幅もまた、ＩＣとラインの適用及び目的とに依存する。信号ラインは現在利用可能な技術で可能な小ささの幅を持つことができ（例えば、０．５ミクロン以下の小ささ）、基準電圧ラインの幅も小さいものとすることができる。

本発明の一実施形態では、単一層シールド・メッシュは、複数の信号ラインを相互にシールドするための異なる基準電圧の複数のシールド線を持つ。

図５は、本発明の一実施形態による多層シールド・メッシュによりシールドされている信号ラインの縦断面図である。層３７１、３７３、３７５は、ライン３８１、３８３，３６３、３６５がそれぞれ配置される層を隔てている。それぞれの層内で、１つの信号ラインが２本の基準電圧ラインの間に配線される。例えば、信号ライン３６１は、それぞれ基準電圧ＶＳＳとＶＤＤ用の基準電圧ライン３６３、３６７により層上でシールドされている。基準電圧ラインは、さらに、層をまたがる信号ラインもシールドすることができる。例えば、基準電圧ライン３６９、３６５は、信号ライン３６１の層間シールドを行っている。断面切取部の層３７１、３７３、３７５のラインは、それぞれＶＳＳ、信号、ＶＤＤ（又は、信号／ＶＤＤ／信号、ＶＳＳ／信号／ＶＤＤ、信号／ＶＳＳ／信号）のラインとすることができ、一方の層上の信号ラインは、他の層の基準電圧の１つ又は複数のラインによりシールドされる。本発明の一実施形態では、異なる層内の信号ラインと基準電圧ラインは、すべて、グリッド構造を（例えば層３７１と３７５との間に）形成するように揃えられ、そこでは、第１の層内のラインは層内で平行であり、一方向に延び（例えば、左から右へ）、他の層内のラインは他の層内で平行であるが、第１の層に関して垂直になるように配列されている。本発明の他の実施形態では、異なる層に対する信号ラインと基準電圧ラインは、すべてグリッド構造に合わせて揃えられているわけではない（例えば、層３７１の上と下の層）。シールド・ラインは、一実施形態では同じ幅であり、他の実施形態では、シールド・ラインは、ライン３８１、３８３の断面図により例示されているように、異なる幅とすることができる。ビア（例えば、ビア３７７、３７９）を使用して、異なる層の線、特に、基準電圧の線を相互接続し、シールド線のセグメント・サイズを縮小する。本発明の一実施形態では、異なる電圧（例えば、ＶＳＳ、ＶＤＤ）のシールド・ラインは、シールド・メッシュ内で交互の位置をとり、異なる基準電圧であり、１つの層内又は複数の層にまたがる信号ラインに平行な２本の最も近い隣接ライン間で各信号ラインがシールドされる。

本発明の一実施形態では、様々なサイズのビアが、グリッド・サイズに無関係にできる限り近接して利用される。非常に近接したビアを使用することで、シールド・メッシュ内でシールドされている各信号の相対的セグメント長が短縮される。

本発明の他の実施形態によれば、シールド・メッシュを使用して、集積回路デバイスをメイン・パワー・グリッドに接続する経路を実現する。例えば、ライン３８３がビア３７９、３７７を通してライン３８１につながり、次に、ライン３８１がメイン・パワー・グリッドに接続される。

本発明のいくつかの実施形態では、局所的に混雑している領域内で利用できる経路選択を増やすため、又はシールド・メッシュで電圧降下を低く抑えつつ電流を流す能力を高めるため、ある種のシールド・メッシュが選択される。

図６〜１０は、本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの例の図である。基準電圧ライン（例えば、ライン４０１、４０５、４１１、４１５）は同じ電圧でもよく、異なる電圧でもよいことは理解できるであろう。

図６では、それぞれの信号ライン（例えば、ライン４０３）は２本の隣接する平行基準電圧ライン（例えば、ライン４０１、４０５）によりシールドされている。本発明の一実施形態では、信号ラインのそれぞれに対する２つの隣接する平行基準電圧ラインは、ＶＣＣ、信号、ＧＮＤ、信号、ＶＣＣ、．．．の系列となるような異なる電圧（例えば、ＶＣＣとＧＮＤ）であり、本発明の他の実施形態では、いくつかの信号ラインに対する隣接する平行基準電圧ラインのペアは同じ電圧である（例えば、ＶＣＣ、信号、ＶＣＣ、．．．、ＧＮＤ、信号、ＧＮＤ、．．．の系列）。ラインのパターン又は系列は、領域内の混雑レベル、配電要件、信号ラインの雑音レベル、その他のパラメータに応じて選択することができる。

図７は、信号ラインのいくつかが片側からのみシールドされている状況を示している。信号ライン４１３は基準電圧ライン４１１、４１５により両側からシールドされるが、ライン４１９は右側のみシールドされ、ライン４１７は左側のみシールドされる。例えば、図７の例ではＶＣＣ、信号、ＧＮＤ、信号、信号、ＶＣＣ、信号、信号、ＧＮＤの系列を使用できるか、又は図７の例ではＶＣＣ、信号、ＶＣＣ、信号、信号、ＧＮＤ、信号、信号、ＧＮＤの系列を使用できる。このようなシールド・メッシュは、比較的混雑した領域に使用することができ、その場合、領域のかなりの部分が信号線の配線に使用される。信号整合性問題の影響を受けない信号ラインは、２本のシールド・ライン内で互いに隣り合うように配線することができる。

図８は、信号のいくつかが片側からのみシールドされ、信号ラインの一部はシールドされない状況を示している。信号ライン４２３、４２７はそれぞれ、基準電圧ライン４２１、４２９により片側がシールドされるが、信号ライン４２５はシールドされない。このようなシールド・メッシュを混雑している領域に使用すると，信号線の配線に使える領域を増やすることができる。例えば、４２５の位置にある基準電圧ラインは、信号ライン４２３、４２７との間に配線されても信号整合性問題を引き起こさない信号ラインで置き換えられる。位置４２５などの位置にある１つの基準電圧ラインを信号ラインに置き換えることは、ＩＣ設計のコンピュータ援用工程の一部としてＩＣ上のコンポーネントの自動配置及び／又は配線時に実行することができ、またコンピュータ援用配線工程で混雑を検出した結果として実行することができる。１つのシナリオでは、信号ライン４２５は、信号ライン４２３、４２７との間に短いセグメントを１つだけ通し、信号ライン４２３、４２７の大部分（長さ方向）をそのまま隣接する基準電圧ラインの間で両側からシールドするようにする。他のシナリオでは、信号ライン４２３〜４２７のタイミングがライン４２３、４２５の間のカップリング及びライン４２５と４２７の間のカップリングが信号整合性問題を引き起こさないようなタイミングである場合、信号ライン４２５をライン４２３、４２７との間のカップリングを低減するシールド・ラインとして使用することができる。このようなタイミング・シナリオの例は、ライン４２３、４２７が１クロック・サイクルでほぼ同時に状態を切り換えられ、ライン４２５がそのサイクルにおける異なる時刻にその状態を切り換えられるようなものである。

図９は、２本以上の基準電圧ラインが２本の信号ラインを隔てるために使用される状況を示している。例えば、基準電圧ライン４３５、４３７は、信号ライン４３３、４３９を隔てている。付加電圧ラインを使用して、基準ラインのインピーダンスを減らしたり、又はライン系列もしくは電圧基準ラインのパターンを変更することができる。このようなシールド・メッシュは、混雑していない領域で使用することができ、その場合、さらに多くの領域を配電に使用することができる。１つのシナリオでは、基準電圧ラインのいくつかのセグメントが、隣接する信号ラインとの強いカップリングを持たない信号ライン、特に短い信号ラインの配線のため再接続される。

図１０は、基準電圧ラインが異なるサイズである状況を示している。例えば、幅広のライン４４１、４４５は、強い雑音となりうるライン４４３をシールドするために使用され、幅の狭い基準電圧ライン４４９は、ライン４４７をシールドするために使用される。ライン４４１、４４５は、信号ラインを配線するために使用されない１つ又は複数の隣接するトラック（ラインの間）を組み合わせることにより生成することができる。

図６〜１０に示されているようなシールド・メッシュを様々な層内のビアを通して相互接続し、図５に示されているようなメッシュなどの多層シールド・メッシュを形成することができる。

本発明の一例では、１つの層内のシールド・メッシュは、２本以上の信号ラインを完全にシールドするため少なくとも３本の平行シールド線を含み、それぞれの信号ラインは、２本のシールド線の間に配置され（例えば、配線され）、隣接する信号ラインからシールドされている。本発明の他の例では、１つの層内のシールド・メッシュは、５（又は７）本より多い平行シールド線を含む。シールド・メッシュ内のシールド線は、複数の基準電圧により電力を受け取る（例えば、ＩＣ内で電力を分配するためにも使用されるＧＮＤとＶＣＣ）。本発明の一実施形態では、それぞれがシールド・メッシュ内の３本以上の線を結合するノードの間のシールド線のセグメントの平均長がそれほど長くならない（例えば、メッシュ内の信号ライン間の平均間隔の１０ １５倍未満）ように複数の層内のシールド・メッシュが相互接続されている。本発明の一実施形態では、それぞれが３本以上の線を結合するノードの間のシールド線のセグメントの平均長はメッシュ内の信号ライン間の平均間隔の３倍未満である。本発明の一実施形態では、それぞれが３本以上の線を結合するノードの間のシールド線のセグメントの平均長はメッシュ内の信号ラインの平均長よりかなり短い。

図１１〜１３は、本発明の複数の実施形態による２層シールド・メッシュによりシールドされている信号ラインの詳細な実施例の図である。

図１１は、２つの隣接する基板層上のシールド・メッシュの平面図である。これらの隣接する基板層を隔てる絶縁層は図に示されていない。信号ラインのセグメント（例えば、５０１〜５０６（Ｓ１〜Ｓ６））は、基準電圧ライン（例えば、５１１、５１３、５１５、５１７など）のセグメント間で互いにシールドされている。ビア５２１、５２２、５２３は、ＧＮＤライン５１３が複数の小さなセグメントに分割されるように、上側層内のＧＮＤライン５１３を下側層内のＧＮＤライン５１５、５１８、５１９にそれぞれ接続する。同様に、ビア５２４〜５２７は、下側層内のＶＣＣライン５１７を上側層内の対応するＶＣＣライン（例えば、ＶＣＣライン５１１）に接続する。ビア５２９は、下側層内の信号ライン５０１のセグメントを上側層内の信号ライン５０１のセグメントに接続する。シールド・メッシュのそれぞれのビアは層間の接続を実現し、シールド・メッシュのセグメント・サイズを縮小することにより実効Ｒ−Ｃ値を低減している。図１１では、電圧レベルＶＣＣに対する複数の接続線からなるメッシュと電圧レベルＧＮＤに対する複数の接続線からなるメッシュが織り合わされてシールド・メッシュを形成し、信号ラインのそれぞれのセグメントは異なる電圧（例えば、ＧＮＤとＶＣＣ）の２本の平行な隣接基準ラインの間で他の最も近い信号ラインのセグメントからシールドされる。

本発明の一実施形態では、それらの層のそれぞれの基準電圧ラインが規則正しいグリッドを形成するように揃えられた直線をなし、他の実施形態では、それらの層のそれぞれの基準電圧ラインはまっすぐでも、規則正しいグリッドを形成するように揃えられてもいない。本発明の一実施形態では、基準電圧ラインと信号ラインがグリッドに揃えられた場合、基準電圧ラインは奇数（又は偶数）のグリッド・トラック上にあり、信号ラインは偶数（又は奇数）のグリッド・トラック上に配線される。本発明の一実施形態では、基準電圧ラインと信号ラインが複数の層にまたがってグリッドに揃えられている場合、トラックは、上下のカップリングを回避するため信号トラックが平行に互いの上に直接載らないように、割り当てられている。例えば、層Ｎの上の信号ラインが奇数トラックにある場合、層Ｎ＋２上の信号ラインは、層Ｎと同じ配線方向を持ち、偶数トラック上に配線される。この戦略により、信号ラインは左側と右側だけでなく、上側と下側でも逆方向の電源／グラウンドによりシールドされる。したがって、セグメント長は短くなり、雑音カップリングを低減する信号ライン間の効果的な分離が高まる。

１つの層内の信号ラインとシールド・ラインが規則正しいグリッドを形成しない場合、１つの層内の信号ラインを層内と隣接する層内のシールド・ラインによりトレースし、上下のシールドを行うことができる。

本発明の一実施形態では、初期シールド・メッシュは、同じ基準電圧（例えば、ＶＣＣ又はＧＮＤ）のいくつかのシールド線が隣り合わせで配置されるように設計（又は選択）される。同じ基準電圧のシールド線の間のトラックが未使用である場合、それらの間のスペースは、基準電圧が導かれるように埋めることができ、これにより、シールド線の通電容量を劇的に向上させることができる。信号ラインは、異なる電圧のシールド線（例えば、ＶＣＣ／ＧＮＤペア）の間に配線し、同じ基準電圧のシールド線のペア（例えば、ＶＣＣ／ＶＣＣペア、又はＧＮＤ／ＧＮＤペア）をできる限り未使用のままにしておく。劣化の影響を受けない信号は、同じ基準電圧のシールド線のペアの間に配線することができる。ＶＣＣ、ＧＮＤ、ＶＣＣ、ＧＮＤ、ＧＮＤ、ＶＣＣ、ＧＮＤ、ＶＣＣ、ＶＣＣなどのシールド線の異なるパターンは、シールドと通電容量との間の様々なトレードオフ条件に合わせて使用することができる。

図１２は、上側層内の基準電圧ライン５５１〜５５６がＶＣＣ、ＶＣＣ、ＧＮＤ、ＧＮＤ、ＶＣＣ、ＶＣＣのシーケンス内にある２つの隣接する基板層上のシールド・メッシュの平面図である。同じ電圧の２本の基準電圧ラインは、互いの近くに配置される。異なる電圧の２本の基準電圧ラインの間に配線される信号ラインは、同じ電圧の２本の基準電圧ラインの間に配線された信号ラインより優れている。したがって、重要な信号ライン（例えば、信号ライン５６１）は、第１に、異なる電圧の基準電圧ラインの間に配線され（例えば、ＧＮＤライン５５４とＶＣＣライン５５５）、クロストークなどによる劣化の影響をあまり受けない他の信号ライン（例えば、ライン５６３）は、同じ電圧の２本の基準電圧ライン（例えば、ＶＣＣライン５５５と５５６）の間に配線することができる。すべての信号ラインが配線された後、信号ラインの配線に使用されていないトラックがあってもよい。例えば、図１２のトラック５６５、５６７、５６９は、信号ラインには使用されず、隣接する基準電圧ラインと組み合わせることにより対応する基準電圧ラインの幅を実質的に広げ（例えば、幅を２倍にし）、そのインピーダンスを低減させることができる。このラインの組合せは、コンピュータ援用設計システム（例えば、ＩＣ配線ソフトウェアを使用してＩＣを設計するシステム）により自動的に実行することができる。例えば、図１２に示されているトラック５６９は、ＧＮＤライン５５４と合併して図１３のより幅の広いＧＮＤライン５８４を形成することができ、図１２のトラック５６７は、ＶＣＣライン５５２とＧＮＤライン５５３により共有され、幅広のＶＣＣライン５８２と幅広のＧＮＤライン５８３を形成し、図１３に示されている結果を得ることができ、図１２のトラック５６５は、ビア５８７、５８９が挿入されライン５８１を下側の層内のＶＣＣラインに接続した後、ＶＣＣラインとして使用される。未使用のトラックも、他の形態で基準電圧ラインと組み合わせることができることは理解されるであろう。例えば、電圧ライン５５１、５８１、５８２は、組み合わせることによりすべて幅広の１本のラインにまとめることができ、ライン５８４、５８３は、上側層内の信号ライン５０２のセグメントがライン５８３、５８４から組み合わされた線により形成されるＵ字型ＧＮＤ線によりシールドされるように組み合わせることができる。

異なる電圧の２本の基準電圧ラインの間のトラック（例えば、トラックの一部、図１２では５６７）が信号ラインの配線に使用されていない場合、そのトラックは、上述のように、基準電圧ラインの幅を広げるために使用することができる（例えば、トラック上に別の基準電圧ラインを配線するか、又はトラックと基準電圧ラインの１つと組み合わせるか、又は基準電圧ラインによりトラックを共有する）。線幅に依存する間隔要件を持ついくつかの設計規則に従って、トラック上に別の基準電圧線（例えば、ＶＣＣ又はＧＮＤ）を配線するのが望ましい。別の基準電圧線は、最小幅とすることができる。基準電圧ラインの幅を広げるために異なる基準電圧（例えば、ＶＣＣ及びＧＮＤ）のラインの間に開いているトラックを使用すると、基準電圧ラインの間にデカップリング容量を持ち込むことができて都合がよい。この方式は、０．１３ミクロン（及びそれ以下）の技術を使用する場合に、特に有用である。デカップリング容量を加える従来の方法では、ゲートがキャパシタとして使用される大型のトランジスタで空いているスペースを埋める。しかし、０．１３ミクロン以下では、ゲート間の漏れ電流が大きくなり、電力を消費しすぎる。さらに、トランジスタ・ベースのデカップリング容量は抵抗を有し、高周波雑音を抑制するのには適していない。シールド・グリッドに持ち込まれるデカップリング容量は、高周波雑音を抑制するのに適している。さらに、同じ電圧（例えば、ＶＣＣ）の２本の基準電圧ライン間のトラック（例えば、トラックの一部）が信号ラインの配線に使用されない場合、同じ電圧のライン又は異なる電圧のラインにそのトラックを使用することができる。例えば、図１２の２本のＶＣＣラインの間のトラック５６５は、ＶＣＣ又はＧＮＤに使用することができる。トラックが異なる電圧（例えば、ＧＮＤ）の基準ラインに使用される場合、追加デカップリング容量が加わり、トラックが同じ電圧（例えば、ＶＣＣ）の基準ラインに使用される場合、そのトラックを隣接する基準ライン（例えば、ＶＣＣライン５５１、５５２）と組み合わせて、さらに、組み合わせた基準ラインの抵抗を低減させることができる。このデカップリング容量の態様は、図２８Ａ、２８Ｂ、２９Ａ、２９Ｂ、３０を参照して説明される。

図２８Ａは、少なくとも２本の隣接する第１の基準電圧ライン（例えば、ＶＤＤ）と少なくとも２本の隣接する第２の基準電圧ライン（例えば、ＶＳＳ）との繰り返しパターンを含む１層シールド・メッシュの実施例を示している。図２８Ａに示されているシールド・メッシュ１２００は、４本のＶＤＤライン（１２０１Ａ、１２０１Ｂ、１２０１Ｃ、１２０１Ｄ）及び４本のＶＳＳライン（１２０２Ａ、１２０２Ｂ、１２０２Ｃ、１２０２Ｄ）を含む。２つのＶＤＤ、２つのＶＳＳ、２つのＶＤＤ．．．の繰り返しパターンは、後述のいくつかの利点を有する。シールド・メッシュ１２００は、メッシュの使い方に応じてサイズが異なる。メッシュの密度は、４本のライン１２０１Ｃ、１２０１Ｄ、１２０２Ｃ、１２０２Ｄは２ミクロン以下の距離Ｄ（１２０３）の範囲内にあるような非常に高い密度とすることができる。シールド・メッシュ１２００がデカップリング（例えば、バイパス）容量を与えるために使用されるような場合、通常は、高密度のシールド・メッシュを使用して隣接する基準電圧ライン間の所望のレベルのデカップリング容量を得るのが望ましい。他の場合には、シールド・メッシュは、密度が低いことがある（例えば、Ｄは２０ミクロン未満、又は場合によっては、５０ミクロン未満とすることができる）。シールド・メッシュ１２００の場合、少なくとも１本の信号ライン１２０４をシールドし、追加基準電圧ライン１２０７を通して少なくとも１つのデカップリング容量を供給するために使用される。シールド・メッシュ１２００のこの使い方は、図２８Ｂに示されている。図２８Ｂに示されているように、信号ライン１２０４は、ＶＤＤ基準電圧ライン１２０１ＢとＶＳＳ基準電圧ライン１２０２Ａとの間のシールド・メッシュに追加されている。この信号ライン１２０４は、全長にわたってシールド・メッシュを含む層上のこれらの２本の基準電圧ラインの間でシールドされる。これは、上又は下の層内でシールドすることができる場合もできない場合もある。信号ライン１２０４は、それぞれ接続ビア１２０５Ａ、１２０５Ｂを通して他方の層上のライン（例えば、ライン１２０５Ｃ及び１２０５Ｄ）に結合される。追加基準電圧ライン１２０７は、ＶＤＤ基準電圧ライン１２０１Ｃと１２０１Ｄとの間に追加されており、これは、このシールド・メッシュを含む層上のＩＣ内のＶＤＤとＶＳＳとの間にバイパス又はデカップリング容量をもたらす。この追加基準電圧ライン１２０７は、ＶＳＳラインとＶＤＤラインとの間に追加されたＶＳＳラインと比較して２倍ほどのデカップリング容量をもたらす（例えば、ＶＳＳライン１２０２ＢとＶＤＤライン１２０１Ｃとの間にＶＳＳ基準電圧ラインを追加しても、図２８Ｂに示されているような追加ＶＳＳライン１２０７の約１／２程度のデカップリング容量にしかならない）。２本のＶＤＤラインと２本のＶＳＳラインの繰り返しパターンでは、デカップリング容量を追加するように設計されている第１の極性の追加基準電圧ラインを第２の極性の帯電基準電圧ラインのペアの間に挿入できるため、このような追加容量が得られる。追加基準電圧ライン１２０７は、接続ビア１２０８を通して（又はライン１２０７の長さにそったある場所の図には示されていない他のビアを通して）他のＶＳＳラインに結合できる。シールド・メッシュにより与えられるデカップリング容量の大きさをシールド・メッシュにより与えられる所望の大きさのデカップリング容量まで増やすために追加基準電圧ラインを加えることができることは理解されるであろう。したがって、例えば、ライン１２０７が追加された後でもさらにデカップリング容量が欲しい場合、さらに基準電圧ラインを加えることができる（例えば、ＶＳＳライン１２０２Ａと１２０２Ｂとの間に追加ＶＤＤラインを加え、ＶＤＤライン１２０１Ａと１２０１Ｂの間に追加ＶＳＳラインを加えることができる）。シールド・メッシュ１２００は、特定の設計でシールドする必要のある信号ラインがない場合にデカップリング容量を与えるためだけに使用できる。

図２９Ａ、２９Ｂは、１信号ラインのシールド及びデカップリング容量を含むシールド・メッシュの他の実施例を示している。シールド・メッシュ１２２０は、ＩＣの単一層内に、第１の基準電圧（この場合ＶＳＳ）を供給するように設計されている第１の複数のライン１２２６Ａ、１２２６Ｂ、１２２６Ｃ、１２２６Ｄ及び第２の基準電圧（この場合ＶＤＤ）を供給するように設計されている第２の複数のライン１２２７Ａ、１２２７Ｂ、１２２７Ｃを含む。シールド・メッシュは、メッシュがデカップリング容量を与えるためにも使用される場合に役立つ高密度を実現できる。密度は、領域内にあるラインの本数（又はラインの一部）又は図２９Ａの距離Ｌ（１２２５）などの直線距離と交差する平行線の本数により定義することができる。距離Ｌは、様々な異なる設計にわたってＤ（図２８Ａの）と同じ範囲をとることができる。図２９Ｂは、２本の信号ライン１２３０Ａ、１２３０Ｂ、及び２本追加基準電圧ライン１２３１、１２３２がコンピュータ援用設計工程の結果としてシールド・メッシュに追加された後のシールド・メッシュ１２２０を示している。信号ライン１２３０Ａ、１２３０Ｂはそれぞれ、逆方向基準電圧ラインの隣接するペアの間でシールドされている。例えば、信号ライン１２３０Ａは、ＶＳＳライン１２２６ＡとＶＤＤライン１２２７Ａとの間でシールドされている。接続ビア１２２９Ａ、１２２９Ｂは、それぞれ、信号ライン１２３０Ａ、１２３０Ｂの隣接する層との電気的接点となる。図２９Ｂのシールド・メッシュは、さらに、接続ビア１２３１Ａ、１２３２Ｂを通して隣接する層にそれぞれ結合されている２本の追加基準電圧ライン１２３１、１２３２も含む。追加ＶＳＳ基準電圧ライン１２３１は、ＶＤＤライン１２２７Ｂと共に、デカップリング・キャパシタを提供している。追加ＶＳＳ基準電圧ライン１２３２とＶＤＤライン１２２７Ｃは、もう１つ別のデカップリング・キャパシタを提供している。残りのスロット（メッシュの元の基準電圧ライン間の）を使用してさらに追加基準電圧ラインを加え、シールド・メッシュにより与えられるデカップリング容量を高められることは理解されるであろう。

図３０は、シールド・メッシュの他の実施例を示している。シールド・メッシュは、グラウンド（ＧＮＤ）基準電圧ライン５６５Ａが追加され、ＶＣＣ基準電圧ライン５６９Ａも追加され、デカップリング容量を与えていることを除き、図１２のメッシュと同じである。ＶＣＣライン５６９Ａは、接続ビア５６９Ｂを通して、他のＶＣＣラインに電気的に結合されている。グラウンド基準ライン５６５Ａは、接続ビア５６５Ｂを通して、他のＧＮＤラインに電気的に結合されている。

本発明のいくつかの実施形態では、複数の線からなるメッシュを使用して、配電し、信号をシールドする。通常のＩＣでは、配電用の線は、配線リソースのかなりの部分を占有する。配電にシールド線も使用すれば、シールドに要する面積コストは著しく下げることができる。

図１４は、本発明の一実施形態によるパワー・グリッドと共に接続されている２層シールド・メッシュの詳細な実施例の図である。パワー・グリッドは、幅広のライン６０１〜６０５と６０７〜６０９を備え、これにより、電力をＩＣ回路に供給し、またＩＣ回路へのグラウンドともなり、シールド・メッシュ（例えば、ライン６２１〜６２５、ライン６４１〜６４４により形成されるメッシュ）は、その基準電圧ラインの幅は狭く、幅の狭い基準電圧ライン間に配線されている信号ライン（図１４には示されていない）をシールドする。シールド・ライン（例えば、６４１、６４３、６２１、６２５）は、パワー・グリッドにつながっており（例えば、ビア６５１、６５２、６５３、６５４を通して）、シールド保護と電力供給とを行い、シールド・メッシュ内の他のビア（例えば、ビア６５５、６５６）は、メッシュ内の複数のラインを２つの基準電圧のうちの１つ（例えば、ＶＣＣ又はグラウンド）に結合する。いくつかのビア（例えば、ビア６５５、６５６）の間のセグメント長は比較的短いため、シールド・メッシュは接続先のラインの実効ＲＣ成分を低減する働きをし、その結果、雑音とカップリング効果が低減させられる。シールド・メッシュは、配線リソースが使用されている基板領域上に展開することができる。パワー・グリッド・ライン（例えば、ライン６０５）とシールド・メッシュ・ラインとの幅の比は２から１０倍、又はそれ以上である。本一実施形態では、代表的シールド線は、代表的信号ラインのサイズ（幅及び／又は太さ）である。

図１４を見ると、異なる領域で異なる種類のシールド・メッシュを使用できることがわかる。例えば、シールド線６３１〜６３５は、電圧の異なる線の隣接するペアの間のトラックをそれぞれシールドする（つまり、ライン６３１と６３２との間の信号線のトラックは、２つの異なる基準電圧ＶＣＣとＧＮＤの間の信号線をシールドするトラックであるということである）が、しかし、シールド線６２１〜６２５は、基準電圧が同じである２本の線の間のいくつかのトラック（例えば、ライン６２１と６２２との間の）をシールドする。

シールド・メッシュは、基板上のブロック間の、さらに基板のブロック内の、配線チャネル内で使用することができる。シールド・メッシュのセグメント長は比較的短いので、シールド・メッシュは、配線ラインの実効ＲＣ成分と信号ライン間のクロストークにより生じる雑音及びカップリング効果を低減する。

図１４の領域６１１などのいくつかの混雑している領域では、シールド・メッシュ内の窓を使用して、窓内に信号ラインを配線する余地を作ることができる。そのような窓では、信号ラインはシールドされず（又は、窓の外部のシールド密度より低いシールド密度でシールドされる）、従来の方法は、信号整合性問題を回避するように信号ラインを配線するために窓内で使用することができる。通常、シールド・メッシュの層内の窓は、他の層からラインを配線する場合に使用される。

局所的な混雑領域の近くのシールド・メッシュは、電源リングにより囲まれている窓で置き換えることができる。電源リング内の領域、つまりシールド・メッシュ内の窓は、完全にシールドされていないかもしれず、窓を通して配線される線について考慮される。窓内の使用可能なトラックの数を増やして、信号配線に使用できるトラックの数を倍にする。図７、８に例示されているようなまばらなシールド線の集まり（例えば、シールド密度が低い）を窓の中で使用することができる。シールド・メッシュの層内にそのような窓を作成する作業は、ＩＣを設計するためのＩＣ配置及び配線ソフトウェアを使用するシステムなどのコンピュータ援用設計システムにより自動的に行われる。

シールド・メッシュの窓を通して、又は窓内で配線される線毎に、隣接する信号ラインの間のカップリングにより信号整合性問題が生じうるかどうかを判別することができる。例えば、ＲＬＣモデルを使用すると、他の信号ラインからのカップリングにより信号が劣化する可能性があるかどうかを判別することができる（又は、シールド・ラインが電源／グラウンド・グリッドに接続されている場合は、電源／グラウンド電流）。

混雑レベル（例えば、信号ラインの配線に関して）は、配線の早い段階で、又は実際の配線作業の後に、成功しようとしまいと、コンピュータ援用設計システムにより見積もることができる。混雑のレベルが許容できないほどである（例えば、配線密度があらかじめ定められている設計規則を超えている）と判断された後、コンピュータ援用設計システムにより、シールド・メッシュ内に窓の表現を導入（「開く」）し、窓内に配線することができる。コンピュータ援用設計システムは、その後、窓内に信号線を配線し、混雑のレベルを下げることができる。

図１５は、本発明の一実施形態による、シールドされていない信号ライン用のシールド・メッシュのそれぞれの層に窓を備える２層シールド・メッシュの透視図である。基板の層７０１上のセル（例えば、ゲート７１１、７１３）は、信号線（例えば、ライン７５３、７３３）を通して接続される。窓７５１、７３１内では、信号線はシールド線によりシールドされていない。窓７５１，７３１内にシールド線がなければ、信号ラインの配線により多くのリソース（例えば、ＩＣの少なくとも１つの層上の物理的スペース）を使用できる。窓７５１，７３１の外では、シールド線（例えば、ライン７４１、７４２、７４３、７４５、７４６、７４７）は、シールド・ライン間のトラック内を通る信号ラインに対しシールドを行うために使用される。窓の回りでは、幅の広い電源ライン（例えば、ＶＣＣの場合はビア７２２を通して接続されているライン７２１，７２３、ＧＮＤの場合はビア７２６を通して接続されているライン７２７、７２５）は、窓内の領域に電力を供給し、メッシュ内の窓により引き起こされるインピーダンスを低減するために使用される。

図１５は、２層シールド・メッシュ内の同じサイズの２つの窓を例示しているが、２層内の窓のサイズは異なっている場合がある。さらに、シールド・メッシュの単一層（第２の層がない）では窓を使用できる。図１６〜１８は、本発明の複数の実施形態によるシールドされてない信号ラインのための窓のある２層シールド・メッシュの詳細実施例の平面図である。

図１６の実施例では、ライン８０１、８０２、８０３、８０４の間でパワー・グリッド内に窓が形成されている。上側の層と下側の層の両方は同じ窓サイズを有する。下側の層のトラック８１１〜８１４及び上側の層のトラック８２１〜８２６は、すべて、トラック８２１〜８２６の上の層及び下側の層の下の層などの他の層からの信号を配線するために使用される。図１７の実施例では、窓は、上側の層にのみあり、トラック８５１〜８５９は、例えば、トラック８５１〜８５９の上の層への／上の層からの信号線の配線に使用され、下側の層のライン８４１〜８４４のシールド・メッシュでは、パワー・グリッド・ライン８３１、８３２、８３３、８３４の間に窓はない。図１８の実施例では、幅広の線８６１、８６２、８６３、８６４からなる電源リングが、隣接する基準電圧ライン及び間にあるトラックを組み合わせることにより形成され、これにより電源リングに対する線は実質的に幅が広くなる（例えば、代表的な信号ラインの幅の２から５倍以上）。電源リングは、窓によって引き起こされるシールド・メッシュ内のインピーダンスを低減（又は補償）させるために、窓の回りに電流を流す。ＶＣＣライン８７３は、ビア８７２を通して電源リングのライン８６２に接続されている。ＶＣＣライン８７３は、ＧＮＤライン８７１に接続されておらず、ＧＮＤライン８７１はビア８７４を通して電源リングのライン８６１につながっている。ＧＮＤライン８８２は、電源リングのライン８６１に接続されているが、ＶＣＣライン８８１は、電源リングのライン８６１に接続されていない。その代わりに、ビア８８３は、ＶＣＣライン８８１をＶＣＣライン８８５に接続し、ビア８８６、８８７を通して電源リングにつながる。したがって、異なる層内のシールド線を接続するためビアを選択して配置し、特定の場所でシールド線の接続又は切断を選択し、トラックを選択して組み合わせることにより、電源リングの外側にある異なる種類のシールド・メッシュが形成される。

この説明から、シールド内の窓は単一の金属層（例えば、図１７の水平のラインの層）にあるか、又は２つの隣接する金属層（例えば、図１６の水平のライン及び垂直のラインの層）上の同じ位置にあることがわかる。さらに、隣接する金属層上の窓は、同じ位置にあることはできず、また同じサイズとすることはできないことを理解されたい。隣接する金属層上の窓は、サイズが異なることがあり、また互いに部分的に重なり合うこともある。窓内の信号ラインの最大長が信号ラインのシールドされていない許容可能な長さより短くなるように窓のサイズを制約することは望ましいが、いつでもそうする必要があるというわけではない。このようにして、窓内のシールドされていない信号ラインは、窓内の隣接するラインの影響をあまり受けない。窓のサイズがこのようにして設定された場合、信号ラインは、（少なくとも窓内の信号ラインの部分の）信号の整合性を気にせずに（又はそれに関係するパラメータを計算せずに）窓内で配線することができる。

本発明の様々な実施例は２つの隣接する層内のラインが直線的に（例えば、一方の層内のラインが他方の（例えば次の）層内のラインに対して９０度の角度にある）配線される配線アーキテクチャを使用して例示されているが、本発明の様々な実施形態を異なる配線アーキテクチャにすることもできることは理解されるであろう。例えば、２つの隣接する層のラインを例えば４５度の角度に配置し、一方の層のラインが対角線方向に配線されるようにできる。例えば、Ｘアーキテクチャ（例えば、Ｓｉｍｐｌｅｘ社（現Ｃａｄｅｎｃｅ社）によって開発されたアーキテクチャ）では、チップの金属層群内の線は、標準アーキテクチャから４５度の方向に配線される。本発明の様々な実施形態は、層の間の相対的な向きとは関係なく、配線方向の様々な角度で使用することができることは理解されるであろう。例えば、第１のいくつかの（シールドされている）層内の線は、水平／垂直方向に配線され、その後、層のシールドされたペア内の線は、対角線方向（例えば、水平／垂直方向から４５度）に配線される。

図３２は、少なくとも第１、第２の層が、第１の基準軸と第２の基準軸に対して実質的に直交する形で配線されている導電性ライン（例えば、ライン１２７７Ａ、１２７７Ｂ、１２７７Ｃ）を含み、少なくとも２つの追加層が、第１、第２の基準軸に関して実質的に直交しない形で配線されている導電性ライン（例えば、ライン１２７９Ａ、１２７９Ｂ、１２８１Ａ、１２８１Ｂ）を含むシールド・メッシュを備えるＩＣの配線アーキテクチャの一実施例を示している。図３２の実施例では、ライン１２７７Ａ、１２７７Ｂ、１２７７Ｃは、下側の金属層（例えば、ＩＣ内の第２、第３の金属層）であり、ライン１２７９Ａ、１２７９Ｂは、ＩＣの第４の金属層内にあり、ライン１２８１Ａ、１２８１Ｂは、ＩＣの第５の金属層内にある。図３２は透明に（下側金属層が見えるように）描かれているＩＣの一部の平面図であることは理解されるであろう。図３２から、ライン１２７７Ａ、１２７７Ｂ、１２７７Ｃは、ＩＣのエッジであってもよい第１、第２の基準軸に対して実質的に直交するように配線されていることがわかるであろう。ライン１２７９Ａ、１２７９Ｂは、これら２本の基準軸に対して非直交角度（例えば、約４５°）で配線され、ライン１２８１Ａ、１２８１Ｂもまた、これら２本の基準軸に関して非直交角度で配線されている。非直交角度は約４５°であってよいが、他の角度も使用できることは理解されるであろう。

図１９は、シールド・メッシュのないＩＰ（知的所有権）ブロックが存在する場合の配線されている信号ラインの実施例の図である。ＩＰブロックは、通常ベンダから購入又はライセンスされたあらかじめ設計されている回路の１ブロックである。このあらかじめ設計されているクロックは、通常完全に設計され、レイアウトされ、完全に配線されている（例えば、ブロック内の信号の内部配線は済んでおり、配線変更できない）。通常、あらかじめ設計されているブロックを含むより大きな設計のための基本ブロックとして使用されるＩＰブロックを設計した第１の設計者がいる。例えば、キーボードをスキャンするための回路（例えば、Ｉｎｔｅｌ ８０５１マイクロコントローラのようなブロック）の設計は、基板上のＩＣ内に「ブラック・ボックス」として購入され組み込まれるようにできる。そのようなあらかじめ設計されているブロックの他の実施例としては、Ｖｉｒａｇｅ Ｌｏｇｉｃ社のメモリ・ブロック又はＡＲＭ社のロジック・コア（ブロック）がある。ＩＰブロックのいくつかの態様は、通常、信号の整合性を保持するためＩＰブロックの回路の干渉が回避されるようにＩＰブロックを組み込むＩＣの設計者には知られていない。例えば、ブロック９０５、９０１は、線９１３、９１５、９１７を通してＩＰブロック９０３に接続されている。信号ライン９１１は、ブロック９０５と９０１を接続する。ＩＰブロックのいくつかの態様は、ＩＣチップの設計時には知られていないため、ＩＰブロックに属していない信号線により、ＩＰブロックを通して、又はＩＰブロック上で信号線が配線される場合に信号整合性問題を引き起こす可能性があるかとかを容易に判別することはできない。ＩＰブロックを通して、又はＩＰブロック上で線が配線された場合、その線とＩＰブロックの線（例えば、信号ライン９０７）との間の容量カップリングと誘導カップリングにより信号整合性問題が引き起こされる可能性がある。したがって、従来の方法では、線（例えば、ライン９１１）を、ＩＰブロック上ではなく、図１９に示されているように、ＩＰブロックの回りに配線する。図１９から、ＩＰブロックはＩＰブロック内で信号を配線するため、またＩＰブロックの外側のブロック（例えば、ロジック回路）にＩＰブロックを接続するための少なくとも１つの配線層を含むことがわかるであろう。

本発明の複数の実施形態では、ＩＰブロックの長い経路をＩＰブロック、例えば、あらかじめ設計されているブロックの一部である（及び一部として設計されている）シールド層を通して／その上でシールド・メッシュ内に配線することができ、またシールド・メッシュ内のチャネルは、ＩＰブロックに属さない信号ライン（例えば、ＩＰブロックに直接接続されていない、又はＩＰブロックから始まっていない信号）に使用することができるが、それは、信号ラインがＩＰブロック内のメッシュでシールドされている場合にカップリングの危険性がないからである。それとは別に、仮想的な配線経路を設定することができ、それぞれの配線経路はシールド・グリッドを通る経路にそった抵抗及び静電容量の関数に基づく限界を有し、その後、それらの配線経路は、チップの最上位レベルの配線の一部として完成される。これは、最上位レベルの配線に対しては大きな柔軟性をもたらす。ＩＰブロックのうまくいった独立の配線経路をＩＰブロックの配線での成功を保証する出発点として使用することができる。

図２０〜２１は、本発明の複数の実施形態によるシールド・メッシュ内のＩＰブロックの領域を通して配線されている信号ラインの実施例の図である。図２０のＩＣの平面図では、あらかじめ設計されているＩＰブロックの一部として設計されているシールド・メッシュ９３０は、ＩＰブロック９０３の線（例えば、ブロック９０３から始まり、ブロック９０３で終わるライン９０７）をシールドするために使用される。ブロック９０３の設計が完了し、さらに大きな設計で使用できる状態になった場合、ブロック９０３は、ブロック９０３から始まる、又はブロック９０３で終わるラインと共に、他のブロックから始まるがブロック９０３内の回路に直接には接続されていない信号ラインなどのブロック９０３の一部でないラインをも配線するために使用される一体の１つのシールド層（又は複数の層）を除く完全にレイアウトされた配線アーキテクチャを含む。したがって、ブロック９０３の設計のほとんどすべては完了しており、一般的にはブロック９０３をさらに大きな設計に組み込む過程では修正できないが、ブロック９０３内の一体のシールド層は変更することが可能である。基準電圧線（例えば、ライン９３５、９３７、及び９３９）は、ＩＰブロックの配線領域（シールド・メッシュ９３０）に追加され、信号ラインをシールドする。ブロック９０５、９０１を接続する信号ライン９３１は、２層シールド・メッシュであるシールド・メッシュ９３０内で配線される。信号ライン９３１は、ＩＰブロックの信号ライン（例えば、ライン９０７）からシールドされるため、信号ライン９３１は、信号整合性問題を引き起こさずにＩＰブロックの領域を通して配線することができる。図２０はＩＰブロックの外からの信号ラインがシールド・メッシュ内のＩＰブロックの領域を通して配線される実施例のみを示しているが、この説明から、シールド・メッシュは、ＩＰブロックの線からのＩＰブロックに属していない信号ラインをシールドするため数多くの様々な方法で使用できることは、当業者にとっては明白であろう。例えば、シールド・メッシュは、ＩＰブロックの線を配線するための層の上の層内に置くことができ、他のブロックに対する信号ラインは、ＩＰブロックの上のシールド・メッシュ内に配線される（例えば、信号ラインの下の層内の信号ラインと平行に走るシールド・ラインを使用して、信号ラインをシールド・ラインの下にある信号ラインからシールドすることができるが、層間シールドについての詳細は図５に例示されている）。さらに、ＩＰブロックの複数の線をシールド・メッシュ内で再配線することができる。図２１は、ＩＰブロック９０３の線９４７が再配線されるそのような一実施例を示している。再配線された線の抵抗（及び／又は容量）は、再配線された線の特性の著しい変化が生じないように決定することができる。

シールド・グリッド内で危険を冒して信号を配線することの他に、高エッジ・レート信号のシールドされない最大配線長を制限することもできる。信号のシールドされない最大配線長を知るために、ドライバ、線、隣接線、関連するカップリングのＲＬＣ（抵抗、インダクタンス、及びキャパシタンス）モデルを作成することができる。隣接する線は加害配線と呼ばれ、配線される信号は被害配線と呼ばれる。最悪の場合のエッジ・レート（又はインダクタンスに対する電流立ち上げ）をモデルに入力して、信号整合性問題を引き起こすかどうかを調べる。その後、配線される信号（被害配線）のシールドされない最大長を短縮して、信号整合性が保持されるようにすることができる。シールドされない最大長を延長する方法の１つとして、シールドされることを要求することにより、加害配線のエッジ・レート（又はインダクタンスのｄｉ／ｄｔ）を制限する方法がある。例えば、クロック・ネットは、大電流と高エッジ・レートの両方を持ち、したがって、長さのほとんどに対してシールドした配線を必要とする。他の高ファンアウト信号は、中程度のエッジ・レートであっても大電流を流す可能性がある。

完全な経路を得るためには、リスクしきい値を幾分超える個数の信号を残す必要があると思われる。それらの場合、信号の整合性を得るためには、ドライバのバッファリング／サイジング、潜在的被害配線と同時に遷移しない代替え近隣信号の選択、線を他の線から離し間隔をあけること、抵抗を下げるためにその長さの一部について線の幅を広げること、又は上又は下のシールド・グリッドに容易に接続することができるシールド線のドロップインなどの既存の技法を使用する。これは、リスク・レベルは被害配線上でシールドを一部使用することにより劇的に低減されているため、かなり容易になる。

図２２は、本発明の一実施形態による集積回路の設計の流れ図である。この工程は、当業で知られているハードウェア記述言語（ＨＤＬ）で所望の回路の記述を作成することから始めることができる。作成したこの記述をコンパイルすることで、レジスタ・トランスファ・レベル（ＲＴＬ）記述などの他の記述を出力し、これをさらに、ロジック合成工程で処理することができる。操作１００１では、ロジック合成を実行し、与えられた一組の機能を実行するロジック要素ネットワークを作成する。ロジック合成操作では、遅延、領域、その他の設計目標を最適化するためロジックを変形し、再構成する場合がある。ゲート・レベルのロジック素子は、チップ上のブロック内に配置されるベンダ特有のプリミティブにマッピングされる。操作１００３では、ベンダ特有のプリミティブをチップ上に配置し、それらのプリミティブの間に配線を行う。それらの線の少なくとも一部は、シールド・メッシュ内に配線され、少なくとも２つの異なる電圧が供給される。操作１００５で、タイミング要件などの様々な設計要件を満たし、パフォーマンスを最適化する分析と最適化を実行する。通常、ロジック素子の配置を変更せずにロジック素子の物理的特性（例えば、サイズ）を変更することによりインプレース最適化を実行してタイミングを最適化する。インプレース最適化では、通常、ロジック素子をあちこち移動せずにトランジスタのサイズを微調整する。通常、タイミング要件が満たされているかどうかを判別するために詳細な配置と配線情報に基づいてタイミング分析が実行される。操作１００１〜１００５の一部（又は全部）を何回も繰り返して、設計要件が満たされるようにし、設計を最適化することができる。図２２の設計工程は、シールド・メッシュを含むＩＣを生産するために本明細書で説明されている様々な方法及び工程と共に使用され、この設計工程は、システムにデジタル表現（例えば、ＨＤＬリスティング、未配置ネット・リスト、配置ネット・リストなど）を格納し、それらを操作するコンピュータ援用設計システムにより実行することができる。この表現には、シールド・メッシュとそのシールド・メッシュを通す配線に関する情報が含まれる。

図２３は、本発明の一実施形態による集積回路の信号ラインを配線する方法を示す図である。操作１０１１では、１つの領域（例えば、領域の混雑レベルに応じて）に対する少なくとも２つの基準電圧（例えば、ＶＣＣ及びＧＮＤ）の複数の基準電圧線からなるメッシュを決定するが、そこには、信号ラインを配線するためメッシュ内の２本の隣接基準電圧線の間に少なくとも１つのトラックがある。本発明の一実施形態では、これらの基準電圧線を基準電圧毎に相互接続して（例えば、接続ビアを通して）、基準電圧メッシュを形成し、これにより接続部同士の間のセグメントを減らす。配線操作の前に見積もることができる、又は以前の配線操作から決定できる、混雑レベルに応じて、信号配線するための基準電圧線とトラックのパターン（例えば、図６〜１０に示されているようなパターン）が決定される（又は選択される）。例えば、シールド・メッシュは、窓を付けて、窓の上又は下の層内の混雑している領域などの非常に混雑している領域に対する窓を囲むリング（例えば、図１５〜１８）を備えるようにでき、あるいは１つの層内のシールド・メッシュに、混雑度の低い領域については図１０に示されているようなパターンを配置するか、又は１つの層内のシールド・メッシュに、図２８Ａに示されているようなパターンを配置することができる。操作１０１３では、メッシュ内の基準電圧線の間のトラックを使用して領域内に信号ラインを配線する。操作１０１５で、信号ラインを配線するのに十分な数のトラックがないと判断された場合、操作１０２１で、一部の線を他の層へ配線するか、又はこの混雑領域についてメッシュ構造（線パターン）を変更するか、さもなければ、操作１０１７で、信号ラインを配線するために未使用のトラックがないかどうかを調べる。未使用のトラック（図１２のトラック５６５などの全く未使用のトラック、又は図１２のトラック５６７などの部分的に未使用のトラック）がある場合、操作１０１９で、異なるメッシュを使用するのが望ましいかどうかを判定する。異なるメッシュを使用するのが望ましい場合、操作１０２３でメッシュ構造を変更し、シールド線用にさらに多くの領域を割り当てて、シールドの効果を改善し、電圧降下を最小限に抑えつつ電流を分配するメッシュの能力を高めることができるが、望ましくない場合、操作１０２５で、未使用のトラックを隣接基準電圧線と組み合わせて、対応する基準電圧線の幅を広げる（幅の広いシールド線を生成することで通電容量を増やす）。図２３の実施例のいくつかの操作は任意選択であり、別の流れのシーケンスを使用することもできる。例えば、操作１０１９、１０２３は、本発明の一実施形態では実行されない。

図２４は、本発明の一実施形態によるシールド・メッシュ内で信号ラインを配線する方法を示す図である。操作１０３１でシールド・メッシュ内で異なる基準電圧の線の間の信号整合性にとって重要な各信号ラインを配線した後、操作１０３３で、シールド・メッシュの線の間に残りの信号ラインを配線する。例えば、信号整合性にとって重要と考えられる、雑音の多い信号ライン（例えば、駆動強度が強い）及び長い信号線は、異なる電圧のシールド線の間（例えば、ＧＮＤとＶＣＣの間）でシールドすると都合がよく、短い信号線の場合は、同じ電圧のシールド線の間（例えば、ＧＮＤ／ＧＮＤペア又はＶＣＣ／ＶＣＣペアの間）に配線することができる。操作１０３５では、シールド・メッシュ内の同じ基準電圧の隣接する線を信号ラインを配線するために使用されない１つ又は複数のトラックと組み合わせて、基準電圧用の単一の太い線を作る。図１３に例示されているように、また上述のように隣接する線を組み合わせる様々な方法（例えば、異なる電圧の隣接するシールド・ラインの幅を広げるためトラックを分割すること、同じ電圧の隣接するシールド・ラインの間の領域を埋めること、又はトラックを１本の隣接するシールド・ラインと組み合わせることなど）を使用して、シールド・ラインの幅を広げることができる。

図２５は、本発明の一実施形態によるシールドされていないラインに対する窓のあるシールド・メッシュ内で信号ラインを配線する方法を示す図である。この方法は、コンピュータ援用設計システムによる、設計対象のＩＣの表現内にある複数の線と経路の混雑レベルの分析の結果として、始めることができる。これは、コンピュータ援用設計システムによる配線工程の初期段階で実行される（例えば、設計対象のＩＣの使用可能な望むスペース内での信号ラインとその他のラインの配線に使用可能なスペースの推定などの、設計での混雑の推定としてか、又は設計における混雑のレベルを実際の配線操作の後に決定することができる。この方法では、ＩＣの表現の少なくとも１つの層の少なくとも一部は、コンピュータ援用設計システムにより格納され、操作される設計の表現に持ち込まれたシールド・メッシュを含む。混雑のレベルの分析ではシールド・メッシュの存在を考慮し、これにより、設計されるＩＣの信号ラインなどのラインの配線に使用可能な領域を減らす。この分析の結果、ＩＣの表現内の混雑のレベルの判定結果が得られる。混雑のレベルが許容できないレベルであると判定された場合（例えば、配線密度が高すぎて、ＩＣの所望のサイズつまり面積が指定されたときにＩＣ上のラインの配線を正常に行えないか、又は配線密度がラインの最小幅などの所定の設計規則を超えている場合）、コンピュータ援用設計システムでは、シールド・メッシュ内に窓を導入し、その窓ではシールド密度が、少なくとも一部は窓を囲む又は窓に接するシールド・メッシュ内のシールド密度より低くなるようにする。窓のサイズを制限して、窓内でシールドされていない信号ラインの長さがほんのわずかであるようにできる。シールドされていない長さの短い信号ライン（シールドされていない信号ラインの長さが長いせいで信号がカップリングが増える傾向があるシールドされていない信号ラインの長い長さではなく）の間の最小カップリングを許容することが可能である。したがって、窓のサイズは、そのサイズを制限し、その結果窓内のシールドされていない信号ラインのサイズ（例えば、長さ）が制限されるように設計することができる。

コンピュータ援用設計システムにより実行される、操作１０４１では、メッシュ内の窓と共に少なくとも２つの基準電圧（例えば、ＶＣＣ及びＧＮＤ）に対する基準電圧線からなるメッシュを生成する。これは、コンピュータ援用設計システムがシールド・メッシュの表現の中に窓の表現を作成した結果実行される。本発明の一実施形態では、窓は幅広のシールド線により囲まれており、窓により引き起こされるシールド・メッシュ内のインピーダンスが低減され、本発明の他の実施形態では、異なる電圧のまばらなシールド線のセットが窓内で使用される。操作１０４３では、メッシュ内で第１の信号線を配線し、そこでは第１の信号線のそれぞれが層内の少なくとも１本の基準電圧線に隣接している。操作１０４５では、窓内で第２の信号線を配線し、そこでは第２の信号線のそれぞれが層内の他の２本の信号線の間にある。第２の信号線のうちのいくつかは窓内にすっぽり収めることができ、第２の信号線のいくつかは、一部は窓内に収めることができ、また一部はメッシュ内でシールドできる。第２の信号線に対して信号整合性の分析を実行し、ＩＣ内の信号整合性が保持されているかどうかを判別することができる。

図２６は、本発明の一実施形態によるシールド・メッシュの窓内でシールドされていない、又は部分的にシールドされている信号ラインを配線する方法を示す図である。操作１０５１では、複数の基準電圧線からなるメッシュによりシールドされていない可能性のある信号線のシールドされていない最大（許容可能）長を決定する。本発明の一実施形態では、ドライバ、線、近隣の線のＲＬＣ（抵抗、インダクタンス、キャパシタンス）モデルを使用して、信号カップリングを決定する。隣接する線は加害配線と呼ばれ、配線される信号ラインは被害配線と呼ばれる。ＲＬＣモデルでは、最悪の場合の加害配線は「被害配線」の未シールド部分にそっていると想定する。ＲＬＣモデルを使用して、最悪の場合のエッジ・レート（又はインダクタンスの電流立ち上げ）の効果を分析し、信号整合性を評価する際の信号線のシールドされていない最大長を決定する。操作１０５３では、シールドされていない長さがシールドされていない最大長より短い信号線を配線できるかどうかを判別する。シールドされていない長さがシールドされていない最大長より短い状態で信号を配線できず、操作１０５５で、信号線の加害配線のシールド長を延長できないと判断された場合、操作１０５７で、従来の方法（例えば、バッファ／リピータを挿入すること、ドライバをサイジングすること、信号線と同時に遷移しない代替え近隣信号線を選択すること、信号線と加害配線との間の間隔を広げること、信号線の幅を広げること、シールド線を追加することなど）を適用して信号線の信号整合性をとる。そうでない場合、操作１０５９で、基準電圧線のメッシュ内で加害配線をシールドする（例えば、シールド・メッシュ内でシールドされていない加害配線の部分を減らす）。

本発明のいくつかの実施形態では、ＩＰブロック（例えば、ブロック９０３などのあらかじめ設計されているブロック）の領域を通して又はその領域の上で外部信号を配線することができ、しかもＩＰブロックの内部信号付近に配線されている未知の信号により信号線整合性問題が引き起こされるおそれはない。

図２７は、本発明の一実施形態によるシールド・メッシュ内の回路の事前設計されたブロック（ＩＰブロックなど）の領域を通して信号ラインを配線する方法を示す図である。操作１０６１で、複数の基準電圧線からなるメッシュ内の回路のあらかじめ設計されているブロック（例えば、ＩＰブロック）の複数の線の少なくとも一部をシールドする。操作１０６３で、メッシュを通して回路のあらかじめ設計されているブロックの一部ではない信号を配線し、あらかじめ設計されているブロックの複数の線から信号線をシールドする。操作１０６５で、回路のあらかじめ設計されているブロックの信号ラインの一部を再配線するのが望ましいと判定された場合、操作１０６７で、シールド・メッシュ内で信号ラインの一部を配線する。したがって、シールド・メッシュがＩＰブロックの配線領域に追加された後（ＩＣの平面図において）、他のブロックの信号線は、ＩＰブロックにより定められた領域を通して、又はその上で配線することができ、ＩＰブロックの複数の線のうちいくつかを再配線することができる。

図３１は、デカップリング容量を持つシールド・メッシュを含むＩＣを設計する方法１２５０を説明する流れ図である。この方法は、図２８Ｂ又は２９Ｂに示されているようにシールド・メッシュを設計する際に使用することができる。方法１２５０は、ターゲットの（又は所望の）大きさのデカップリング容量が決定される操作１２５１を含む。操作１２５３で、使用可能な配線リソースの推定が行われる。操作１２５５で、使用可能な配線リソースの一部が差し引かれ、シールド・メッシュ内に追加基準電圧ライン（デカップリング容量として働く）を追加するためシールド・メッシュ内のトラックが保持される。操作１２５７で、シールド・メッシュの表現（例えば、コンピュータ援用設計表現）が作成され、操作１２５９で、信号ラインの表現がシールド・メッシュ内に配線される。シールド・メッシュ内のギャップ（例えば、ライン１２０１Ｃと１２０１Ｄとの間のギャップ）が、信号線の配線後使用可能であれば、操作１２６１で追加基準電圧ラインを加え、デカップリング容量の大きさを所望のデカップリング容量の大きさにまで高めることができる。

図３３は、メッシュ内の複数の異なる種類のシールドを含むシールド・メッシュの一実施例を示している。図３３は、ＩＣの一部分の平面図であり、ＩＣの２つの配線層を示し、さらに、ＩＣの下側の層にあるいくつかのロジック回路（ロジックＡ、Ｂ、Ｃ）も示している。シールド・メッシュ１３０１は４つの二重層シールド・メッシュ１３１０、１３１２、１３１４、１３１６を含み、また少なくとも８つの単一層シールド・メッシュ１３０２、１３０３、１３０４、１３０５、１３０６、１３０７、１３０８、１３０９を含む。シールド線を含まないシールドされていない領域もあり、したがって、それらの領域内の信号ラインはシールドされていない。シールドされていない領域は、ロジックＡ（１３７０）を含む領域、ロジックＢ（１３７１）を含み、単一層シールド・メッシュ１３０２、１３０４、１３０６、１３０８により束縛されている領域、ロジックＣ（１３７２）を含む領域を含む。また、図３３に示されているように、幅が広げられたＶＤＤライン１３２４の左及び幅が広げられたＶＳＳライン１３２７の右にシールドされていない領域がある。それぞれのシールド・メッシュは、第１の基準電圧（例えば、ＶＤＤ）を供給するように設計されている第１の複数のライン（例えば、ライン１３２１、１３２３、１３２４、１３２６、１３３６、１３３８、１３３１、１３３３、１３４１、１３４３、１３４５、１３４７）及び第２の基準電圧（例えば、図３３の場合のＶＳＳ）を供給するように設計されている第２の複数のライン（例えば、ライン１３２０、１３２２、１３２５、１３２７、１３３０、１３３２、１３３５、１３３７、１３４０、１３４２、１３４４、１３４６）を含む。太い基準電圧ラインほど（例えば、ライン１３２０、１３２１、１３２２、１３２３、１３２４、１３２５、１３２６、１３２７）シールド用に大きな通電容量を利用でき、シールド・メッシュ内の他の基準電圧ラインとの相互接続（例えば、接続ビア１３５０、１３５１、及び１３５２を通して）を実現する。層の間の接続ビアは図３３では「Ｘ」で示されており、図４は、二重層シールド・メッシュ内の接続ビアの実施例を透視図で示している（図４の接続ビア３０１、３０３を参照のこと）。追加接続ビアを加えることで、シールド・メッシュの品質（例えば、インピーダンスの低減）を向上できる。接続ビアは、さらに、一方の層から一方の層の上又は下にある他方の層へ信号ラインを配線するためにも使用され、例えば、接続ビア１３５３、１３５４、１３５５、１３５６は、図３３に示されているように、ロジックＡ（１３７０）からロジックＢ（１３７１）及びロジックＣ（１３７２）への信号ラインの配線に使用される。図３３のアーキテクチャの単一層シールド・メッシュは、図２９のシールド・メッシュに似ているが、二重反復パターン・シールド・メッシュ（例えば、図２８に示されているような）は、代わりに、図３３の単一層及び二重層シールド・メッシュのいずれか又は両方で使用することができることは理解されるであろう。シールド・メッシュにさらに基準電圧ラインを追加することにより、基準電圧間にバイパス容量を与えることができ（例えば、図２８Ｂを参照のこと）、これらの追加基準電圧を加えることは、通常、ＩＣのタイミング制約条件を満たす方法ですべての信号ラインを正しく配線できた後に実行される。二重層シールド・メッシュ１３１２は、他の二重層シールド・メッシュ１３１０、１３１４、１３１６よりわずかに大きく、追加二重層シールド・メッシュ容量をもたらし、他の二重層シールド・メッシュは、同様に、サイズを増やすことができる。同様に、単一層シールド・メッシュのうちの１つ又は複数は、幅広のＶＳＳ、ＶＤＤラインを超えて伸ばすことができる。

次に、シールド・メッシュ１３０１内の信号ラインの配線を、図３３のロジックＡ、ロジックＢ、ロジックＣを結合する信号線に関して説明する。追加信号ラインを持つ追加ロジック・ユニットも、図３３のシールド・メッシュ内で配線できることは理解されるであろう。単一層シールド・メッシュ１３０８の下にあるシールドされていない領域内のロジックＡ（１３７０）は、両方ともロジックＡ（１３７０）のドライバにより駆動される出力とすることができる２本の信号ライン１３７３、１３７４を備える。信号ライン１３７３の第１の未シールド部分は、ロジックＡから延びて、単一層シールド・メッシュ１３０８の下の領域へ配線される。接続ビア１３５３は、一方の層（例えば、第１の層）から、単一層シールド・メッシュ１３０８を含む他方の層（例えば、第２の層）へ信号ライン１３７３を電気的に接続し、その地点から信号ライン１３７３は単一層シールド・メッシュ１３０８内で配線され、二重層シールド・メッシュ１３１６内へと配線され、そこで信号ライン１３７３は、接続ビア１３５５を通して、第１の層上で、信号ライン１３７３の配線に電気的に接続され、信号ライン１３７３のこの配線は、単一層シールド・メッシュ１３０６内の使用可能なギャップ又はトラックにそって伸び、やがて接続ビア１３５６に到達する。接続ビア１３５６で、信号ライン１３７３は第２の層に配線され、シールドされていない領域内のメッシュ１３０６から離れる形で伸び、ロジックＢに接続し、ロジックＢの入力を駆動する。図３３から、信号ライン１３７３のわずかな部分のみがシールドされておらず、このわずかな部分は信号ライン１３７３のシールドされていない許容可能な最大長以内にあることがわかる。図３３のシールドされていない領域は、「窓」と呼べる（図１５に示されている窓など、本明細書で説明されている窓と類似のもの）。

信号ライン１３７４は、ロジックＡ（１３７０）からロジックＢ（１３７２）に向かう途中に信号ライン１３７４が３つの単一層シールド・メッシュ及び２つの二重層シールド・メッシュを通過することを除き信号ライン１３７３と似た配線経路を持つ。信号ライン１３７４の第１の未シールド部分は、ロジックＡから延びて、単一層シールド・メッシュ１３０８の下の領域へ配線される。接続ビア１３５４は、第１の層から、単一層シールド・メッシュ１３０８を含む第２の層へ信号ライン１３７４を電気的に接続し、その地点から信号ライン１３７４は、メッシュ１３０８内で配線され、二重層シールド・メッシュ１３１６内へと配線される。このメッシュ１３１６では、信号ライン１３７４は、ここでもまた第１の層上で、接続ビアを通して信号ライン１３７４の配線に電気的に接続され、メッシュ１３０６内の使用可能なギャップを通りやがて二重層シールド・メッシュ１３７４内の電気的接続ビア１３５７に到達し、その接続ビア１３５７により、信号ライン１３７４はライン１３３６と１３３７との間に配線されるが、まず最初に二重層シールド・メッシュ１３１４に入り、その後単一層シールド・メッシュ１３０４に入り、やがてライン１３７４は接続ビア１３５８に到達する。接続ビア１３５８で、信号ライン１３７４は、第１の層に配線され（ライン１３３６、１３３７を含む第２の層から）、メッシュ１３０４から離れる形で伸びてロジックＣへの接続を含むシールドされていない領域に入り、そこで、信号ライン１３７４はロジックＣに接続し、ロジックＣ（１３７２）内の入力を駆動する。シールド・メッシュを利用すると、高出力ドライバ（例えば、増幅器）を使用してシールドされている信号ライン（例えば、ライン１３７３及び／又は１３７４）を駆動することができることは理解されるであろう。

また、図３３に示されているように、シールドされていない信号ライン１３８１、１３８３を通して追加ロジック・ユニット（例えば、１３８０というラベルの付いているロジックＤ）を、ロジックＢ及びロジックＤの両方を含むシールドされていない領域内のロジックＢに接続できることも理解されるであろう。図３３に示されている実施例では、シールドなしで信号ライン１３８１、１３８３を配線することが可能であるが、なぜなら、それらのラインは十分に短く（例えば、信号ライン１３８１、１３８３のＲＬＣモデルから計算で求められたシールドされていない最大長が図３３に示されている配線された信号ライン１３８１、１３８３のシールドされていない実際の長さより短い）、シールドの必要がないからである。また、あらかじめ設計されているブロック（例えば、それ自体の一体となっているシールド・メッシュを持つ、又は持たないＩＰブロック）をシールドされていない領域に組み込むことができることも理解されるであろう。

シールド・メッシュ１３０１の代替えでは、シールド・メッシュ１３０１に類似しているが、メッシュの１つ又は複数の部分が他の層（例えば、二重層シールド・メッシュ１３１０を含む２つの層以外の）に存在する構造を使用することができる。例えば、長い主に単一の層のメッシュ（例えば、メッシュ１３０６、１３０８）及びそのシールドされている信号ライン（例えば、１３７３、１３７４）のうちの１つ又は複数を、二重層シールド・メッシュ１３０、１３１６を持つ２つの層にそった経路の一部に対し配線し、その後、接続ビアを通して下又は上へ配線して他の層につなぎ、その後、二重層メッシュ１３１０、１３１６を持つ２つの層に戻すことができる。したがって、クロスオーバー領域（二重層メッシュ領域）の間の単一層メッシュ配線は、他の層に変えることができる。特定の一実施形態では、信号ラインがシールドされているこれらの単一層メッシュ配線は、ゲート・アレイや構造化ＡＳＩＣなどに見られる層などの加工済み又は構成済みの層上に配置することができ、そこでは、いくつかのメッシュ層は異なる設計においても固定保持され、これにより構成可能な層上に配線リソースを保存する。この場合、基準電圧間の未使用の配線トラックを使用して、パワー・グリッドの通電容量を増やし、グリッドのバイパス静電容量を与えることができる。また、これらの配線トラックのサブセットをリピータと共に事前に構成し、非常に長い距離にわたって配線されている信号のパフォーマンス及び信号整合性を改善することができる。

図３４Ａ、３４Ｂ、３５は、ＩＣを設計するための他の方法の実施例を示している。図３５の操作１４５０は、技術独立のＨＤＬ（ハードウェア記述言語）を、技術依存のＲＴＬネット・リストに変換されるＲＴＬ（レジスタ・トランスファ・レベル）記述にコンパイルした後から始まる。他の技法も、ＲＴＬネット・リストを作成するために使用することができる。操作１４５０では、物理的合成が、ＲＴＬ回路記述（例えば、ＲＴＬネット・リスト）、タイミング制約条件、フロアプラン（もしあれば）を使用して実行され、この物理的合成により、ロジック・プリミティブがネット・リスト内に配置され、任意選択で、混雑度推定が生成される（例えば、使用可能な配線リソースに関する配線の量の推定）。操作１４５２では、シールド・メッシュが計画される。シールド・メッシュは、混雑している領域内の配線用の任意選択の穴又は窓を含むことができる。その後、操作１４５４で、信号ラインが、信号ラインの暴露規則に基づき、またメッシュ内の好ましいトラックの使用に基づいて、シールドされている、又はシールドされていない層又は領域内で配線される。これらの暴露規則は、（ａ）可能ならば、シールド・メッシュ内の逆方向基準電圧ラインの間で長い信号ラインを配線すること、（ｂ）シールド・メッシュ内の逆方向基準電圧ラインの間で雑音の多い信号ライン（例えば、高エッジ・レートが予測できるライン）を配線すること、（ｃ）シールド・メッシュ内でクロック・ラインを配線すること、（ｄ）シールド・メッシュ内で、計算で求められたシールドされていない最大ライン長を超える長さを持つ、信号ラインを配線すること、（ｅ）他の隣接する信号ラインとほぼ同時に信号状態の遷移（例えば、高から低へ、低から高へ）を生じる信号ラインをシールド・メッシュ内に配線すること、及び（ｆ）ブロック内の一体となっているシールド層を通してあらかじめ設計されているブロック（例えば、ＩＰブロック）に直接的には接続されていない信号ラインを配線することを含む。他の暴露規則及び好ましいトラックも、本明細書で説明する。操作１４５４の結果の例が図３４Ａに示されており、そこでは、２層シールド・メッシュ１４０１は第１の基準電圧（この例ではＶＳＳ）を供給する第１の複数の基準電圧ライン１４０２、１４０６、１４１０、１４１４、及び１４１８、及び第２の基準電圧（この例ではＶＤＤ）を供給する第２の複数の基準電圧ライン１４０４、１４０８、１４１２、及び１４１６を含む。これらの基準電圧ラインを合わせて、２層シールド・メッシュ１４０１が形成される。操作１４５４では、シールド・メッシュ１４０１を通して信号ラインＳ１（１４２０）、Ｓ２（１４２２）、Ｓ３（１４２４）、Ｓ４（１４２６）、Ｓ５（１４２８）の配線に成功している。層の間の接続ビアは「Ｘ」で示されている。信号ラインＳ６（１４３０）は、操作１４５４の第１の実行により配線に成功しておらず、これは、図３４Ａに、信号ラインＳ６の上側部分と下側部分との間の接続の欠如として示されている。このような信号ラインの配線の失敗は、図３５の操作１４５６で検出され、その結果、システムは操作１４６０を実行する。操作１４５６では、さらに、信号ラインの配線の結果タイミング的にクリティカルな信号が遅れすぎるようになってしまった（例えば、クリティカル・パス信号ラインの迂回で、信号ラインが負のスラックを持つことになった）かどうかを検出し、これが検出された場合、操作１４６０がさらに実行される。操作１４６０と操作１４５４のリピートの結果の例は図３４Ｂに示されており、操作１４６０では、シールド・ライン１４０４の一部が除去可能であること、及びシールド・ラインが除去され、シールド・ライン１４０４Ａ、１４０４Ｂで置き換えられ、ギャップが残され、図３４Ｂに、ライン１４０４用にすでに確保されているトラックを通して配線されているように示されている信号ラインＳ６（１４３０Ａ）を配線することができることを示している。操作１４５６で配線が成功したことを判別した後、操作１４５８で、バイパス静電容量ラインを基準電圧ラインの間の開いているスロット内に加えることができる。例えば、シールド・メッシュ１４０１Ａの場合、追加基準電圧ライン（例えば、ＶＳＳ）を基準電圧ライン１４１０、１４１２及び／又はライン１４１６、１４１８との間に追加することができる。増やす追加基準電圧ラインの数は、シールド・メッシュのデカップリング又はバイパス静電容量の所望の、又は目標とする大きさに左右される。

本発明のいくつかの実施例は、基板グリッドと位置が揃えられているシールド・メッシュと共に例示されているが、シールド・メッシュの複数の線は、どのグリッドとも揃えられていなくてもよい。さらに、層内のシールド・メッシュの複数の線は同じ方向に引き回す必要はない。ルータは、信号線を配線しつつ基板内にシールド・メッシュを導入することができ、また、シールド・メッシュは、ルータが新しいシールド線を導入し、シールド線とトラックを組み合わせて間に入れ、信号を配線するためいくつかのシールド線を除去するなどの作業を行いながらルーチン操作で展開することができる。

本発明の一実施形態では、完全に接続されている電源とグラウンドのシールド・メッシュを使用することにより、容量カップリングと誘導カップリングを除去することができる。このメッシュに対する主電源は、比較的雑音がない場合、主パワー・グリッド・トランク、独立の電源、グランド・トランク、及び／又はシールド用に安定化されている他の基準電圧である。シールド・メッシュは、さらに、２つより多い基準電圧に接続することができる。

シールド・メッシュは、標準セル又はゲート・アレイ配線領域、配線チャネル又はハードマクロの上の配線チャネル、データ・バス配線、制御バス配線、アドレス・バス配線、アナログ信号配線、クロック及びクロック・バス配線、又はその他の信号ラインでも使用できる。通常、基準電圧（及び基準電圧を印加するライン）は時間と共に変動しないものとされていることは理解されるであろう、つまり、これらのラインは、時間が経過しても比較的安定した電圧を印加することが意図されているということである。他方、信号ラインは、回路の動作の結果として時間の経過と共に変動することが意図（及び予期）されている。

それぞれ完全に接続され、２つ以上の基準電圧で電力が供給されている、２つ以上の織り合わされたメッシュを使うと、自動化されたチップ配線はなおさら心配要らずであり、容量カップリングと誘導カップリングに起因する信号整合性問題は実質的に根絶できる。

本発明のほとんどの実施形態は信号配線ソフトウェアを含むシステム（例えば、配置及び配線システム又は物理的合成システム）で使用することを意図されているが、本発明は、そのような使用に必ずしも限定されない。他の言語及びコンピュータ・プログラムを使用することも可能であるが（例えば、ハードウェアを記述するコンピュータ・プログラムを書いて、これをＨＤＬによる表現とみなし、コンパイルするか、又は本発明では、いくつかの実施形態において、ＨＤＬを使用せずに作成されたロジック表現、例えばネット・リストの割り当て及び割り当て変更を行うことができる）、本発明の実施形態は、ＨＤＬ合成システムと物理的合成システム、特にベンダ特有の技術／アーキテクチャを有する集積回路を使用するために設計されているシステムで使用するという状況において説明されている。よく知られているように、ターゲット・アーキテクチャは、通常、プログラマブルＩＣの製造会社により決定される。ターゲット・アーキテクチャの実施例としては、ＮＥＣ社のＩＳＳＰ（Instant Silicon Solution Platforms）デバイス及びＬＳＩ Ｌｏｇｉｃ社のＲａｐｉｄ Ｃｈｉｐデバイスなどの構造化ＡＳＩＣターゲットがある。いくつかの好ましい実施形態に関して、本発明は、特定用途向け集積回路（ＡＳＩＣ）と共に使用することができる。

本明細書では、発明は特定の実施例を参照しつつ説明がなされている。本発明は、付属の請求項で定められているように、本発明の広い精神と範囲を逸脱することなく様々な修正を加えられることは明白であろう。したがって、明細書及び図面は、限定ではなく、説明することを目的としているものとみなすべきである。

本発明と共に使用できるデータ処理システムのブロック図の例である。 シールド・ライン及び信号ラインの平面図である。 本発明の一実施形態による２層シールド・メッシュによりシールドされている信号ラインの平面図である。 本発明の一実施形態による２層シールド・メッシュによりシールドされている信号ラインの透視図である（２層シールド・メッシュ間の絶縁層は示されていない）。 本発明の一実施形態による多層シールド・メッシュによりシールドされている信号ラインの縦断面図である。 本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの実施例の図である。 本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの実施例の図である。 本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの実施例の図である。 本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの実施例の図である。 本発明の複数の実施形態による層内の信号ラインをシールドするためのシールド・メッシュの実施例の図である。 本発明の複数の実施形態による２層シールド・メッシュによりシールドされている信号ラインの詳細な実施例の図である。 本発明の複数の実施形態による２層シールド・メッシュによりシールドされている信号ラインの詳細な実施例の図である。 本発明の複数の実施形態による２層シールド・メッシュによりシールドされている信号ラインの詳細な実施例の図である。 本発明の一実施形態によるパワー・グリッドと共に接続されている２層シールド・メッシュの詳細な実施例の図である。 本発明の一実施形態によるシールドされていない信号ライン用の窓のある２層シールド・メッシュの透視図である。 本発明の複数の実施形態によるシールドされてない信号ライン用の窓のある２層シールド・メッシュの詳細実施例の平面図である。 本発明の複数の実施形態によるシールドされてない信号ライン用の窓のある２層シールド・メッシュの詳細実施例の平面図である。 本発明の複数の実施形態によるシールドされてない信号ライン用の窓のある２層シールド・メッシュの詳細実施例の平面図である。 シールド・メッシュのないＩＰブロックが存在する場合の配線されている信号ラインの実施例の図である。 本発明の複数の実施形態によるシールド・メッシュ内のＩＰブロックの領域を通して配線されている信号ラインの実施例の図である。 本発明の複数の実施形態によるシールド・メッシュ内のＩＰブロックの領域を通して配線されている信号ラインの実施例の図である。 本発明の一実施形態による集積回路の設計の流れ図である。 本発明の一実施形態による集積回路の信号ラインを配線する方法を示す図である。 本発明の一実施形態によるシールド・メッシュ内で信号ラインを配線する方法を示す図である。 本発明の一実施形態によるシールドされていないラインに対する窓のあるシールド・メッシュ内で信号ラインを配線する方法を示す図である。 本発明の一実施形態によるシールド・メッシュの窓内でシールドされていない、又は部分的にシールドされている信号ラインを配線する方法を示す図である。 本発明の一実施形態によるシールド・メッシュ内の回路の事前設計されたブロックの領域を通して信号ラインを配線する方法を示す図である。 Ａ：本発明の他の実施例のシールド・メッシュの平面図である。 Ｂ：信号ラインがメッシュ内に配線された後、及びデカップリング容量用の追加基準電圧ラインがメッシュ内に配線された後のＡのシールド・メッシュの平面図である。 Ａ：他のシールド・メッシュの平面図である。 Ｂ：信号ラインがメッシュ内に配線された後、及びデカップリング容量用の追加基準電圧ラインがメッシュ内に配線された後のＡのシールド・メッシュの平面図である。 図１２のシールド・メッシュに似た、２層シールド・メッシュの平面図である（介在する絶縁層を示していない）。 ＩＣを設計する方法の一実施例を示す流れ図である。 ２つの他の層（２つの他の金属層、例えば、「金属２」及び「金属３」層など）に関するシールド・メッシュの２層の平面図である。 シールド・メッシュのいくつかの部分には２層を有し、他の部分には１層を有するシールド・メッシュの他の実施形態の平面図である。 他の実施形態によるＩＣを設計する過程で変化するシールド・メッシュの平面図である。 本発明の他の態様によりＩＣを設計する方法の実施例を示す流れ図である。

Claims (207)

1. 基板内に配置された第１の複数の信号線と、
   第１の基準電圧用の第１の複数の接続線と第２の基準電圧用の第２の複数の接続線とを含むシールド・メッシュと
   を備え、
   前記第１の複数の前記信号線のそれぞれの少なくとも第１の部分は、隣接する信号線から前記第１の複数の接続線のうちの１本と前記第２の複数の接続線のうちの１本との間でシールドされ、
   前記第１の複数の信号線の第２の部分は、前記第１、第２の複数の接続線により決められる領域内で互いに隣接する集積回路（ＩＣ）デバイス。
2. それぞれが前記シールド・メッシュ内の３本以上の線を連結するノードの間の前記第１、第２の複数の接続線のセグメントの平均長が前記第１の複数の信号線の平均長より実質的に短い請求項１に記載のＩＣデバイス。
3. 前記第１の複数の接続線と第２の複数の接続線は、前記基板内の２つの層内にあり、第１の複数のビアが前記第１の複数の線を接続し、第２の複数のビアが前記第２の複数の線を接続し、前記第１、第２の複数のビアは前記第１、第２の複数の接続線を前記第１の複数の信号線の平均長より実質的に短い複数のセグメントに分割する請求項１に記載のＩＣデバイス。
4. 前記２つの層内の線は、前記ＩＣデバイスの第３の層内の線の方向と鋭角をなす方向にある請求項３に記載のＩＣデバイス。
5. 前記鋭角は、４５度を含む請求項４に記載のＩＣデバイス。
6. 前記第１の層内の線は第１の方向にあり、前記第２の層内の線は第２の方向にあり、前記第１の方向と前記第２の方向とは鋭角をなす請求項３に記載のＩＣデバイス。
7. 前記鋭角は、４５度を含む請求項６に記載のＩＣデバイス。
8. 前記第１の基準電圧は電源であり、第２の基準電圧はグラウンドである請求項１に記載のＩＣデバイス。
9. 前記基板内に配置された第２の複数の信号線をさらに備え、第２の複数の信号線のそれぞれが隣接する信号ラインから前記第１の複数の接続線のうちの２本の間でシールドされている請求項１に記載のＩＣデバイス。
10. 前記第１の複数の接続線のうちの第１の線は、前記第１、第２の複数の接続線のうちの２本以上より幅が広い請求項１に記載のＩＣデバイス。
11. 前記第１の線は、前記第１、第２の複数の接続線のうちの１本の接続線と前記第１の複数の信号線のうちの１本とを合わせた幅より広い請求項１０に記載のＩＣデバイス。
12. さらに、前記基板内に配置された第３の複数の信号線を備え、
    前記第３の複数の信号線は前記ＩＣの平面図に示されている前記第１、第２の複数の接続線のサブセットにより定められる窓内にあり、前記第３の複数の信号線はそれぞれ、間にシールドを入れることなく前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項１に記載のＩＣデバイス。
13. 前記サブセットはそれぞれ、前記第３の複数の信号線より実質的に幅が広い請求項１２に記載のＩＣデバイス。
14. さらに、前記基板内の第１の層内に配置された第３の複数の信号線を含み、
    前記第３の複数の信号線は前記第１、第２の複数の接続線のうちの第１の２本の線内にあり、前記第１の２本の線は前記第３の複数の信号線の幅より実質的に広く、前記第３の複数の信号線は互いに実質的に平行であり、前記第３の複数の信号線はそれぞれ、間にシールドを入れることなく、前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項１に記載のＩＣデバイス。
15. 前記第１の２本の線が、信号線が前記第１の層内でシールドされない第１の窓を定める請求項１４に記載のＩＣデバイス。
16. さらに、前記基板内の第２の層内に配置された第４の複数の信号線を含み、
    前記第４の複数の信号線は前記第２及び第２の複数の接続線のうちの第２の２本の線内にあり、前記第２の２本の線は前記第４の複数の信号線の幅より実質的に広く、前記第４の複数の信号線は互いに実質的に平行であり、前記第４の複数の信号線はそれぞれ、間にシールドを入れることなく、前記第４の複数の信号線のうちの少なくとも１本に隣接している請求項１４に記載のＩＣデバイス。
17. 前記第１の２本の線が、信号線が前記第１の層内でシールドされない第１の窓を定め、前記第２の２本の線が、複数の信号ラインが前記第２の層内でシールドされない第２の窓を定め、前記第１、第２の窓が、前記ＩＣの平面図内で互いに実質的に一致する請求項１６に記載のＩＣデバイス。
18. さらに、前記基板内に配置されたＩＰブロックを備え、
    前記第１の複数の信号線のうちの第１の少なくとも１本は、前記ＩＰブロックの一部であり、
    前記第１の複数の信号線のうちの第２の少なくとも１本は、前記ＩＰブロックの一部ではない請求項１に記載のＩＣデバイス。
19. 前記第１の複数の信号線のうちの前記第２の少なくとも１本は、前記ＩＣの平面図内の前記ＩＰブロックにより定められた領域内にある請求項１８に記載のＩＣデバイス。
20. さらに、前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を備え、
    前記第１の複数の接続線が第２の線を含み、
    前記第２の複数の接続線が第３の線を含み、
    前記第２、第３の線は前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線は前記第２、第３の線の間にあり、
    前記第２、第３の線は前記第１の線の隣の線に隣接する請求項１に記載のＩＣデバイス。
21. 前記第１、第２の線の間及び前記第１、第３の線の間の間隔は、前記第１の層内の平均線間隔に実質的に等しい請求項２０に記載のＩＣデバイス。
22. 前記第１、第２、第３の線の幅は、実質的に等しい請求項２１に記載のＩＣデバイス。
23. さらに、前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を備え、
    前記第１の複数の接続線が第２の線と第３の線を含み、
    前記第２、第３の線が前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線が前記第２、第３の線の間にあり、
    前記第２、第３の線が前記第１の線の隣の線に隣接する請求項１に記載のＩＣデバイス。
24. 前記第１、第２の線の間と前記第１、第３の線の間の間隔は、前記第１の層内の平均線間隔に実質的に等しい請求項２３に記載のＩＣデバイス。
25. 前記第１、第２、第３の線の幅は、実質的に等しい請求項２４に記載のＩＣデバイス。
26. 集積回路（ＩＣ）デバイスを設計する方法であって、
    基板内の、第１の基準電圧に対する第１の複数の接続線と第２の基準電圧に対する第２の複数の接続線を含むシールド・メッシュの表現を決定することと、
    前記基板内の第１の複数の信号線の表現を配線する際に、隣接する信号線から前記第１の複数の接続線のうちの１本と前記第２の複数の接続線のうちの１本との間の前記第１の複数の前記信号線のそれぞれの少なくとも第１の部分をシールドすることと
    を含み、
    前記第１の複数の信号線の第２の部分は、前記第１、第２の複数の接続線により決められる領域内で互いに隣接する方法。
27. それぞれが前記シールド・メッシュ内の３本以上の線を連結するノードの間の前記第１、第２の複数の接続線のセグメントの平均長が前記第１の複数の信号線の平均長より実質的に短い請求項２６に記載の方法。
28. 前記第１の複数の接続線と第２の複数の接続線は、前記基板内の２つの層内にあり、第１の複数のビアは前記第１の複数の線を接続し、第２の複数のビアは前記第２の複数の線を接続し、前記第１、第２の複数のビアは前記第１、第２の複数の接続線を前記第１の複数の信号線の平均長より実質的に短い複数のセグメントに分割する請求項２６に記載の方法。
29. 前記２つの層内の線は、前記ＩＣデバイスの第３の層内の線の方向と鋭角をなす方向にある請求項２８に記載の方法。
30. 前記鋭角は、４５度を含む請求項２９に記載の方法。
31. 前記第１の層内の線は第１の方向にあり、前記第２の層内の線は第２の方向にあり、前記第１の方向と前記第２の方向とは鋭角をなす請求項２８に記載の方法。
32. 前記鋭角は、４５度を含む請求項３１に記載の方法。
33. 前記第１の基準電圧は電源であり、第２の基準電圧はグラウンドである請求項２６に記載の方法。
34. さらに、
    前記基板内に配置された第２の複数の信号線を配線する際に、前記第２の複数の信号線のそれぞれを隣接する信号線から前記第１の複数の接続線のうちの２本の間でシールドすることを含む請求項２６に記載の方法。
35. 前記第２の複数の信号線は、シールドなしで配線した場合に前記第１の複数の信号線より信号整合性問題の影響を受けにくい請求項３４に記載の方法。
36. 前記第１の複数の接続線のうちの第１の線は、前記第１、第２の複数の接続線のうちの２本以上より幅が広い請求項２６に記載の方法。
37. 前記第１の線は、前記第１、第２の複数の接続線のうちの１本の接続線と前記第１の複数の信号線のうちの１本とを合わせた幅より広い請求項３６に記載の方法。
38. さらに、前記基板内の第３の複数の信号線を配線することを含み、
    前記第３の複数の信号線が前記ＩＣの平面図に示されている前記第１、第２の複数の接続線のサブセットにより定められる窓内にあり、前記第３の複数の信号線はそれぞれ、間にシールドを入れることなく前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項２６に記載の方法。
39. 前記サブセットはそれぞれ、前記第３の複数の信号線より実質的に幅が広い請求項３８に記載の方法。
40. さらに、前記基板内の第１の層内の第３の複数の信号線を配線することを含み、
    前記第３の複数の信号線が前記第１、第２の複数の接続線のうちの第１の２本の線内にあり、前記第１の２本の線が前記第３の複数の信号線の幅より実質的に広く、前記第３の複数の信号線が互いに実質的に平行であり、前記第３の複数の信号線がそれぞれ、間にシールドを入れることなく、前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項２６に記載の方法。
41. 前記第１の２本の線は、信号線が前記第１の層内でシールドされない第１の窓を定める請求項４０に記載の方法。
42. さらに、前記基板内の第２の層内の第４の複数の信号線を配線することを含み、
    前記第４の複数の信号線が前記第２と第２の複数の接続線のうちの第２の２本の線内にあり、前記第２の２本の線は前記第４の複数の信号線の幅より実質的に広く、前記第４の複数の信号線が互いに実質的に平行であり、前記第４の複数の信号線がそれぞれ、間にシールドを入れることなく、前記第４の複数の信号線のうちの少なくとも１本に隣接している請求項４０に記載の方法。
43. 前記第１の２本の線が、信号線が前記第１の層内でシールドされない第１の窓を定め、前記第２の２本の線が、複数の信号ラインが前記第２の層内でシールドされない第２の窓を定め、前記第１、第２の窓が、前記ＩＣの平面図内で互いに実質的に一致する請求項４２に記載の方法。
44. さらに、
    前記シールド・メッシュによりシールドされないようにできる信号ラインのシールドされない許容可能な長さを決定することと、
    信号ラインの一部がシールドされない許容可能な長さより短い前記シールド・メッシュによりシールドされない、前記信号ラインを配線することとを含む請求項４０に記載の方法。
45. さらに、
    前記ＩＣの平面図内のＩＰブロックにより定められた領域内で前記第１、第２の複数の接続線を配線することを含む請求項２６に記載の方法。
46. 前記第１の複数の信号線のうちの第１の少なくとも１本はＩＰブロックの一部であり、前記第１の複数の信号線のうちの第２の少なくとも１本は前記ＩＰブロックの一部ではない請求項２６に記載の方法。
47. 前記第１の複数の信号線のうちの前記第２の少なくとも１本は前記ＩＣの平面図内の前記ＩＰブロックにより定められた領域内にある請求項４６に記載の方法。
48. さらに、
    前記第１の複数の信号線のうちの前記第１の少なくとも１本の線を再配線することを含む請求項４７に記載の方法。
49. さらに、
    前記第１の複数の接続線のうちの１本の幅を広げることを含む請求項２６に記載の方法。
50. 前記幅を広げることが、
    前記第１の複数の接続線のうちの隣接する少なくとも２本の線を１本の幅広の線にまとめることを含む請求項４９に記載の方法。
51. 前記幅を広げることが、
    １本の幅広の線ができるように前記第１の複数の接続線のうちの２本の間の領域を埋めることを含む請求項４９に記載の方法。
52. さらに、前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を配線することを含み、
    前記第１の複数の接続線が第２の線を含み、
    前記第２の複数の接続線が第３の線を含み、
    前記第２、第３の線が前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線が前記第２、第３の線の間にあり、
    前記第２、第３の線が前記第１の線の隣の線に隣接する請求項２６に記載の方法。
53. 前記第１、第２の線の間と前記第１、第３の線の間の間隔は、前記第１の層内の平均線間隔に実質的に等しい請求項５２に記載の方法。
54. 前記第１、第２、第３の線の幅が実質的に等しい請求項５３に記載の方法。
55. さらに、前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を配線することを含み、
    前記第１の複数の接続線が第２の線と第３の線を含み、
    前記第２、第３の線が前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線が前記第２、第３の線の間にあり、
    前記第２、第３の線が前記第１の線の隣の線に隣接する請求項２６に記載の方法。
56. 前記第１、第２の線の間と前記第１、第３の線の間の間隔が前記第１の層内の平均線間隔に実質的に等しい請求項５５に記載の方法。
57. 前記第１、第２、第３の線の幅が実質的に等しい請求項５６に記載の方法。
58. デジタル処理システムにより実行されたとき集積回路（ＩＣ）デバイスを設計する方法を前記システムに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、前記方法は、
    基板内の、第１の基準電圧に対する第１の複数の接続線と第２の基準電圧に対する第２の複数の接続線を含むシールド・メッシュの表現を決定することと、
    前記基板内の第１の複数の信号線の表現を配線する際に、隣接する信号線から前記第１の複数の接続線のうちの１本と前記第２の複数の接続線のうちの１本との間の前記第１の複数の前記信号線のそれぞれの少なくとも第１の部分をシールドすることとを含み、
    前記第１の複数の信号線の第２の部分が、前記第１、第２の複数の接続線により決められる領域内で互いに隣接する媒体。
59. それぞれが前記シールド・メッシュ内の３本以上の線を連結するノードの間の前記第１、第２の複数の接続線のセグメントの平均長が前記第１の複数の信号線の平均長より実質的に短い請求項５８に記載の媒体。
60. 前記第１の複数の接続線と第２の複数の接続線が前記基板内の２つの層内にあり、第１の複数のビアが前記第１の複数の線を接続し、第２の複数のビアが前記第２の複数の線を接続し、前記第１、第２の複数のビアが前記第１、第２の複数の接続線を前記第１の複数の信号線の平均長より実質的に短い複数のセグメントに分割する請求項５８に記載の媒体。
61. 前記２つの層内の線が前記ＩＣデバイスの第３の層内の線の方向と鋭角をなす方向にある請求項６０に記載の媒体。
62. 前記鋭角は４５度を含む請求項６１に記載の媒体。
63. 前記第１の層内の線が第１の方向にあり、前記第２の層内の線が第２の方向にあり、前記第１の方向と前記第２の方向とは鋭角をなす請求項６０に記載の媒体。
64. 前記鋭角は４５度を含む請求項６３に記載の媒体。
65. 前記第１の基準電圧は電源であり、第２の基準電圧はグラウンドである請求項５８に記載の媒体。
66. 前記方法は、さらに、
    前記基板内に配置された第２の複数の信号線を配線する際に前記第２の複数の信号線のそれぞれを隣接する信号線から前記第１の複数の接続線のうちの２本の間でシールドすることを含む請求項５８に記載の媒体。
67. 前記第２の複数の信号線が、シールドなしで配線した場合に前記第１の複数の信号線より信号整合性問題の影響を受けにくい請求項６６に記載の媒体。
68. 前記第１の複数の接続線のうちの第１の線が、前記第１、第２の複数の接続線のうちの２本以上より幅が広い請求項５８に記載の媒体。
69. 前記第１の線が、前記第１、第２の複数の接続線のうちの１本の接続線と前記第１の複数の信号線のうちの１本とを合わせた幅より広い請求項６８に記載の媒体。
70. 前記方法は、さらに、
    前記基板内の第３の複数の信号線を配線することを含み、
    前記第３の複数の信号線が前記ＩＣの平面図に示されている前記第１、第２の複数の接続線のサブセットにより定められる窓内にあり、前記第３の複数の信号線がそれぞれ、間にシールドを入れることなく前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項５８に記載の媒体。
71. 前記サブセットはそれぞれ、前記第３の複数の信号線より実質的に幅が広い請求項７０に記載の媒体。
72. 前記方法は、さらに、
    前記基板内の第１の層内の第３の複数の信号線を配線することを含み、
    前記第３の複数の信号線が前記第１、第２の複数の接続線のうちの第１の２本の線内にあり、前記第１の２本の線が前記第３の複数の信号線の幅より実質的に広く、前記第３の複数の信号線が互いに実質的に平行であり、前記第３の複数の信号線がそれぞれ、間にシールドを入れることなく、前記第３の複数の信号線のうちの少なくとも１本に隣接している請求項５８に記載の媒体。
73. 前記第１の２本の線が、信号線が前記第１の層内でシールドされない第１の窓を定める請求項７２に記載の媒体。
74. 前記方法は、さらに、
    前記基板内の第２の層内の第４の複数の信号線を配線することを含み、
    前記第４の複数の信号線が前記第２と第２の複数の接続線のうちの第２の２本の線内にあり、前記第２の２本の線が前記第４の複数の信号線の幅より実質的に広く、前記第４の複数の信号線が互いに実質的に平行であり、前記第４の複数の信号線がそれぞれ、間にシールドを入れることなく、前記第４の複数の信号線のうちの少なくとも１本に隣接している請求項７２に記載の媒体。
75. 前記第１の２本の線が、信号線が前記第１の層内でシールドされない第１の窓を定め、前記第２の２本の線が、複数の信号ラインが前記第２の層内でシールドされない第２の窓を定め、前記第１、第２の窓が、前記ＩＣの平面図内で互いに実質的に一致する請求項７４に記載の媒体。
76. 前記方法は、さらに、
    前記シールド・メッシュによりシールドされないようにできる信号ラインのシールドされない許容可能な長さを決定することと、
    信号ラインの一部がシールドされない許容可能な長さより短い前記シールド・メッシュによりシールドされない、前記信号ラインを配線することとを含む請求項７２に記載の媒体。
77. 前記方法は、さらに、
    前記ＩＣの平面図内のＩＰブロックにより定められた領域内で前記第１、第２の複数の接続線を配線することを含む請求項５８に記載の媒体。
78. 前記第１の複数の信号線のうちの第１の少なくとも１本はＩＰブロックの一部であり、前記第１の複数の信号線のうちの第２の少なくとも１本は前記ＩＰブロックの一部ではない請求項５８に記載の媒体。
79. 前記第１の複数の信号線のうちの前記第２の少なくとも１本は前記ＩＣの平面図内の前記ＩＰブロックにより定められた領域内にある請求項７８に記載の媒体。
80. 前記方法は、さらに、
    前記第１の複数の信号線のうちの前記第１の少なくとも１本の線を再配線することを含む請求項７９に記載の媒体。
81. 前記方法は、さらに、
    前記第１の複数の接続線のうちの１本の幅を広げることを含む請求項５８に記載の媒体。
82. 前記幅を広げることが、
    前記第１の複数の接続線のうちの隣接する少なくとも２本の線を１本の幅広の線にまとめることを含む請求項８１に記載の媒体。
83. 前記幅を広げることが、
    １本の幅広の線ができるように前記第１の複数の接続線のうちの２本の間の領域を埋めることを含む請求項８１に記載の媒体。
84. 前記方法は、さらに、
    前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を配線することを含み、
    前記第１の複数の接続線が第２の線を含み、
    前記第２の複数の接続線が第３の線を含み、
    前記第２、第３の線が前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線が前記第２、第３の線の間にあり、
    前記第２、第３の線が前記第１の線の隣の線に隣接する請求項５８に記載の媒体。
85. 前記第１、第２の線の間と前記第１、第３の線の間の間隔が前記第１の層内の平均線間隔に実質的に等しい請求項８４に記載の媒体。
86. 前記第１、第２、第３の線の幅が実質的に等しい請求項８５に記載の媒体。
87. 前記方法は、さらに、
    前記ＩＣデバイスの第１の層上の前記第１の基準電圧に対する第１の線を配線することを含み、
    前記第１の複数の接続線が第２の線と第３の線を含み、
    前記第２、第３の線が前記ＩＣデバイスの前記第１の層の上にあり、
    前記第１の線が前記第２、第３の線の間にあり、
    前記第２、第３の線が前記第１の線の隣の線に隣接する請求項５８に記載の媒体。
88. 前記第１、第２の線の間と前記第１、第３の線の間の間隔は、前記第１の層内の平均線間隔に実質的に等しい請求項８７に記載の媒体。
89. 前記第１、第２、第３の線の幅は、実質的に等しい請求項８８に記載の媒体。
90. 集積回路（ＩＣ）を設計する方法であって、
    前記ＩＣの設計の表現で、第１の単一層シールド・メッシュと前記第１の単一層シールド・メッシュに結合されている第１の二重層シールド・メッシュを含むシールド・メッシュの表現を作成することと、
    前記第１の単一層シールド・メッシュに隣接する前記ＩＣの第１の領域内に配置された第１の未シールド部分を備え、前記第１の単一層シールド・メッシュ内に配置された第１のシールド済み部分を備え、前記第１の二重層シールド・メッシュ内に配置された第２のシールド済み部分を備える第１の信号ラインの表現を作成することとを含む方法。
91. 前記第１の信号ラインは、さらに、第２の単一層シールド・メッシュ内に配置された第３の未シールド部分と前記第２の単一層シールド・メッシュに隣接する前記ＩＣの第２の領域内に配置された第２の未シールド部分も含む請求項９０に記載の方法。
92. 前記第１の信号ラインの前記表現の前記作成は、前記第１の未シールド部分を前記第１の単一層シールド・メッシュに配線することと、前記第１の単一層シールド・メッシュ内で前記第１のシールド済み部分を配線することと、前記第１の二重層シールド・メッシュ内で前記第２のシールド済み部分を配線することと、前記第２の単一層シールド・メッシュ内で前記第３のシールド済み部分を配線することと、前記第２の未シールド部分を前記第２の領域に配線することとを含む請求項９１に記載の方法。
93. 前記シールド・メッシュは、前記第２の単一層シールド・メッシュに結合されている第２の二重層シールド・メッシュを含み、前記第１の信号ラインは、前記第２の二重層シールド・メッシュ内に配置された第４のシールド済み部分を含む請求項９２に記載の方法。
94. 前記第１の単一層シールド・メッシュ、前記第１の二重層シールド・メッシュ、前記第２の単一層シールド・メッシュのそれぞれは、第１の基準電圧を供給するように設計された第１の複数の基準電圧ラインと第２の基準電圧を供給するように設計された第２の複数の基準電圧ラインを備える請求項９１に記載の方法。
95. 前記方法は、さらに、
    前記第１の基準電圧を供給するように設計され、前記シールド・メッシュ内の隣接する第２の複数の基準電圧ラインのペアの間に配置された、少なくとも１本の基準電圧ラインの表現を作成することを含む請求項９４に記載の方法。
96. 前記少なくとも１本の基準電圧ラインは、前記第１、第２の基準電圧の間にバイパス静電容量を与え、前記シールド・メッシュ内で信号ラインが配線された後に作成される請求項９５に記載の方法。
97. デジタル処理システムにより実行されたとき集積回路（ＩＣ）を設計する方法を前記システムに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、前記方法は、
    前記ＩＣの設計の表現で、第１の単一層シールド・メッシュと前記第１の単一層シールド・メッシュに結合されている第１の二重層シールド・メッシュを含むシールド・メッシュの表現を作成することと、
    前記第１の単一層シールド・メッシュに隣接する前記ＩＣの第１の領域内に配置された第１の未シールド部分を備え、前記第１の単一層シールド・メッシュ内に配置された第１のシールド済み部分を備え、前記第１の二重層シールド・メッシュ内に配置された第２のシールド済み部分を備える第１の信号ラインの表現を作成することとを含む媒体。
98. 前記第１の信号ラインは、さらに、第２の単一層シールド・メッシュ内に配置された第３の未シールド部分と前記第２の単一層シールド・メッシュに隣接する前記ＩＣの第２の領域内に配置された第２の未シールド部分も含む請求項９７に記載の機械可読媒体。
99. 前記第１の信号ラインの前記表現の前記作成は、前記第１の未シールド部分を前記第１の単一層シールド・メッシュに配線することと、前記第１の単一層シールド・メッシュ内で前記第１のシールド済み部分を配線することと、前記第１の二重層シールド・メッシュ内で前記第２のシールド済み部分を配線することと、前記第２の単一層シールド・メッシュ内で前記第３のシールド済み部分を配線することと、前記第２の未シールド部分を前記第２の領域に配線することとを含む請求項９８に記載の機械可読媒体。
100. 前記シールド・メッシュは、前記第２の単一層シールド・メッシュに結合されている第２の二重層シールド・メッシュを含み、前記第１の信号ラインは、前記第２の二重層シールド・メッシュ内に配置された第４のシールド済み部分を含む請求項９９に記載の機械可読媒体。
101. 前記第１の単一層シールド・メッシュ、前記第１の二重層シールド・メッシュ、前記第２の単一層シールド・メッシュのそれぞれは、第１の基準電圧を供給するように設計された第１の複数の基準電圧ラインと第２の基準電圧を供給するように設計された第２の複数の基準電圧ラインを備える請求項９８に記載の機械可読媒体。
102. 前記方法は、さらに、
     前記第１の基準電圧を供給するように設計され、前記シールド・メッシュ内の隣接する第２の複数の基準電圧ラインのペアの間に配置された、少なくとも１本の基準電圧ラインの表現を作成することを含む請求項１０１に記載の機械可読媒体。
103. 前記少なくとも１本の基準電圧ラインは、前記第１、第２の基準電圧の間にバイパス静電容量を与え、前記シールド・メッシュ内で信号ラインが配線された後に作成される請求項１０２に記載の機械可読媒体。
104. 第１の単一層シールド・メッシュと、前記第１の単一層シールド・メッシュに結合されている第１の二重層シールド・メッシュとを有し、集積回路（ＩＣ）の第１の層内に配置された少なくとも第１の部分と前記第１の層と第２の層内に配置された少なくとも第２の部分を備えるシールド・メッシュと、
     前記第１の単一層シールド・メッシュに隣接する前記ＩＣの第１の領域内に配置された第１の未シールド部分を備え、前記第１の単一層シールド・メッシュ内に配置された第１のシールド済み部分を備え、前記第１の二重層シールド・メッシュ内に配置された第２のシールド済み部分を備える少なくとも第１の信号ラインと
     を備える集積回路（ＩＣ）デバイス。
105. 前記第１の信号ラインは、さらに、第２の単一層シールド・メッシュ内に配置された第３のシールド済み部分と前記第２の単一層シールド・メッシュに隣接する前記ＩＣの第２の領域内に配置された第２の未シールド部分も含む請求項１０４に記載のＩＣデバイス。
106. 前記シールド・メッシュは、前記第２の単一層シールド・メッシュに結合されている第２の二重層シールド・メッシュを含み、前記第１の信号ラインは、前記第２の二重層シールド・メッシュ内に配置された第４のシールド済み部分を含む請求項１０５に記載のＩＣデバイス。
107. 前記第１の単一層シールド・メッシュ、前記第１の二重層シールド・メッシュ、前記第２の単一層シールド・メッシュのそれぞれは、第１の基準電圧を供給するように設計された第１の複数の基準電圧ラインと第２の基準電圧を供給するように設計された第２の複数の基準電圧ラインを備える請求項１０５に記載のＩＣデバイス。
108. さらに、
     前記第１の基準電圧を供給するように設計され、前記シールド・メッシュ内の隣接する第２の複数の基準電圧ラインのペアの間に配置された、少なくとも１本の基準電圧ラインを備える請求項１０７に記載のＩＣデバイス。
109. 前記少なくとも１本の基準電圧ラインは、前記第１と前記第２の基準電圧の間にバイパス静電容量を与える請求項１０８に記載のＩＣデバイス。
110. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの設計の表現の少なくとも１つの層内でシールド・メッシュの表現を作成することと、
     所定の規則群に基づいて前記シールド・メッシュの中と前記シールド・メッシュの外で信号ラインの表現を配線することと、
     再配線条件が存在しているかどうかを判別することと、
     前記再配線条件が存在しているかどうかの判別に対する応答として前記シールド・メッシュ内の除去可能シールド・ラインを識別することとを含む方法。
111. 前記方法は、さらに、
     除去可能なシールド・ラインの代わりに信号ラインの表現を配線することを含み、前記シールド・メッシュは前記ＩＣの少なくとも２つの層を含み、配線リソースが不十分な場合、又は配線がタイミング要件を超えた場合に前記再配線条件が存在する請求項１１０に記載の方法。
112. 前記方法は、さらに、
     前記シールド・メッシュ内で追加基準電圧ラインを配線することによりバイパス・キャパシタを形成すること含む請求項１１０に記載の方法。
113. 前記シールド・メッシュは、前記シールド・メッシュより低いシールド密度を持つ少なくとも１つの窓を備える請求項１１０に記載の方法。
114. 前記方法は、さらに、
     前記信号ラインの少なくともいくつかに対するシールドされないライン最大長を判別することと、
     少なくとも第１の信号ラインを配線する際に、前記第１の信号ラインの長さが前記第１の信号ラインの前記シールドされていないライン最大長より短い場合に、シールドされない方法を使用することを含む請求項１１０に記載の方法。
115. 前記所定の規則は、（ａ）前記シールド・メッシュ内の逆方向基準電圧ラインの間で長い信号ラインを配線すること、（ｂ）前記シールド・メッシュ内の逆方向基準電圧ラインの間で雑音が混じる信号ラインを配線すること、（ｃ）前記シールド・メッシュ内でクロック・ラインを配線すること、（ｄ）前記シールド・メッシュ内で、計算で求められたシールドされていない最大ライン長を超える長さを持つ、信号ラインを配線すること、（ｅ）前記シールド・メッシュ内でクロック信号が状態から状態へ遷移するのとほぼ同時に状態から状態へ遷移する信号ラインを配線すること、又は（ｆ）ロジック回路のあらかじめ設計されているブロック内の回路に直接的には接続されていない信号ラインを、ロジック回路の前記あらかじめ設計されているブロックの一体のシールド・メッシュを通してロジック回路の前記あらかじめ設計されているブロック上で配線することのうちの少なくとも１つを含む請求項１１０に記載の方法。
116. デジタル処理システムにより実行されたとき集積回路（ＩＣ）を設計する方法を前記システムに実行させる実行可能コンピュータ・プログラム命令を格納する機械可読媒体であって、前記方法は、
     前記ＩＣの設計の表現の少なくとも１つの層内でシールド・メッシュの表現を作成することと、
     所定の規則群に基づいて前記シールド・メッシュの中と前記シールド・メッシュの外で信号ラインの表現を配線することと、
     再配線条件が存在しているかどうかを判別することと、
     前記再配線条件が存在しているかどうかの判別に対する応答として前記シールド・メッシュ内の除去可能シールド・ラインを識別することとを含む媒体。
117. 前記方法は、さらに、
     除去可能なシールド・ラインの代わりに信号ラインの表現を配線することを含み、前記シールド・メッシュは前記ＩＣの少なくとも２つの層を含み、配線リソースが不十分な場合、又は配線がタイミング要件を超えた場合に前記再配線条件が存在する請求項１１６に記載の機械可読媒体。
118. 前記方法は、さらに、
     前記シールド・メッシュ内で追加基準電圧ラインを配線することによりバイパス・キャパシタを形成することを含む請求項１１６に記載の機械可読媒体。
119. 前記シールド・メッシュが、前記シールド・メッシュより低いシールド密度を持つ少なくとも１つの窓を備える請求項１１６に記載の機械可読媒体。
120. 前記方法は、さらに、
     前記信号ラインの少なくともいくつかに対するシールドされないライン最大長を判別することと、
     前記第１の信号ラインの長さが前記第１の信号ラインの前記シールドされていないライン最大長より短い場合に、シールドされない方法で少なくとも第１信号線を配線することとを含む請求項１１６に記載の機械可読媒体。
121. 前記所定の規則は、（ａ）前記シールド・メッシュ内の逆方向基準電圧ラインの間で長い信号ラインを配線すること、（ｂ）前記シールド・メッシュ内の逆方向基準電圧ラインの間で雑音が混じる信号ラインを配線すること、（ｃ）前記シールド・メッシュ内でクロック・ラインを配線すること、（ｄ）前記シールド・メッシュ内で、計算で求められたシールドされていない最大ライン長を超える長さを持つ、信号ラインを配線すること、（ｅ）前記シールド・メッシュ内でクロック信号が状態から状態へ遷移するのとほぼ同時に状態から状態へ遷移する信号ラインを配線すること、又は（ｆ）ロジック回路のあらかじめ設計されているブロック内の回路に直接的には接続されていない信号ラインを、ロジック回路の前記あらかじめ設計されているブロックの一体のシールド・メッシュを通してロジック回路の前記あらかじめ設計されているブロック上で配線することのうちの少なくとも１つを含む請求項１１６に記載の機械可読媒体。
122. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの少なくとも１つの層内で、第１の基準電圧を供給するように設計されている第１の複数のラインを備え、第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１と前記第２の複数のラインの間に複数のギャップがあるシールド・メッシュの表現を作成することと、
     前記複数のギャップ内で少なくとも１つの信号ラインの表現を配線することと、
     前記配線後、前記複数のギャップのうちの１つのギャップが前記ＩＣ内に残っているかどうかを判別することと、
     前記判別結果に応じて前記第１と前記第２の複数のラインのうちの少なくとも１本の導体の量の表現を増大することとを含む方法。
123. 前記第１の複数のラインのうちの少なくとも２本と前記第２の複数のラインのうちの少なくとも２本は、平行になっている部分を持ち、前記部分の隣接するラインは、約１ミクロン未満の距離だけ隔てられる請求項１２２に記載の方法。
124. 前記増大することが、前記第１と前記第２の複数のラインのうちの前記少なくとも１本の幅を広げることを含む請求項１２２に記載の方法。
125. 前記増大することが、前記第１の基準電圧又は前記第２の基準電圧のうちの１つを供給する追加ラインを増やすことを含む請求項１２４に記載の方法。
126. 前記第１の複数のラインのうちの前記少なくとも２本のそれぞれと前記第２の複数のラインのうちの前記少なくとも２本のそれぞれは、前記幅の前記広げることに先立って３ミクロン未満の幅を有する請求項１２４に記載の方法。
127. 集積回路（ＩＣ）の少なくとも１つの層内の、第１の基準電圧を供給するように設計されている第１の複数のラインを備え、第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１の複数のラインと前記第２の複数のラインのうちの少なくとも１本は前記第１、第２の複数のラインのうちの他のラインより幅広であるシールド・メッシュと、
     前記第１と前記第２の複数のラインのうち２本の間の前記少なくとも１つの層内に配置された少なくとも１本の信号ラインとを含む集積回路（ＩＣ）。
128. 前記第１の複数のラインのうちの少なくとも２本と前記第２の複数のラインのうちの少なくとも２本は、平行になっている部分を持ち、前記部分の隣接するラインは、約１ミクロン未満の距離だけ隔てられる請求項１２７に記載のＩＣ。
129. 前記シールド・メッシュは、前記第１と前記第２の複数のラインを備える少なくとも２つの層を含む請求項１２７に記載のＩＣ。
130. 前記第１の複数のラインと前記第２の複数のラインのうちの前記ラインのすべてが幅約５ミクロン未満である請求項１２９に記載のＩＣ。
131. 集積回路（ＩＣ）を設計する方法であって、
     少なくとも１つの追加ブロックを備えるＩＣの設計の表現に少なくとも１つの一体のシールド層を有するロジック回路のあらかじめ設計されているブロックの表現を組み込むことと、
     前記少なくとも１つの追加ブロックから前記少なくとも１つの一体のシールド層を通して少なくとも１本の信号ラインを配線することとを含む方法。
132. ロジックの前記あらかじめ設計されているブロックは、前記ＩＣの前記設計を受け持つ第２のＩＣ所有者から利用可能ではありえない複数の設計情報を含み、ロジックの前記あらかじめ設計されているブロックは、前記複数の設計情報へのアクセスを制御する第１のＩＣ所有者により設計された請求項１３１に記載の方法。
133. ロジックの前記あらかじめ設計されているブロックは、半導体工程向けに完了できるように完全に設計されレイアウトされている請求項１３１に記載の方法。
134. 前記少なくとも１つの一体のシールド層は、少なくとも２つのシールド層を含む請求項１３３に記載の方法。
135. 前記少なくとも一体のシールド層は、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインとを備え、前記第１の複数と前記第２の複数のラインは、実質的に交互に並ぶ形で配列され、その長さの少なくとも一部にわたって実質的に平行である請求項１３１に記載の方法。
136. 前記第１の複数のラインのうちの少なくとも４本のラインの一部と前記第２の複数のラインのうちの少なくとも４本のラインの一部は、約５０ミクロン×５０ミクロン未満の領域内に配置され、前記少なくとも１本の信号ラインは、ロジックの前記あらかじめ設計されているブロック内の回路に直接的には接続されない請求項１３５に記載の方法。
137. 複数の信号ラインは、前記第１、第２の複数のラインの隣接するペアの間に配線され、前記少なくとも１つの追加ブロックは、第１の追加ブロックと第２の追加ブロックを含み、前記複数の信号ラインは、前記少なくとも１つのシールド層を通して前記第１の追加ブロックから前記第２の追加ブロックに配線される請求項１３６に記載の方法。
138. 集積回路（ＩＣ）デバイスであって、
     一体のシールド層を有する、前記ＩＣ内のロジックのあらかじめ設計されているブロックと、
     前記一体のシールド層を通して配線される、ロジックの追加ブロックからの少なくとも１本の信号ラインとを備える集積回路デバイス。
139. ロジックの前記あらかじめ設計されているブロックは、前記ＩＣを設計した第２の設計者から利用可能ではありえない複数の設計情報を含み、ロジックの前記あらかじめ設計されているブロックは、前記複数の設計情報へのアクセスを制御する第１の設計者により設計された請求項１３８に記載のＩＣデバイス。
140. 前記少なくとも１本の信号ラインは、ロジックの前記あらかじめ設計されているブロック内の回路に直接的には接続されていない請求項１３９に記載のＩＣデバイス。
141. 前記一体のシールド層は、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１の複数と前記第２の複数のラインは、実質的に交互に並ぶ形で配列され、その長さの少なくとも一部にそって平行である請求項１４０に記載のＩＣデバイス。
142. 前記第１の複数のラインのうちの少なくとも４本のラインの一部と前記第２の複数のラインのうちの少なくとも４本のラインの一部は、約５０ミクロン×５０ミクロン未満の領域内に配置される請求項１４１に記載のＩＣデバイス。
143. 複数の信号ラインは、前記第１と前記第２の複数のラインの隣接するペアの間に配置され、前記複数の信号ラインは、前記一体のシールド層を通して前記追加ブロックから他の追加ブロックに配線される請求項１４２に記載のＩＣデバイス。
144. 集積回路（ＩＣ）を設計する方法であって、
     第１の基準軸と第２の基準軸に関して実質的に直交する形で配線されている導線を持つ少なくとも第１の層と第２の層の表現を作成することと、
     前記第１、第２の基準軸に関して実質的に直交しない形で配線されているラインを含むシールド・メッシュを含む少なくとも２つの追加層の表現を作成することとを含む方法。
145. 前記第１の層と前記第２の層内の前記導線が、前記第１と前記第２の基準軸の１つに実質的に垂直であり、前記シールド・メッシュ内の前記ラインは、前記第１と前記第２の基準軸のうちの１つに関して約３０°から６０°の範囲の角度をなす請求項１４４に記載の方法。
146. 前記第１の基準軸は、前記ＩＣの第１のエッジの表現に平行であり、前記第２の基準軸は、前記ＩＣの第２のエッジの表現に平行である請求項１４４に記載の方法。
147. 前記シールド・メッシュは、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１の複数のラインの少なくとも一部と前記第２の複数のラインの一部は、平行である請求項１４６に記載の方法。
148. 前記第１の複数のラインのうちの少なくとも４本のラインの一部と前記第２の複数のラインのうちの少なくとも４本のラインの一部は、約５０ミクロン×５０ミクロン未満の領域内に配置される請求項１４７に記載の方法。
149. 前記シールド・メッシュは、少なくとも１つの窓を備える請求項１４８に記載の方法。
150. 複数の信号ラインの表現は、前記少なくとも２つの追加層上の前記シールド・メッシュを通して配線される請求項１４７に記載の方法。
151. 集積回路（ＩＣ）であって、
     第１の基準軸と第２の基準軸に関して実質的に直交する形で配線されている導線を持つ少なくとも第１の層と第２の層と、
     前記第１、第２の基準軸に関して実質的に直交しない形で配線されているラインを含むシールド・メッシュを含む少なくとも２つの追加層とを含む集積回路。
152. 前記第１の層と前記第２の層内の前記導線が、前記第１と前記第２の基準軸の１つに実質的に垂直であり、前記シールド・メッシュ内の前記ラインは、前記第１と前記第２の基準軸のうちの１つに関して約３０°から６０°の範囲の角度をなす請求項１５１に記載のＩＣ。
153. 前記第１の基準軸は、前記ＩＣの第１のエッジに平行であり、前記第２の基準軸は、前記ＩＣの第２のエッジに平行である請求項１５１に記載のＩＣ。
154. 前記シールド・メッシュは、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１の複数のラインの少なくとも一部と前記第２の複数のラインの一部は平行である請求項１５３に記載のＩＣ。
155. 前記第１の複数のラインのうちの少なくとも４本のラインの一部と前記第２の複数のラインのうちの少なくとも４本のラインの一部は、約５０ミクロン×５０ミクロン未満の領域内に配置される請求項１５４に記載のＩＣ。
156. 前記シールド・メッシュは、少なくとも１つの窓を備える請求項１５５に記載のＩＣ。
157. 複数の信号ラインは、前記少なくとも２つの追加層上の前記シールド・メッシュを通して配線される請求項１５４に記載のＩＣ。
158. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの設計の表現の少なくとも１つの層内で、第１の基準電圧を供給するように設計されている第１の複数のラインを備え、第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記シールド・メッシュの与えられた領域内の前記第１の複数と前記第２の複数のラインの本数により第１のライン密度が決定されるシールド・メッシュの表現を生成することと、
     コンピュータ援用ＩＣ設計工程内で信号内の混雑レベルを判定することと、
     前記混雑レベルの前記判定に応じて、前記シールド・メッシュ内に、前記第１の基準電圧又は前記第２の基準電圧のいずれかを与える、前記第１の密度より低い第２のライン密度を持つ窓の表現を作成することと、
     前記窓の中に信号ラインの表現を配線することとを含む方法。
159. 前記第２の密度は０である請求項１５８に記載の方法。
160. 前記第２の密度は０より大きく、前記第１の密度より小さい請求項１５８に記載の方法。
161. 前記窓内の前記信号ラインの少なくともいくつかは、前記第１の複数又は前記第２の複数のラインのうちの少なくとも１本のラインに隣接する請求項１６０に記載の方法。
162. 前記窓が、前記シールド・メッシュ内の前記第１又は前記第２の複数のラインのうちの１本を前記信号ラインで置き換えることにより信号ラインに利用できるスペースとなる請求項１６０に記載の方法。
163. 前記窓が、前記シールド・メッシュの少なくとも２辺に接する請求項１５８に記載の方法。
164. 前記窓が、前記シールド・メッシュの２辺のみに接する請求項１６３に記載の方法。
165. 前記設計は、記憶デバイス内に格納されている機械可読形式で表現され、コンピュータ援用設計工程で使用される請求項１５８に記載の方法。
166. 前記第１の複数のラインのうちの少なくとも２本と前記第２の複数のラインのうちの少なくとも２本は、平行になっている部分を持ち、前記部分の隣接するラインは、約１ミクロン未満の距離だけ隔てられる請求項１５８に記載の方法。
167. 前記シールド・メッシュは、少なくとも２つの層を含む請求項１５８に記載の方法。
168. 前記窓内に配線されているそれぞれの信号ラインは、信号整合性分析を通して前記窓内に安全に配線されていると判定される請求項１６７に記載の方法。
169. 集積回路（ＩＣ）デバイスであって、
     第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインとを含むシールド・メッシュを備え、前記シールド・メッシュの与えられた領域内の前記第１の複数と前記第２の複数のラインの本数により第１のライン密度とが決定され、前記シールド・メッシュは前記第１の基準電圧又は前記第２の基準電圧のいずれかを供給するラインの前記第１の密度より小さい第２のライン密度を有する窓を有する、少なくとも１つの層と、
     前記窓内に配線されている少なくとも１本の信号ラインを備える集積回路デバイス。
170. 前記第２の密度は０である請求項１６９に記載のＩＣデバイス。
171. 前記第２の密度は０より大きく、前記第１の密度より小さい請求項１６９に記載のＩＣデバイス。
172. 前記窓内の前記信号ラインの少なくともいくつかは、前記第１の複数又は前記第２の複数のラインのうちの少なくとも１本のラインに隣接する請求項１７１に記載のＩＣデバイス。
173. 前記窓が、設計工程において前記シールド・メッシュ内の前記第１又は前記第２の複数のラインのうちの１本を前記信号ラインで置き換えることにより信号ラインに利用できるスペースとなる請求項１７１に記載のＩＣデバイス。
174. 前記窓が、前記シールド・メッシュの少なくとも２辺に接する請求項１６９に記載のＩＣデバイス。
175. 前記窓が、前記シールド・メッシュの２辺のみに接する請求項１７４に記載のＩＣデバイス。
176. 前記第１の複数のラインのうちの少なくとも２本と前記第２の複数のラインのうちの少なくとも２本は、平行になっている部分を持ち、前記部分の隣接するラインは、約１ミクロン未満の距離だけ隔てられる請求項１６９に記載のＩＣデバイス。
177. 前記シールド・メッシュは、少なくとも２つの層を含む請求項１６９に記載のＩＣデバイス。
178. 前記窓内に配線されているそれぞれの信号は、信号整合性分析を通して前記窓内に安全に配線されていると判定される請求項１７７に記載のＩＣデバイス。
179. 集積回路（ＩＣ）を設計する方法であって、
     シールド・メッシュの表現を生成することであって、前記ＩＣの設計の表現の少なくとも１つの層内で、第１の基準電圧を供給するように設計されている第１の複数のラインを備え、第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記シールド・メッシュの与えられた領域内の前記第１の複数と前記第２の複数のラインの本数により第１のライン密度が決定されるシールド・メッシュの表現を生成することと、
     前記シールド・メッシュ内に、前記第１の基準電圧又は前記第２の基準電圧のいずれかを与える、前記第１の密度より低い第２のライン密度を持つ窓の表現を作成することと、
     前記窓内に配線されている少なくとも１本の信号ラインの表現を作成することとを含む方法。
180. 前記第２の密度は０である請求項１７９に記載の方法。
181. 前記第２の密度は０より大きい請求項１７９に記載の方法。
182. 前記窓内の前記少なくとも１本の信号ラインは、前記第１の複数又は前記第２の複数のラインのうちの少なくとも１本のラインに隣接する請求項１８１に記載の方法。
183. 集積回路（ＩＣ）を設計する方法であって、
     ＩＣの設計の表現内の所望の大きさのデカップリング容量を決定することと、
     前記設計の前記表現のシールド・メッシュの少なくとも１つの層内に信号ラインを配線する際に、前記配線で、ラインのデカップリングのため前記シールド・メッシュ内に温存するスペースを用意する前記所望の大きさを考慮することと、
     前記シールド・メッシュ内で容量性デカップリング・ラインを配線し、それによって、前記温存してあるスペースの少なくとも一部を使用することとを含む方法。
184. 信号ラインの配線に使用可能な配線リソース全体の一部が前記配線では使用されず、前記一部は前記の大きさのデカップリング容量に対応する請求項１８３に記載の方法。
185. 前記シールド・メッシュは、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインを備え、前記第１の複数のラインの少なくとも２本と前記第２の複数のラインの少なくとも２本は、平行である部分を備え、前記一部の隣接するラインは、約１ミクロン未満の距離だけ隔てられている請求項１８３に記載の方法。
186. 他の信号ラインは、前記他の信号ラインの信号整合性分析の結果として前記シールド・メッシュ内に配線されない請求項１８３に記載の方法。
187. 前記設計の前記表現は、記憶デバイス内に機械可読形式で格納され、コンピュータ援用設計工程で使用される請求項１８３に記載の方法。
188. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの少なくとも１つの層内に、第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインとを含むラインからなるシールド・メッシュの表現を作成することと、
     前記第１の基準電圧又は前記第２の基準電圧のいずれか１つを供給する、前記第１と前記第２の基準電圧のうちの他方を供給するラインに隣接して配置された少なくとも１本のラインの表現を追加することとを含む方法。
189. デカップリング容量は、前記シールド・メッシュにより与えられる請求項１８８に記載の方法。
190. さらに、
     前記シールド・メッシュの少なくとも一部を通して少なくとも１本の信号ラインの表現を配線することを含む請求項１８８に記載の方法。
191. 集積回路（ＩＣ）デバイスであって、
     第１の基準電圧を供給するように設計されている第１の複数のラインと第２の基準電圧を供給するように設計されている第２の複数のラインを含むシールド・メッシュを備える前記ＩＣ内の少なくとも１つの層であって、前記シールド・メッシュは、約５０ミクロン×２５ミクロンの領域内で前記基準電圧のうちの１つを供給する１０本のラインのうちの少なくとも一部を配置する密度を持つ層と、
     前記シールド・メッシュを通して配線された複数の信号ラインであって、前記信号ラインのそれぞれは前記第１の複数又は前記第２の複数のラインのうちの少なくとも１本に隣接して配置され、前記第１の複数のラインのうちの少なくとも１本と前記第２の複数のラインのうちの少なくとも１本は、信号ラインに干渉することなく、互いに隣接し、それらの間に容量カップリングをもたらす、信号ラインとを備える集積回路デバイス。
192. 約１０ミクロン未満の距離だけ、前記第１の複数のラインのうちの１本が前記第２の複数のラインのうちの隣接する１本から隔てられる請求項１９１に記載のＩＣデバイス。
193. 前記第１の複数のラインと前記第２の複数のラインのうちの前記ラインのそれぞれの幅は、幅約３ミクロン未満である請求項１９１に記載のＩＣデバイス。
194. 前記容量カップリングは、意図的に前記第１の基準電圧と前記第２の基準電圧の間に結合されたバイパスキャパシタとして働く請求項１９１に記載のＩＣデバイス。
195. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの少なくとも１つの層の表現を作成し、前記少なくとも１つの層は第１の複数のラインのうちの少なくとも２本の隣接するラインと第２の複数のラインのうち少なくとも２本の隣接するラインの繰り返しパターンを含むメッシュを持ち、前記第１の複数のラインは第１の基準電圧を供給するように設計されており、前記第２の複数のラインは第２の基準電圧を供給するように設計されていることと、
     前記第１の基準電圧を供給するように設計され、隣接する第２の複数のラインのペアの間に配置される、少なくとも１本のラインの表現を作成することとを含む方法。
196. さらに、
     前記少なくとも１つの層の前記表現を修正して、前記少なくとも１つの層上で前記第１又は前記第２の複数のラインのうちの少なくとも１本に隣接して配線される少なくとも１本の信号ラインを含むようにすることを含む請求項１９５に記載の方法。
197. さらに、
     前記少なくとも１つの層の前記表現を修正して、前記少なくとも１つの層の上で前記第１の複数のラインのうちの１本と前記第２の複数のラインのうちの１本との隣接するペアの間でそれぞれ配線される第１の複数の信号ラインを含むようにすることと、
     前記少なくとも１つの層の前記表現を修正して、（ａ）前記第１の複数のライン又は（ｂ）前記第２の複数のラインの隣接するペアの間でそれぞれ配線される第２の複数の信号ラインを含むようにすることとを含む請求項１９５に記載の方法。
198. 前記メッシュは、シールド・メッシュであり、前記少なくとも１つの層の前記表現は、コンピュータ援用設計工程で使用される記憶デバイス内に機械可読形式で格納される請求項１９６に記載の方法。
199. 前記シールド・メッシュは、約５０ミクロン×２５ミクロンの領域内に前記第１と前記第２の複数のラインのうちの少なくとも１０本を配置する密度を持つ請求項１９８に記載の方法。
200. 前記メッシュは、約５０ミクロン×２５ミクロンの領域内に前記第１と前記第２の複数のラインのうちの少なくとも１０本を配置する密度を持つ請求項１９７に記載の方法。
201. 集積回路（ＩＣ）を設計する方法であって、
     前記ＩＣの少なくとも１つの層の表現を作成し、前記少なくとも１つの層は第１の複数のラインのうちの少なくとも２本の隣接するラインと第２の複数のラインのうち少なくとも２本の隣接するラインの繰り返しパターンを持ち、前記第１の複数のラインは第１の基準電圧を供給するように設計されており、前記第２の複数のラインは第２の基準電圧を供給するように設計されていることと、
     前記少なくとも１つの層上で前記第１又は前記第２の複数のラインのうちの少なくとも１本に隣接して配置された少なくとも１本の信号ラインの表現を作成することとを含む方法。
202. 複数の信号ラインはそれぞれ、（ａ）第１の複数のラインのうちの隣接する２本のライン、（ｂ）第２の複数のラインのうちの隣接する２本のライン、又は（ｃ）前記第１の複数のラインのうちの１本と前記第２の複数のラインのうちの１本の隣接するペアのうちの１つの間に配置される請求項２０１に記載の方法。
203. 前記繰り返しパターンは、シールド・メッシュであり、前記少なくとも１つの層の前記表現は、コンピュータ援用設計工程で使用される記憶デバイス内に機械可読形式で格納される請求項２０２に記載の方法。
204. 前記シールド・メッシュは、約５０ミクロン×２５ミクロンの領域内に前記第１と前記第２の複数のラインのうちの少なくとも１０本を配置する密度を持つ請求項２０３に記載の方法。
205. さらに、
     前記第１の基準電圧を伝えるように設計されている、前記第２の複数のラインのうちのラインの隣接ペアの間に配線される、少なくとも１本の追加ラインの表現を作成することを含む請求項２０１に記載の方法。
206. 前記追加ラインは、それ自体とラインの前記隣接ペアとの間にデカップリング・キャパシタを形成する請求項２０５に記載の方法。
207. 前記第１の二重層シールド・メッシュは、前記ＩＣの第１の層と第２の層内にあり、前記第１の単一層シールド・メッシュの少なくとも第１の部分は、前記第１と前記第２の層のうちの１つにあり、前記第１の単一層シールド・メッシュの少なくとも第２の部分は、前記ＩＣの第３の層内にある請求項１０４に記載のＩＣデバイス。

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