KR20110039573A

KR20110039573A - 집적회로 장치 및 집적회로 장치를 설계하기 위한 방법 및 장치

Info

Publication number: KR20110039573A
Application number: KR1020117004893A
Authority: KR
Inventors: 케니스 에스 맥엘바인
Original assignee: 신플리시티, 엘엘씨
Priority date: 2002-07-29
Filing date: 2003-07-24
Publication date: 2011-04-19
Also published as: KR20050048594A; US20040145033A1; KR20100112636A; KR101160857B1; JP5281731B2; KR101100048B1; US7943436B2; AU2003254227A1; KR101278434B1; WO2004012107A2; US20110214100A1; KR20110119712A; KR101100049B1; US20130043569A1; US8286118B2; US8881086B2; JP2005535118A; EP1546946A2; WO2004012107A3; AU2003254227A8

Abstract

본 발명은, 와이어들의 차폐를 갖는 집적회로 (IC) 를 설계하기 위한 방법 및 장치에 관한 것이다. 본 발명의 적어도 하나의 실시형태에서, 적어도 2 개의 기준 전압 (예를 들어, 파워 및 접지) 의 차폐 메시는, IC 칩의 라우팅된 신호 와이어들에서의 용량성 커플링 및 유도성 커플링 모두를 감소시키는데 사용된다. 일부 실시형태에서, 차폐 메시의 타입 (예를 들어, 파워 링으로 둘러쌓인 윈도우를 갖는 차폐 메시, 또는 차폐 와이어들의 더 드문 세트를 갖는 윈도우를 갖는 차폐 메시) 은 국부적으로 혼잡 영역에서 사용 가능한 더 많은 라우팅 영역을 생성하도록 선택된다. 다른 실시형태에서, 차폐 메시는 바이패스 캐패시턴스를 생성 또는 추가하는데 사용된다. 또한, 다른 실시형태들이 개시되어 있다.

Description

집적회로 장치 및 집적회로 장치를 설계하기 위한 방법 및 장치{INTEGRATED CIRCUIT DEVICES AND METHODS AND APPARATUSES FOR DESIGNING INTEGRATED CIRCUIT DEVICES}

본 출원은, 발명자가 케네스 에스 맥엘바인 (Kenneth S. McElvain) 이고 명칭이 "차폐에 의해 집적회로 장치를 설계하는 방법 및 장치 (Method and Apparatus for Designing Integrated Circuit Devices with Shielding)" 으로 2002년 7월 29일에 출원된 미국특허 가출원번호 제60/399,760 호의 출원일에 대한 우선권을 주장하며, 그 우선권과 관련된다.

본 발명은 집적회로의 설계에 관한 것으로, 좀더 자세하게는, 용량성 및 유도성 커플링으로부터의 와이어의 차폐 (shielding) 에 관한 것이다.

집적회로 (IC) 는 셀룰러 전화, 손목시계 카메라, 휴대용 전자수첩 등과 같은 수개의 애플리케이션에서 사용된다. 더 작은 집적회로에 대한 상업적인 마켓 또는 소비자의 요구가 증가함에 따라, IC 사이즈 요건의 트렌드는 소형의 형성 인자 및 저전력 소비를 향하여 진행하고 있다.

VLSI (초고밀도 집적회로) 기술의 스케일 및 그 이상의 스케일에 대한 디지털 회로의 설계의 경우, 종종, 설계자들은 컴퓨터-지원 기술을 이용한다. 복합 디지털 회로의 설계 및 시뮬레이션을 원조하도록 디지털 회로를 설명하기 위하여, 하드웨어 설명 언어 (HDL) 와 같은 표준 언어가 개발되었다. VHDL 및 Verilog 와 같은 수개의 하드웨어 설명 언어가 산업 표준으로서 진화하였다. VHDL 및 Verilog 는 추상 데이터 타입을 이용하여 게이트 레벨, 레지스터 전달 레벨 (RTL) 또는 작동 (behavior) 레벨에서 하드웨어 모델을 정의할 수 있는 범용 하드웨어 설명 언어이다. 장치 기술이 계속 진보함에 따라, 더 신규한 장치 및 설계 스타일과 함께 이용하는데에 HDL 을 적응시키기 위하여 다양한 제품 설계 툴이 개발되었다.

집적회로를 HDL 코드로 설계할 경우, 그 코드는 먼저 기입된 후, HDL 컴파일러에 의해 컴파일된다. HDL 소스 코드는 어떠한 레벨에서 회로 엘리먼트들을 설명하며, 컴파일러는 이러한 컴파일로부터 RTL 넷리스트 (netlist) 를 생성한다. 통상적으로, RTL 넷리스트는, 필드 프로그래머블 게이트 어레이 (FPGA) 또는 주문형 집적회로 (ASIC) 과 같은 특정한 벤더의 집적회로의 기술/구조와는 무관하다는 점에서 기술-독립형 넷리스트이다. RTL 넷리스트는 (작동도와는 반대로) 회로 엘리먼트들의 개략도에 대응한다. 그 후, 매핑 동작이 수행되어, 기술-독립형 RTL 넷리스트로부터 기술-특정 넷리스트로 변환되는데, 여기서, 기술-특정 넷리스트는 벤더의 기술/구조에서 회로를 생성하도록 사용될 수 있다. FPGA 벤더는 상이한 기술/구조를 활용하여 자신의 집적회로 내에 로직 회로를 구현하는 것이 널리 공지되어 있다. 따라서, 기술-독립형 RTL 넷리스트는, 특정 벤더의 기술/구조에 특정한 넷리스트를 생성하도록 매핑된다.

이 프로세스에서 종종 바람직한 일 동작은 특정한 집적회로의 레이아웃을 설계하고, 타이밍 문제를 제어하고, 집적회로의 영역들 사이의 배선을 관리하는 것이다. 이것을 종종 "플로어 설계 (floor planning)" 라고 한다. 통상적인 플로어 설계 동작은 집적회로의 회로 영역을, 종종, "블록" 이라고 지칭되는 영역들로 분할한 후, 블록에 상주하도록 로직을 할당한다. 이들 영역은 직사각형이거나 직사각형이 아닐 수도 있다. 이러한 동작은 다음의 2 가지 효과, 즉, 로직의 위치에 대한 추정 에러가 집적회로의 사이즈로부터 블록의 사이즈로 감소되는 효과 (이것은 타이밍 추정치의 에러를 감소시키는 경향이 있음), 및 매우 커다란 하나의 문제를 일련의 더 간단한 문제로 감소시키기 때문에, 통상적으로, 배치 및 라우팅 (P&R) 이 더 신속하게 구동하는 효과를 가진다.

IC 사이즈가 감소함에 따라, 반도체 제조자는 회로를 과거보다 훨씬 더 작은 레벨에서 설계하게 된다. 이전에, 산업이 VLSI 로부터 울트라 대규모 집적 (ULSI) 으로 이동했을 때, 회로 자체의 상대 용량성 및 유도성 커플링은 중요한 문제로 인식되지 않았다.

그러나, 반도체 업계가, 회로 라인들 간의 간격이 10 내지 6 미크론 보다 작은 서브-미크론 (sub-micron) 레벨 기술 및 그 이상의 기술에 기초하여 회로를 설계 및 구현할 경우, 회로 그 자체 내의 신호 라인의 용량성 및 유도성 커플링은 설계자에게 중요한 문제로 인식되었다. 회로 사이즈가 더 작아지고 신호 라인의 길이가 그 라인의 폭에 비해 더 길어짐에 따라, 신호 라인과 접지 또는 파워 라인 사이의 커플링 및/또는 크로스 토크 (cross talk) 의 문제가 더 분명하게 되고 있다. 또한, 신호 라인과 접지와의 (및/또는 다른 신호 라인과의) 커플링이 강해짐에 따라, 소정 신호에 대한 신호대 잡음비가 비례하여 감소된다. 신호에서 용량성 및 유도성 커플링의 이러한 특정한 문제는, 산업이 회로 장치 사이즈를 감소 (예를 들어, 0.25 미크론 기술로부터 0.18 미크론, 0.15 미크론, 0.13 미크론 및 그 이상으로의 감소) 시키는 방향으로 진보하고 이동함에 따라 훨씬 어렵게 되고 있다.

(예를 들어, 인접 신호 라인들로부터의 용량성 및 유도성 커플링에 의해 야기되는 잡음에 관하여) 신호대 잡음비를 증가시키는 일 방법은 신호 구동 레벨을 강화하는 것이다. 신호 세기를 증가시킴으로써, 그 신호에 대한 신호대 잡음비가 향상된다. 불행히도, 신호 세기를 증가시키기 위하여, 장치 또한 더 높은 전력을 제공받아야 하는데, 이것은 열 문제, 휴대성 문제 및 환경적인 문제때문에 IC 의 전력 소비를 감소시켜야 하는 요건과 모순이 된다. 더 높은 소비 전력 이외에, 신호 세기의 증가는 신호 커플링을 제거하지 못한다. 증대된 세기의 신호는 용량성 및 유도성 커플링을 통해 인접 신호 라인들 내에 증대된 잡음을 야기할 수도 있다.

다른 방법은 신호 라인들 간의 간격을 증가 (일반적으로, 이것은 신호 구동 레벨을 강화하는 방법과 결합됨) 시켜, 커플링을 감소시키고 신호대 잡음비를 향상시킴으로써 신호 라인들의 유효 (R-L-C) 임피던스를 감소시키는 것이다. 일반적으로, 신호 라인들 간의 간격이 3배 증가하면, 커플링 효과는 50% 감소한다. 그러나, 간격의 증가는 회로 조밀성에 대한 요건과 모순된다.

또 다른 방법은, 저항 및 커플링 캐패시턴스를 감소시키기 위하여, 와이어를 단락상태 (short) 로 유지하도록 버퍼/리피터 (buffers/repeaters)를 삽입하는 것이다. 이 방법은 중간 갯수의 신호의 경우에 동작하는데, 여기서, 과도한 갯수의 버퍼/리피터는 불필요하다.

또 다른 방법은 공급전압 (예를 들어, VDD) 또는 접지를 사용함으로써 신호를 차폐하는 것이다. 차폐 라인 (접지) 은 낮은 임피던스를 갖도록 충분히 넓어서, 차폐 라인 자신은 다른 신호 라인으로 잡음을 전달하지 않는다. 도 2 는 차폐 라인과 신호 라인의 평면도를 도시한 것이다. 신호 라인 (예를 들어, 라인 (201) 또는 (205)) 은 차폐 라인 (예를 들어, 라인 (203) 또는 (207)) 과 함께 라우팅되는데, 이 차폐 라인은 공급 전압 또는 접지에 접속되어 인근 신호 라인으로부터의 잡음을 차폐한다. 서브-미크론 기술의 경우, 이들 신호 라인과 차폐 라인의 길이는 폭에 비하여 비교적 길 수 있다. 그 경로가 길 경우, 차폐 와이어는 저항성이 되고, 그 다음 인접체로의 차폐 와이어를 통해 커플링이 발생할 수 있는데, 이것은 신호대 잡음비를 감소시키거나 소정의 기판 상의 회로 내에 크로스 토크를 증가시키기 쉽다.

상술한 방법들은 영역 비용 및 성능 비용을 감소시키지만, IC 내의 와이어의 신호 무결성이 유지됨을 나타내기 위해 과도한 분석이 요구되며, 이것은 종종 문제가 될 수 있다.

여기에는, 적어도 2 개의 상이한 전압의 와이어의 차폐에 의해 집적회로 (IC) 를 설계하는 방법 및 장치가 개시되어 있다.

본 발명의 일 양태에서, 집적회로 (IC) 를 설계하기 위한 예시적인 방법은 IC 의 설계의 표현에서 디커플링 캐패시턴스의 원하는 양을 결정하는 단계, 그 표현의 차폐 메시 (shielding mesh) 의 적어도 하나의 레이어에 신호 라인들을 라우팅 (차폐 메시 내의 보존 공간을 디커플링 라인에 제공하도록 디커플링 캐패시턴스의 원하는 양을 고려하는 라우팅) 하는 단계, 및 차폐 메시에 용량성 디커플링 라인들을 라우팅함으로써 보존 공간을 이용하는 단계를 포함한다.

본 발명의 다른 양태에서, 예시적인 IC 는 제 1 기준 전압 (예를 들어, VSS) 을 제공하도록 설계되는 복수의 제 1 라인, 및 제 2 기준 전압 (예를 들어, VDD) 을 제공하도록 설계되는 복수의 제 2 라인을 갖는 차폐 메시, 및 그 차폐 메시를 통하여 라우팅되는 복수의 신호 라인을 포함하는 IC 내의 적어도 하나의 레이어를 포함하며, 여기서, 각각의 신호 라인은 복수의 제 1 라인과 복수의 제 2 라인 중 적어도 하나에 인접하여 배치되며, 복수의 제 1 라인 중 적어도 하나 및 복수의 제 2 라인 중 적어도 하나는 개재하는 신호 라인 없이 서로 인접하여 그들 사이에 용량성 커플링을 제공한다.

본 발명의 또 다른 양태에서, IC 를 설계하기 위한 예시적인 방법은 IC 의 적어도 하나의 레이어의 표현을 생성하는 단계를 포함하며, 그 적어도 하나의 레이어는 적어도 2 개의 인접한 복수의 제 1 라인 (예를 들어, VSS 와 같은 제 1 기준 전압을 제공하도록 설계됨) 및 적어도 2 개의 인접한 복수의 제 2 라인 (예를 들어, VDD 와 같은 제 2 기준 전압을 제공하도록 설계됨) 을 가지며, 그 방법은 복수의 제 1 라인 또는 복수의 제 2 라인 중 적어도 하나에 인접하여 배치되는 적어도 하나의 신호 라인의 표현을 생성하는 단계를 포함한다. 이 방법은, 제 1 기준 전압을 반송하도록 설계되고 복수의 제 2 라인 중 인접한 라인들의 쌍 사이에서 라우팅되는, 적어도 하나의 추가적인 라인의 표현을 생성하는 단계를 더 포함하며, 여기서, 이 추가적인 라인은 그 자신과 인접한 라인들의 쌍 간의 디커플링 캐패시터를 생성한다.

본 발명의 또 다른 양태에서, 집적회로 (IC) 장치를 설계하기 위한 방법은 제 1 기준 전압에 대한 복수의 제 1 접속 와이어 및 제 2 기준 전압에 대한 복수의 제 2 접속 와이어를 포함하는 기판에서 차폐 메시를 결정하는 단계, 및 기판 내의 복수의 제 1 신호 와이어 중 제 1 부분을 라우팅하여 복수의 제 1 접속 와이어 중 하나와 복수의 제 2 접속 와이어 중 하나 사이에서 복수의 제 1 신호 와이어 각각의 제 1 부분을 인접한 신호 와이어로부터 차폐하는 단계를 포함한다. 복수의 제 1 신호 와이어 중 제 2 부분은 제 1 및 제 2 복수의 접속 와이어에 의해 정의되는 영역에서 서로 인접한다. 이 영역은 윈도우일 수도 있다. 일 실시예에서, 각각이 차폐 메시에 3 개 이상의 와이어를 합류시키는 노드들 사이에서 복수의 제 1 및 제 2 접속 와이어의 세그먼트의 평균 길이가 복수의 제 1 신호 와이어의 평균 길이 보다 실질적으로 더 작도록 차폐 메시의 와이어들이 상호접속된다. 일 실시예에서, 복수의 제 1 접속 와이어 및 복수의 제 2 접속 와이어는 기판의 2 개의 레이어에 존재하며, 복수의 제 1 비아는 복수의 제 1 와이어를 접속하고, 복수의 제 2 비아는 복수의 제 2 와이어를 접속하고, 복수의 제 1 및 제 2 비아는 복수의 제 1 및 제 2 접속 와이어를 복수의 제 1 신호 와이어의 평균 길이 보다 실질적으로 더 짧은 세그먼트로 분할한다. 일 실시예에서, 제 1 기준 전압은 파워이며, 제 2 기준 전압은 접지이며, 차폐 메시는 파워를 배분하고 용량성 및 유도성 커플링으로부터 신호 라인들을 차폐하기 위해 사용된다.

본 발명의 일 실시형태에서, 차폐 메시는 IC 의 평면도에서의 복수의 제 1 및 제 2 접속 와이어의 서브세트에 의해 정의되는 윈도우를 포함하며, 복수의 제 3 신호 와이어는 차폐없이 윈도우 내에서 라우팅된다. 복수의 제 3 신호 와이어 각각은 중간에 차폐없이 복수의 제 3 신호 와이어 중 적어도 하나에 인접한다. 일 실시예에서는, 각각의 와이어의 서브세트가 복수의 제 3 신호 와이어 보다 실질적으로 더 넓어서, 와이어의 서브세트는 차폐 메시 내의 윈도우에 의해 야기되는 차폐 메시 내의 임피던스를 감소시키는 파워 링을 형성한다. 윈도우는 라우팅 자원의 요구를 나타내는 혼잡 (congestion) 분석의 결과로서 생성될 수도 있다.

본 발명의 일 실시형태에서, 복수의 제 2 신호 와이어는 기판에서 라우팅되어, 복수의 제 1 접속 와이어 중 2 개의 접속 와이어 사이에서 복수의 제 2 신호 와이어 각각을 인접 신호 와이어로부터 차폐시킨다. 만약 차폐없이 라우팅되면, 복수의 제 2 신호 와이어는 복수의 제 1 신호 와이어 보다 신호 무결성 문제에 덜 좌우되며, 임계 신호 라인은 상이한 전압의 차폐 와이어들 사이에서 라우팅된다. 일 실시예에서, 차폐 메시는 동일한 전압의 병렬 차폐 와이어들 사이에서 신호 라인들을 라우팅하는 트랙을 가지며, 만약 신호 라인용으로 사용되지 않으면, 이들 트랙은, 차폐 와이어들의 전류 반송 용량을 증가시키기 위하여 차폐 와이어를 넓히는데 사용될 수 있다. 일 실시예에서, 복수의 제 1 접속 와이어 중 적어도 2 개의 인접한 접속 와이어는 하나의 더 넓은 와이어로 결합되며, 다른 실시예에서, 복수의 제 1 접속 와이어 중 2 개의 접속 와이어 사이의 영역은 하나의 더 넓은 와이어를 생성하도록 충진된다. 따라서, 몇몇 차폐 와이어는 다른 차폐 와이어 보다 더 넓다. 예를 들어, 하나의 차폐 와이어는, 복수의 제 1 및 제 2 접속 와이어 중 하나와 복수의 제 1 신호 와이어 중 하나의 결합된 폭 보다 더 넓다. 다른 방법으로, 종래의 와이어를 넓히는 대신, 추가적인 기준 전압 라인이 추가될 수도 있다. 이 추가적인 기준 전압 라인은 주위 와이어와 동일하거나 상이한 전압일 수도 있다.

일 실시예에서, 복수의 제 3 신호 와이어는 복수의 제 1 및 제 2 접속 와이어 중 첫번째 2 개의 와이어 사이의 기판의 제 1 레이어에서 라우팅되며, 첫번째 2 개의 와이어는 복수의 제 3 신호 와이어 보다 실질적으로 더 넓으며, 복수의 제 3 신호 와이어는 실질적으로 서로 평행하며, 복수의 제 3 신호 와이어 각각은 중간에 차폐없이 복수의 제 3 신호 와이어 중 적어도 하나에 인접한다. 따라서, 첫번째 2 개의 와이어는, 적어도 어떤 신호 라인들이 제 1 레이어에서 차폐되지 않는 차폐 메시에서의 제 1 윈도우를 정의한다. 또한, 복수의 제 4 신호 와이어는 복수의 제 2 및 제 2 접속 와이어 중 두번째 2 개의 와이어를 갖는 기판의 제 2 레이어에서 라우팅되며, 두번째 2 개의 와이어는 복수의 제 4 신호 와이어 보다 실질적으로 더 넓으며, 복수의 제 4 신호 와이어는 실질적으로 서로 평행하며, 복수의 제 4 신호 와이어 각각은 중간에 차폐없이 복수의 제 4 신호 와이어 중 적어도 하나에 인접한다. 따라서, 두번째 2 개의 와이어는, 적어도 어떤 신호 라인들이 제 2 레이어에서 차폐되지 않는 제 2 윈도우를 정의한다. 일 실시예에서, 제 1 윈도우와 제 2 윈도우는 IC 평면도에서 실질적으로 서로 일치한다. 다른 실시예에서는, 레이어들 중 하나에 미차폐된 신호에 대한 오직 하나의 윈도우가 존재한다. 일 실시예에서는, 차폐 메시에 의해 차폐되지 않을 수 있는 신호 라인의 허용가능한 미차폐 길이가 결정되며, 그 신호 라인은 그 허용가능한 미차폐 길이 보다 더 짧은 차폐 메시에 의해 차폐되지 않는 신호 라인의 일부와 함께 라우팅된다.

본 발명의 일 실시형태에서, 차폐 메시의 복수의 제 1 및 제 2 접속 와이어는, IC 의 평면도에서 IP 블록 (후술됨) 에 의해 정의되는 영역 내에서 라우팅된다. 복수의 제 1 신호 와이어의 일부는 IP 블록의 일부이며, 복수의 제 1 신호 와이어의 일부는 IP 블록의 일부가 아니다. 일 실시예에서, IP 블록의 일부가 아닌 복수의 제 1 신호 와이어의 적어도 하나는 IC 평면도에서 IP 블록에 의해 정의되는 영역 내에 있다. 일 실시예에서, IP 블록의 일부인 복수의 제 1 신호 와이어의 적어도 하나는 차폐 메시에서 재-라우팅된다.

본 발명은, 이들 방법을 수행하는 데이터 프로세싱 시스템 및 그 데이터 프로세싱 시스템 상에서 실행시에 그 시스템으로 하여금 이들 방법을 수행하도록 하는 컴퓨터 판독가능 매체를 포함하여, 이들 방법을 수행하는 장치들을 포함한다. 또한, 본 발명은 이들 방법에 따라 설계되거나 여기에서 설명되는 특성을 갖는 IC 장치를 포함한다.

본 발명의 다른 특징은 다음의 상세한 설명 및 첨부 도면으로부터 명백히 알 수 있다.

본 발명은 예로써 설명되는 것이지 첨부 도면의 도형에 제한되지 않으며, 첨부도면에서 동일한 도면부호는 동일한 대상을 나타낸다.
도 1 은 본 발명과 함께 사용될 수도 있는 데이터 프로세싱 시스템의 예시적인 블록도를 도시한 것이다.
도 2 는 차폐 라인 및 신호 라인의 평면도를 도시한 것이다.
도 3 은 본 발명의 일 실시형태에 따른 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 평면도를 도시한 것이다.
도 4 는 본 발명의 일 실시형태에 따른 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 사시도를 도시한 것이다 (2-레이어 차폐 메시 사이의 절연층은 도시되지 않음).
도 5 는 본 발명의 일 실시형태에 따른 멀티-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 수직 단면도를 도시한 것이다.
도 6 내지 10 은 본 발명의 실시형태들에 따른 레이어 내의 신호 라인들을 차폐하는 차폐 메시의 예를 도시한 것이다.
도 11 내지 13 은 본 발명의 실시형태들에 따른 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 상세한 예를 도시한 것이다.
도 14 는 본 발명의 일 실시형태에 따른 파워 그리드와 접속되는 2-레이어 차폐 메시의 상세한 예를 도시한 것이다.
도 15 는 본 발명의 일 실시형태에 따른 미차폐 신호 라인들에 대한 윈도우를 갖는 2-레이어 차폐 메시의 사시도를 도시한 것이다.
도 16 내지 18 은 본 발명의 실시형태들에 따른 미차폐 신호 라인들에 대한 윈도우를 갖는 2-레이어 차폐 메시의 상세한 예를 평면도로 도시한 것이다.
도 19 는 IP 블록의 존재 시에 차폐 메시없이 라우팅되는 신호 라인들의 예를 도시한 것이다.
도 20 및 21 은 본 발명의 실시형태들에 따른 차폐 메시 내의 IP 블록용 영역을 통해 라우팅되는 신호 라인들의 예를 도시한 것이다.
도 22 는 본 발명의 일 실시형태에 따른 집적회로를 설계하는 흐름도를 도시한 것이다.
도 23 은 본 발명의 일 실시형태에 따른 집적회로에 대한 신호 라인들을 라우팅하는 방법을 도시한 것이다.
도 24 는 본 발명의 일 실시형태에 따른 차폐 메시 내의 신호 라인들을 라우팅하는 방법을 도시한 것이다.
도 25 는 본 발명의 일 실시형태에 따른 미차폐 라인들에 대한 윈도우를 갖는 차폐 메시 내의 신호 라인들을 라우팅하는 방법을 도시한 것이다.
도 26 은 본 발명의 일 실시형태에 따른 차폐 메시의 윈도우 내의 미차폐 신호 라인 또는 부분적으로 미차폐된 신호 라인을 라우팅하는 방법을 도시한 것이다.
도 27 은 본 발명의 일 실시형태에 따른 차폐 메시 내 회로의 소정 블록의 영역을 통하여 신호 라인들을 라우팅하는 방법을 도시한 것이다.
도 28a 는 본 발명의 또 다른 예시적인 실시형태의 차폐 메시의 평면도를 도시한 것이다.
도 28b 는, 신호 라인이 메시에서 라우팅되고 디코딩 캐패시턴스에 대하여 추가적인 전압 기준라인이 그 메시에서 라우팅된 후에 도 28a 의 차폐 메시의 평면도를 도시한 것이다.
도 29a 는 또 다른 차폐 메시의 평면도를 도시한 것이다.
도 29b 는, 신호 라인들이 메시에서 라우팅되고 디코딩 캐패시턴스에 대하여 추가적인 전압 기준라인들이 그 메시에서 라우팅된 후에 도 29a 의 차폐 메시의 평면도를 도시한 것이다.
도 30 은 도 12 의 차폐 메시와 유사한 2-레이어 차폐 메시의 평면도를 도시한 것이다 (개재하는 절연층은 도시되지 않음).
도 31 은 IC 를 설계하는 예시적인 일 방법을 도시한 흐름도이다.
도 32 는 2 개의 다른 레이어 (예를 들어, "금속2" 와 "금속3" 과 같이 2 개의 다른 금속 레이어) 에 대한 차폐 메시의 2 개의 레이어의 평면도를 도시한 것이다.
도 33 은 차폐 메시의 일부에서 2 개의 레이어 및 다른 부분에서 하나의 레이어를 갖는 차폐 메시의 또 다른 실시형태의 평면도를 도시한 것이다.
도 34a 및 34b 는 또 다른 실시형태에 따라 IC 를 설계하는 프로세스에서 변경되는 차폐 메시의 평면도를 도시한 것이다.
도 35 는 본 발명의 또 다른 양태에 따른 IC 를 설계하는 예시적인 방법을 도시한 흐름도이다.

다음의 설명 및 도면은 본 발명을 예시하는 것이지 본 발명을 제한하는 것으로 해석해서는 안된다. 본 발명의 완전한 이해를 제공하기 위하여 다수의 특정한 세부사항들이 설명된다. 그러나, 특정한 예에서는, 본 발명의 설명을 불명료하게 하는 것을 방지하기 위하여, 널리 공지되거나 종래의 세부사항은 설명하지 않는다.

본 발명의 다수의 방법들은 종래의 범용 컴퓨터 시스템과 같은 디지털 프로세싱 시스템과 함께 수행될 수도 있다. 오직 하나의 기능을 수행하도록 설계되거나 프로그래밍된 특수 목적 컴퓨터가 사용될 수도 있다.

도 1 은 본 발명과 함께 사용될 수도 있는 통상의 컴퓨터 시스템의 일 예를 도시한 것이다. 도 1 은 컴퓨터 시스템의 다양한 컴포넌트를 도시하고 있지만, 그러한 세부사항이 본 발명과 관련이 없는 컴포넌트들의 배선 방법 또는 임의의 특정한 구조를 나타내려는 것은 아니다. 또한, 더 적은 컴포넌트 또는 더 많은 컴포넌트를 갖는 다른 데이터 프로세싱 시스템 및 네트워크 컴퓨터가 본 발명과 함께 사용될 수도 있음을 알 수 있다. 도 1 의 컴퓨터 시스템은, 예를 들어, 윈도우즈 또는 유닉스 운영 시스템을 구동시키는 컴퓨터 시스템 또는 애플 매킨토시 컴퓨터일 수도 있다.

도 1 에 도시된 바와 같이, 데이터 프로세싱 시스템의 형태인 컴퓨터 시스템 (101) 은, 마이크로프로세서 (103) 및 ROM (107) 및 휘발성 RAM (105) 및 비-휘발성 메모리 (106) 에 커플링되는 버스 (102) 를 포함한다. 모토롤라 또는 IBM 으로부터의 G3 또는 G4 마이크로프로세서일 수도 있는 마이크로프로세서 (103) 은 도 1 의 예에서 도시된 바와 같은 캐시 메모리 (cache memory; 104) 에 커플링된다. 버스 (102) 는 이들 다양한 컴포넌트들을 함께 상호접속하며, 또한, 이들 컴포넌트 (103, 105, 106, 및 107) 를 디스플레이 제어기 및 디스플레이 장치 (108) 과 상호 접속시키고, 마우스, 키보드, 모뎀, 네트워크 인터페이스, 프린터, 스캐너, 비디오 카메라 및 당업계에 널리 공지되어 있는 다른 장치들일 수도 있는 입력/출력 (I/O) 장치와 같은 주변 장치와 상호 접속시킨다. 통상적으로, 입력/출력 장치 (110) 은 입력/출력 제어기 (109) 를 통하여 시스템에 커플링된다. 통상적으로, 휘발성 RAM (105) 은, 데이터를 메모리 내에 리프레시 (refresh) 또는 유지시키기 위하여 계속적으로 파워를 요구하는 동적 RAM (DRAM) 으로서 구현된다. 통상적으로, 비-휘발성 메모리 (106) 는 자성 하드 드라이브 또는 자성 광학 드라이브 또는 광학 드라이브 또는 DVD RAM 또는 파워가 시스템으로부터 제거된 후에도 데이터를 유지하는 다른 타입의 메모리 시스템이다. 통상적으로, 비-휘발성 메모리는, 필수적인 것은 아니지만 랜덤 액세스 메모리 (RAM) 이다. 도 1 에는 비-휘발성 메모리가 데이터 프로세싱 시스템의 나머지 컴포넌트들에 직접 커플링되는 로컬 장치로 도시되어 있지만, 본 발명은 모뎀 또는 이더넷 인터페이스와 같은 네트워크 인터페이스를 통하여 데이터 프로세싱 시스템에 커플링되는 네트워크 저장 장치와 같이, 시스템으로부터 멀리 떨어져 있는 비-휘발성 메모리를 이용할 수도 있다. 버스 (102) 는, 당업계에 널리 공지되어 있는 다양한 브릿지, 제어기 및/또는 어댑터를 통하여 서로 접속되는 하나 이상의 버스를 포함할 수도 있다. 일 실시형태에서, I/O 제어기 (109) 는, USB 주변장치를 제어하기 위한 USB (유니버셜 시리얼 버스) 어댑터, 및/또는 IEEE-1394 주변장치를 제어하기 위한 IEEE-1394 버스 어댑터를 포함한다.

본 발명의 양태들은 적어도 일부는 소프트웨어로 구현될 수도 있음을 이 설명으로부터 알 수 있다. 즉, 그 기술들은 ROM (107), 휘발성 RAM (105), 비-휘발성 메모리 (106), 캐시 (104) 또는 원격 저장 장치와 같은 메모리에 포함되는 명령 시퀀스를 실행하는 마이크로프로세서와 같은 프로세서에 응답하여 컴퓨터 시스템 또는 다른 데이터 프로세싱 시스템에서 수행될 수도 있다. 다양한 실시형태에서, 하드와이어드 (hardwired) 회로는 본 발명을 구현하기 위하여 소프트웨어 명령과 결합하여 사용될 수도 있다. 따라서, 그 기술들은 하드웨어 회로와 소프트웨어의 임의의 특정 조합에 제한되지 않으며, 또한, 데이터 프로세싱 시스템에 의해 실행되는 명령들에 대한 임의의 특정 소스에 제한되지도 않는다. 또한, 이 설명 전반에서, 다양한 기능 및 동작은, 설명을 간략화시키기 위하여 소프트웨어 코드에 의해 야기되거나 수행되는 것으로서 설명된다. 그러나, 그러한 표현에 의해 의미하는 것은 그 기능들이 마이크로프로세서 (103) 과 같은 프로세서에 의해 코드의 실행으로부터 기인되는 것임을 당업자는 알 수 있다.

데이터 프로세싱 시스템에 의해 실행 시, 그 시스템으로 하여금 본 발명의 다양한 방법들을 수행하도록 하는 소프트웨어 및 데이터를 저장하기 위하여 머신 판독가능 매체가 사용될 수 있다. 이러한 실행가능 소프트웨어 및 데이터는, 예를 들어, 도 1 에 도시되어 있는 바와 같이, ROM (107), 휘발성 RAM (105), 비-휘발성 메모리 (106) 및/또는 캐시 (104) 를 포함하여 다양한 장소에 저장될 수도 있다. 이러한 소프트웨어 및/또는 데이터의 일부는 이러한 저장 장치들 중 임의의 하나에 저장될 수도 있다.

따라서, 머신 판독가능 매체는 정보를 머신 (예를 들어, 컴퓨터, 네트워크 장치, 개인 휴대정보 단말기 (PDA), 제조 툴, 하나 이상의 프로세서의 세트를 갖는 임의의 장치 등) 에 의해 액세스 가능한 형태로 제공 (즉, 저장 및/또는 송신) 하는 임의의 메카니즘을 포함한다. 예를 들어, 머신 판독가능 매체는 기록가능/비-기록가능 매체 (예를 들어, ROM, RAM, 자성 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 장치 등), 및 전파되는 신호의 전기 형태, 광학 형태, 음향 형태 또는 다른 형태 (예를 들어, 반송파, 적외선 신호, 디지털 신호 등) 등을 포함한다.

본 발명의 적어도 하나의 실시형태에서, 적어도 2 개의 기준 전압 (예를 들어, 파워 및 접지) 의 차폐 메시는 IC 칩 내의 신호 와이어들의 용량성 커플링 및 유도성 커플링 모두를 감소시키는데 사용된다. 본 발명의 일 실시형태에 의하면, 기판 내에 배치되는 복수의 신호 라인을 갖는 회로 장치는 기판 회로의 회로에 파워를 제공하고, 그 회로 장치 내의 근접한 신호 라인들 간의 크로스 토크의 영향을 감소시키기 위하여 신호 라인들을 서로 차폐하도록 접속되는 와이어들의 차폐 메시를 가진다.

이러한 애플리케이션에서, 와이어 또는 라인의 폭은 그 와이어에 대한 레이어에 평행한 와이어의 더 짧은 디멘젼을 지칭하며, 와이어의 두께는 그 레이어에 수직인 방향으로의 와이어의 디멘젼을 지칭한다.

도 3 은 본 발명의 일 실시형태에 따른 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 평면도를 도시한 것이며, 도 4 는 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 사시도를 도시한 것이다. 이 실시형태에 의하면, 신호 라인은 기준 전압 (GND (접지) 및 VCC (파워)) 에 접속되는 차폐 메시에 의한 양 사이드에서 차폐된다. 라인 (311 내지 315) 는 IC 의 일 레이어 상에 있으며, 라인 (321 내지 325) 는 IC 의 다른 레이어 상에 있다. 비아 (301) 에 의해 접속되는 라인 (311 및 321) 은 전압 GND 에서 차폐를 제공하며, 비아 (303) 에 의해 접속되는 라인 (315 및 325) 은 전압 VCC 에서 차폐를 제공한다. 신호 라인 (313) 은 상이한 전압의 라인 (311 및 315) 에 의해 양 사이드에서 차폐되며, 신호 라인 (323) 은 라인 (321 및 325) 에 의해 양 사이드에서 차폐된다. 2 개의 레이어에서의 라인들은 어떠한 각도 (예를 들어, 90도, 45도, 또는 예각 또는 90도 이외의 각도) 에서 구동하고 있어서, 일 레이어에서의 일 차폐 라인은 비아를 통하여 다른 레이어에서의 수개의 차폐 라인에 접속될 수 있다. 예를 들어, 비아 (301 및 303) 는 라인 (321, 311) 과 라인 (315 및 325) 를 접속하여 2 개의 혼합 메시를 형성하는데, 각각의 혼합 메시는 비아를 통하여 상호 접속되고 하나 이상의 기준 전압 (예를 들어, GND 또는 VCC) 에 의해 전압이 가해지는 와이어들의 메시이다.

본 발명의 일 실시형태에 의하면, 차폐 메시는 파워 및 접지를 회로에 공급하는데 사용되는 파워 그리드에 부가하여 IC 상에 포함된다. 다른 실시형태에 의하면, 예를 들어, 0.25 미크론 기술에서, VDD 라인과 VSS 라인의 상대적인 세그먼트 길이는 0.94 미크론 정도로 감소될 수도 있다. 차폐 라인의 세그먼트 길이의 감소는 잡음의 소스인 커플링 효과 및 유효 RC 성분을 감소시킨다.

차폐 라인들이 (예를 들어, 비아 (311 및 303) 에서의 커넥션을 인해) 비교적 짧은 세그먼트라는 사실과 커플링되는 차폐 라인들의 근접성으로 인해, 신호 라인들의 신호 커플링은 물론 유효 RC 임피던스가 감소된다. 본 발명의 일 실시형태에서는, 신호 라인의 폭이 차폐 라인의 폭과 동일하며, 본 발명의 다른 실시형태에서는, 어떤 차폐 라인의 폭이 통상의 신호 라인의 폭과는 상이하다. 차폐 메시 내의 라인들의 밀도는 IC 및 그 IC 에 대한 메시의 애플리케이션 및 목적에 의존한다. 어떤 경우, 기준 전압 라인 (예를 들어, VSS 및 VDD) 은 1 미크론 보다 더 작은 거리 내에 적어도 2 개의 기준 전압 라인과 같이 밀집될 수도 있는데, 다시 말해, 2 개의 인접 기준 전압 라인의 떨어진 거리는 1 미크론 보다 더 작을 수도 있으며, 일 영역에서의 밀도는 10미크론×10미크론 영역에서 10 개의 라인 보다 더 높을 수도 있다. 이 경우 (디커플링 캐패시턴스용 메시에 추가되는 임의의 추가적인 기준 전압 라인과 기준 전압 라인 사이에서 라우팅되는 신호 라인을 포함함), 메시 내의 모든 라인의 밀도는 10미크론×10미크론 영역에서 10 개의 라인 보다 훨씬 더 높다. 또한, 이들 라인의 폭은 라인의 애플리케이션 및 목적 그리고 IC 에 의존한다. 신호 라인들은 현재 가용 기술이 허용하는 것 (예를 들어, 0.5 미크론 이하) 만큼 작은 폭을 가질 수도 있고, 기준 전압 라인의 폭도 그 만큼 작을 수도 있다.

본 발명의 일 실시형태에서, 단일 레이어 차폐 메시는 복수의 신호 라인을 서로 차폐하기 위하여 상이한 기준 전압의 복수의 차폐 와이어를 가진다.

도 5 는 본 발명의 일 실시형태에 따른 멀티-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 수직 단면도를 도시한 것이다. 레이어 (371, 373, 및 375) 는, 라인 (381, 383, 363 및 365) 가 각각 위치하는 레이어들을 분리한다. 각 레이어 내에서는, 오직 하나의 신호 라인이 2 개의 기준 전압 라인 사이에서 라우팅된다. 예를 들어, 신호 라인 (361) 은, 기준 전압들 (VSS 및 VDD) 에 대하여 각각 기준 전압 라인들 (363 및 367) 에 의해 레이어 상에서 차폐된다. 또한, 기준 전압 라인들은 그 레이어들에 걸친 단일 라인을 차폐할 수도 있다. 예를 들어, 기준 전압 라인들 (369 및 365) 은 신호 라인 (361) 에 대하여 인터-레이어 차폐를 제공할 수도 있다. 일 레이어 상의 단일 라인이 다른 레이어에서의 기준 전압의 하나 이상의 라인에 의해 차폐되도록, 단면 절취도에서 레이어 (371, 373 및 375) 상의 라인들은 각각 VSS, 신호 및 VDD (또는, 신호/VDD/신호, VSS/신호/VDD 및 신호/VSS/신호) 용일 수 있다. 본 발명의 일 실시형태에서, 상이한 레이어에서의 신호 라인들과 기준 전압 라인들은 모두 정렬되어 (예를 들어, 레이어 (371) 과 레이어 (375) 사이에서) 그리드 구조를 형성하는데, 여기서, 제 1 레이어에서의 라인들은 그 레이어 내에서 평행하며 일 방향으로 (예를 들어, 좌측으로부터 우측으로) 연장되며, 또 다른 레이어에서의 라인들은 그 또 다른 레이어 내에서 평행하지만 제 1 레이어에 대하여 수직으로 배열하며, 본 발명의 다른 실시형태에서는, 상이한 레이어에 대한 신호 라인들 및 기준 전압 라인들이 그리드 구조 (예를 들어, 레이어 (371) 상위의 레이어 및 그 하위의 레이어) 와 모두 정렬되지는 않는다. 라인 (381) 과 라인 (383) 의 단면에 의해 도시된 바와 같이, 일 실시형태에서는, 차폐 라인들이 동일한 폭이지만, 다른 실시형태에서는, 차폐 라인들이 상이한 폭일 수 있다. 비아 (예를 들어, 비아 (377, 379)) 는 상이한 레이어 상의 와이어들을 배선시키는데 사용되는데, 특히, 기준 전압의 와이어는 차폐 와이어의 세그먼트 사이즈를 감소시킨다. 본 발명의 일 실시형태에서, 상이한 전압 (예를 들어, VSS 및 VDD) 의 차폐 라인은 그 차폐 메시 내의 교번 위치 상에 존재하여, 각각의 신호 라인은, 상이한 기준 전압이고 일 레이어 내에 또는 수개의 레이어들을 걸친 신호 라인에 평행한 2 개의 가장 가까운 인접 라인들 사이에서 차폐된다.

본 발명의 일 실시형태에서, 가변 사이즈의 비아들은 그리드 사이즈의 의존성 없이 가능하면 근접하여 이용된다. 근접한 비아들을 이용하기 때문에, 차폐 메시 내의 차폐된 각 신호의 상대적인 세그먼트 길이는 감소된다.

본 발명의 다른 실시형태에 의하면, 차폐 메시는 집적회로를 메인 파워 그리드에 접속시키는 경로를 제공하도록 이용된다. 예를 들어, 라인 (383) 은 비아 (379 및 377) 를 통하여 라인 (381) 으로 접속되며, 차례로, 라인 (381) 은 메인 파워 그리드에 접속된다.

본 발명의 일 실시형태에서, 차폐 메시의 타입은 국부적으로 혼잡된 영역에서 사용가능한 영역을 더 라우팅하게 하거나 낮은 전압 강하로 전류를 전달하는 차폐 메시의 능력을 증가하도록 선택된다.

도 6 내지 10 은 본 발명의 실시형태들에 따른 레이어 내의 신호 라인들을 차폐하는 차폐 메시의 예를 도시한 것이다. 기준 전압 라인들 (예를 들어, 라인 (401, 405, 411, 415) 은 동일한 전압을 가질 수도 있고 상이한 전압을 가질 수도 있다.

도 6 에서, 각각의 신호 라인 (예를 들어, 라인 (403)) 은 2 개의 인접 병렬 기준 전압 라인 (예를 들어, 라인 (401) 및 라인 (405)) 에 의해 차폐된다. 본 발명의 일 실시형태에서, 각각의 신호 라인에 대한 2 개의 인접 병렬 기준 전압 라인은, 신호 라인들이 ..., VCC, 신호, GND, 신호, VCC, ... 의 시퀀스가 되도록 상이한 전압 (예를 들어, VCC 및 GND) 이며, 본 발명의 다른 실시형태에서는, 어떤 신호 라인들에 대한 인접 병렬 기준 전압 라인들의 쌍이 동일한 전압 (예를 들어, ..., VCC, 신호, VCC, ..., GND, 신호, GND, ... 의 시퀀스) 이다. 라인들의 패턴 또는 시퀀스는 영역에서의 혼잡 레벨, 파워 배급 요건, 신호 라인들의 잡음 레벨, 및 기타 파라미터에 따라 선택될 수 있다.

도 7 은, 신호 라인들 중 일부가 오직 일 사이드로부터 차폐되는 상황을 도시한 것이다. 비록 신호 라인 (413) 이 기준 전압 라인 (411 및 415) 에 의해 양 사이드로부터 차폐되지만, 라인 (419) 은 오직 우측에서만 차폐되며, 라인 (417) 은 오직 좌측에서만 차폐된다. 예를 들어, VCC, 신호, GND, 신호, 신호, VCC, 신호, 신호, GND 의 시퀀스가 도 7 의 예를 위해 사용될 수 있으며, 또는, VCC, 신호, VCC, 신호, 신호, GND, 신호, 신호, GND 가 도 7 의 예를 위해 사용될 수도 있다. 이러한 차폐 메시는 상대적으로 혼잡 영역에 대하여 사용될 수 있는데, 여기서, 그 영역의 대부분은 신호 와이어의 라우팅용으로 사용된다. 신호 무결성 문제에 좌우되지 않는 신호 라인들은 2 개의 차폐 라인 내에서 서로 근접하게 라우팅될 수 있다.

도 8 은, 신호의 일부가 오직 일 사이드로부터 차폐되고 신호 라인의 일부는 차폐되지 않는 상황을 도시한 것이다. 비록 신호 라인 (423 및 427) 은 기준 전압 라인 (421 및 429) 에 의해 일 사이드에서 각각 차폐되지만, 신호 라인 (425) 은 차폐되지 않는다. 이러한 차폐 메시는 혼잡 영역이 더 많은 영역을 신호 와이어의 라우팅을 위해 제공하는데 사용될 수 있다. 예를 들어, (425) 의 위치에서 기준 전압 라인은, 신호 라인 (423) 과 신호 라인 (427) 사이에서 라우팅될 경우에 신호 무결성 문제를 야기하지 않는 신호로 대체된다. 위치 (425) 와 같은 위치에서 하나의 기준 전압 라인과 신호 라인과의 이러한 대체는 IC 를 설계하는 컴퓨터 지원 프로세스의 일부로서 IC 상의 컴포넌트들을 자동화 배치 및/또는 라우팅 동안에 수행될 수도 있으며, 컴퓨터 지원 라우팅 프로세스에서의 혼잡 검출의 결과로서 수행될 수도 있다. 일 시나리오에서, 신호 라인 (425) 은 신호 라인 (423) 과 신호 라인 (427) 사이에서 구동하는 짧은 세그먼트만을 가지기 때문에, 신호 라인 (423 및 427) 의 (길이 방향의) 대부분은 여전히 인접 기준 전압 라인들 사이에서 양 사이드로부터 차폐된다. 다른 시나리오에서, 라인 (423) 과 라인 (425) 간의 커플링 및 라인 (425) 과 라인 (427) 간의 커플링이 신호 무결성 문제를 야기하지 않도록 신호 라인 (423 내지 427) 의 타이밍이 존재할 경우, 라인 (423) 과 라인 (427) 간의 커플링을 감소시키도록 신호 라인 (425) 가 차폐 라인으로서 사용된다. 이러한 타이밍 시나리오의 예는, 라인들 (423 및 427) 이 클럭 사이클의 거의 동일한 시간에 상태를 스위칭하고 라인 (425) 은 그 사이클의 상이한 시간에 그 상태를 스위칭하는 것이다.

도 9 는, 3 개 이상의 기준 전압 라인이 2 개의 신호 라인들을 분리하는데 사용되는 상황을 도시한 것이다. 예를 들어, 기준 전압 라인 (435 및 437) 은 신호 라인 (433 및 439) 을 분리한다. 기준 라인들의 임피던스를 줄이거나 전압 기준 라인의 패턴 또는 라인 시퀀스를 변경하기 위하여 여분의 전압 라인들이 사용될 수도 있다. 이러한 차폐 메시는, 더 많은 영역이 배분 파워용으로 사용될 수 있는 비-혼잡 영역에서 사용될 수 있다. 일 시나리오에서는, 신호 라인, 특히, 인근 신호 라인들과 강하게 커플링하지 않는 짧은 신호 라인들을 라우팅하기 위하여, 일부의 기준 전압 라인들의 세그먼트가 다시 접속된다.

도 10 은 기준 전압 라인들이 상이한 사이즈를 갖는 상황을 도시한 것이다. 예를 들어, 더 넓은 라인 (441 및 445) 은, 강한 잡음 소스일 수도 있는 라인 (443) 을 차폐하는데 사용되며, 더 좁은 기준 전압 라인 (449) 은 라인 (447) 을 차폐하는데 사용된다. 라인 (441 및 445) 은, 신호 라인들을 라우팅하는데 사용되지 않는 하나 이상의 인접 트랙 (라인들 사이) 을 결합시킴으로써 생성될 수도 있다.

도 6 내지 10 에 도시된 바와 같은 차폐 메시는, 도 5 에 도시된 바와 같은 멀티-레이어 차폐 메시를 형성하도록 상이한 레이어에서의 비아를 통하여 배선될 수 있다.

본 발명의 일 실시예에서, 일 레이어 내의 차폐 메시는 2 개 이상의 신호 라인을 완전히 차폐하기 위하여 적어도 3 개의 병렬 차폐 와이어를 포함하며, 그 신호 라인 각각은 2 개의 차폐 와이어 사이에 배치 (예를 들어, 라우팅) 되며 임의의 인근 신호 라인으로부터 차폐된다. 본 발명의 다른 실시예에서, 일 레이어 내의 차폐 메시는 5 개 (또는 7 개) 보다 많은 병렬 차폐 와이어를 포함한다. 차폐 메시 내의 차폐 와이어는 하나 이상의 기준 전압 (예를 들어, IC 내에 파워를 배분하는데 사용되는 GND 및 VCC) 에 의해 전압이 가해진다. 본 발명의 일 실시형태에서는, 각각이 차폐 메시 내의 3 개 이상의 와이어를 합류시키는 노드들 사이에서 차폐 와이어들의 세그먼트의 평균 길이가 너무 길지 않도록 (예를 들어, 메시 내의 신호 라인들 사이의 평균 간격의 10 내지 15 배 미만), 2 개 이상의 레이어 내의 차폐 메시들이 배선된다. 본 발명의 일 실시형태에서, 각각이 3 개 이상의 와이어를 합류시키는 노드들 사이에서 차폐 와이어들의 세그먼트의 평균 길이는 메시 내의 신호 라인들 사이의 평균 간격의 3 배 미만이다. 본 발명의 일 실시형태에서, 각각이 3 개 이상의 와이어를 합류시키는 노드들 사이에서 차폐 와이어들의 세그먼트의 평균 길이는 메시 내의 신호 라인들 사이의 평균 길이 보다 실질적으로 더 작다.

도 11 내지 13 은 본 발명의 실시형태들에 따른 2-레이어 차폐 메시에 의해 차폐되는 신호 라인들의 상세한 예를 도시한 것이다.

도 11 은 2 개의 인접 기판 레이어 상의 차폐 메시의 평면도이다. 이들 인접 기판 레이어들을 분리하는 절연층은 도시되어 있지 않다. 신호 라인들의 세그먼트 (예를 들어, 501 내지 506 (S1 내지 S6)) 는 기준 전압 라인들의 세그먼트 (예를 들어, 511, 513, 515, 517 등) 사이에서 서로 차폐되어 있다. 비아 (521, 522 및 523) 는 상위 레이어에서의 GND 라인 (513) 을 하위 레이어에서의 GND 라인 (515, 518, 및 519) 과 각각 접속시켜, GND 라인 (513) 이 적은 세그먼트들로 분할된다. 이와 유사하게, 비아 (524 내지 527) 는 하위 레이어에서의 VCC 라인 (517) 을 상위 레이어에서의 대응하는 VCC 라인 (예를 들어, VCC 라인 (511)) 과 접속시킨다. 비아 (529) 는 하위 레이어에서의 신호 라인 (501) 의 세그먼트를 상위 레이어에서의 신호 라인 (501) 의 세그먼트와 접속시킨다. 차폐 메시에 대한 각각의 비아는 레이어들 간의 접속을 제공하며, 차폐 메시의 세그먼트 사이즈를 감소시켜 유효 R-C 값을 감소시킨다. 도 11 에서는, 전압 레벨 (VCC) 에 대한 접속 와이어들의 메시 및 전압 레벨 (GND) 에 대한 접속 와이어들의 메시가 혼합되어 차폐 메시가 형성되어 있으며, 여기서, 신호 라인들의 각 세그먼트는 상이한 전압 (예를 들어, GND 및 VCC) 의 2 개의 병렬 인접 기준 라인들 사이에서 가장 근접한 다른 신호 라인들의 세그먼트로부터 차폐된다.

본 발명의 일 실시형태에서, 각각의 레이어에서의 기준 전압 라인들은 직선으로 정렬되어 규칙적인 그리드가 형성되며, 다른 실시형태에서는, 각각의 레이어에서의 기준 전압 라인들이 직선도 아니고 규칙적인 그리드를 형성하기 위하여 정렬되지도 않는다. 본 발명의 일 실시형태에서, 기준 전압 라인들과 신호 라인들이 그리드에서 정렬될 경우, 기준 전압 라인들은 홀수 (또는 짝수) 그리드 트랙 상에 있으며, 신호 라인들은 짝수 (또는 홀수) 그리드 트랙 상에서 라우팅된다. 본 발명의 일 실시형태에서는, 기준 전압 라인들과 신호 라인들이 다중의 레이어에 걸친 그리드에서 정렬될 경우, 최상부-저부 커플링을 방지함과 동시에 서로의 최상부 상에 신호 트랙이 직접적으로 존재하지 않도록 트랙들이 할당된다. 예를 들어, 만약 레이어 N 상의 신호 라인들이 홀수 트랙 상에 있으면, 레이어 N 과 동일한 라우팅 방향을 갖는 레이어 N+2 상의 신호 라인들은 짝수 트랙 상에서 라우팅되지 않는다. 이러한 방법은 신호 라인들이 좌측 및 우측 상 뿐만 아니라 최상부측 및 저부측 상에서도 반대 파워/접지에 의해 차폐되지 않게 한다. 따라서, 세그먼트 길이가 감소하며, 잡음 커플링을 감소시키기 위한 신호 라인들 간의 유효 분리가 증가한다.

어떤 레이어에서의 신호 라인 및 차폐 라인이 규칙적인 그리드를 형성하지 않을 경우, 일 레이어에서의 신호 라인들은 그 레이어 내 및 인접 레이어들에서의 차폐 라인들에 의해 트레이싱 (trace) 되어 최상부 및 저부 차폐가 제공될 수 있다.

본 발명의 일 실시형태에서는, 동일한 기준 전압 (예를 들어, VCC 또는 GND) 의 어떠한 차폐 와이어들이 서로 근접하게 배치되도록, 초기 차폐 메시가 설계 (또는 선택) 된다. 만약 동일한 기준 전압의 차폐 와이어들 간의 트랙이 사용되지 않으면, 그들 간의 공간은 기준 전압을 유도하기 위해 충진될 수 있으며, 이것은 차폐 와이어의 전류 반송 용량을 매우 향상시킬 수 있다. 신호 라인들은 상이한 전압 (예를 들어, VCC/GND 쌍) 의 차폐 와이어들 사이에서 라우팅되어, 가능한 많이 사용되지 않는 동일한 기준 전압 (예를 들어, VCC/VCC 쌍 또는 GND/GND 쌍) 의 차폐 와이어들 쌍 사이에 트랙을 남겨둔다. 손상에 덜 좌우되는 신호들은 동일한 기준 전압의 차폐 와이어들의 쌍 사이에서 라우팅될 수 있다. VCC, GND, VCC, GND, GND, VCC, GND, VCC, VCC 와 같이, 차폐 와이어들의 상이한 패턴이 차폐와 전류 반송 용량 사이의 상이한 트레이드오프를 위하여 사용될 수도 있다.

도 12 는, 상위 레이어의 기준 전압 라인 (551 내지 556) 이 VCC, VCC, GND, GND, VCC, VCC 의 시퀀스인 2 개의 인접 기판 레이어 상의 차폐 메시의 평면도이다. 동일한 전압의 2 개의 기준 전압 라인은 서로 근접하게 배치되어 있다. 상이한 전압의 2 개의 기준 전압 라인 사이에서 라우팅되는 신호 라인은 동일한 전압의 2 개의 기준 전압 라인 사이에서 라우팅되는 신호 라인 보다 더 잘 차폐된다. 따라서, 임계 신호 라인 (예를 들어, 신호 라인 (561)) 은 상이한 전압의 기준 전압 라인들 (예를 들어, GND 라인 (554) 및 VCC 라인 (555)) 사이에서 먼저 라우팅되고, 크로스 토크 등을 통한 손상에 덜 민감한 다른 신호 라인 (예를 들어, 라인 (563)) 은 동일한 전압의 2 개의 기준 전압 라인 (예를 들어, VCC 라인 (555 및 556)) 사이에서 라우팅될 수도 있다. 모든 신호 라인들이 라우팅된 후에, 신호 라인들을 라우팅하는데 사용되지 않는 트랙들이 존재할 수도 있다. 예를 들어, 도 12 에서의 트랙 (565, 567, 및 569) 은 신호 라인용으로 사용되지 않으며, 이들은 인접 기준 전압 라인들과 결합되어 대응하는 기준 전압 라인들을 실질적으로 넓히고 (예를 들어, 2 배의 폭), 임피던스를 감소시킬 수 있다. 라인들의 이러한 결합은 컴퓨터 지원 설계 시스템 (예를 들어, IC 를 설계하기 위하여 IC 라우팅 소프트웨어를 사용하는 시스템) 에 의해 자동적으로 수행될 수 있다. 예를 들어, 도 12 에 도시되어 있는 트랙 (569) 은 GND 라인 (554) 과 병합되어, 도 13 에서의 더 넓은 GND 라인 (584) 가 형성되고, 도 12 에서의 트랙 (567) 은 VCC 라인 (552) 과 GND 라인 (553) 에 의해 공유되어, 더 넓은 VCC 라인 (582) 과 더 넓은 GND 라인 (583) 이 형성되어 도 13 에 도시되어 있는 결과가 생성되며, 도 12 에서의 트랙 (565) 은, 라인 (581) 을 하위 레이어의 VCC 라인들과 접속시키도록 비아 (587 및 589) 가 삽입된 후에 VCC 라인으로서 사용된다. 또한, 미사용 트랙들도 기준 전압 라인들과 다른 형태로 결합될 수 있음을 알 수 있다. 예를 들어, 전압 라인들 (551, 581 및 582) 은 더 넓은 하나의 라인으로 모두 결합될 수 있으며, 상위 레이어에서의 신호 라인 (502) 의 세그먼트가 라인들 (584 및 583) 로부터 결합되는 와이어에 의해 형성되는 U-형상 GND 와이어에 의해 차폐되도록, 라인들 (584 및 583) 이 결합될 수도 있다.

상이한 전압의 2 개의 기준 전압 라인 사이의 트랙 (또는 트랙의 일부, 예를 들어, 도 12 에서의 (567)) 이 신호 라인들을 라우팅하는데 사용되지 않을 경우, 상술한 바와 같이, 그 트랙은 기준 전압 라인들을 넓히는데 사용 (예를 들어, 그 트랙 상에서 별도의 기준 전압 라인을 구동하거나 기준 전압 라인들 중 하나와 그 트랙을 결합시키거나 기준 전압 라인들에 의해 그 트랙을 공유함) 될 수 있다. 와이어 폭에 의존하는 간격 요건을 갖는 어떤 설계 룰에 따라, 그 트랙 상에서 별도의 기준 전압 와이어 (예를 들어, VCC 또는 GND) 를 구동하는 것이 바람직하다. 별도의 기준 전압 와이어는 최소 폭을 가질 수도 있다. 기준 전압 라인들을 넓히기 위하여 상이한 기준 전압 (예를 들어, VCC 및 GND) 의 라인들 사이의 개방 트랙을 이용하는 것은 기준 전압 라인들 간의 디커플링 캐패시턴스를 도입하는 이점을 가진다. 이러한 방법은 특히 0.13 미크론 (및 그 이하) 기술이 사용될 경우에 특히 유용하다. 디커플링 캐패시턴스를 추가하는 종래의 방법은, 게이트가 캐패시터로서 사용되는 큰 트랜지스터를 가용 공간에 충진시키는 것이다. 그러나, 0.13 미크론 및 그 이하에서는, 게이트를 통한 누설 전류가 커지게 되어 훨씬 큰 전력이 소비된다. 또한, 트랜지스터 기반 디커플링 캐패시턴스는 저항력이 있고 고주파수 잡음을 억제하기에 우수하지 않다. 차폐 그리드에 도입되는 디커플링 캐패시턴스는 고주파수 잡음을 억제하기에 우수하다. 또한, 동일한 전압 (예를 들어, VCC) 의 2 개의 기준 전압 라인 간의 트랙 (예를 들어, 트랙의 일부) 이 신호 라인들을 라우팅하는데 사용되지 않을 경우, 그 트랙은 동일한 전압의 라인 또는 상이한 전압의 라인에 대하여 사용될 수 있다. 예를 들어, 도 12 에서의 2 개의 VCC 라인 사이의 트랙 (565) 은 VCC 또는 GND 용으로 사용될 수 있다. 그 트랙이 상이한 전압 (예를 들어, GND) 의 기준 라인용으로 사용될 경우에는, 추가적인 디커플링 캐패시턴스가 추가되며, 그 트랙이 동일한 전압 (예를 들어, VCC) 의 기준 라인용으로 사용될 경우, 그 트랙은 인근 기준 라인들 (예를 들어, VCC 라인 (551 및 552)) 과 결합되어, 결합된 기준 라인의 저항을 더 감소시킨다. 이러한 디커플링 캐패시턴스 양태는 도 28a, 28b, 29a, 29b 및 30 과 함께 더 설명한다.

도 28a 는, 적어도 2 개의 제 1 인접 기준 전압 라인 (예를 들어, VDD) 및 적어도 2 개의 제 2 인접 기준 전압 라인 (예를 들어, VSS) 의 반복 패턴을 포함하는 일 레이어 차폐 메시의 예를 도시한 것이다. 도 28a 에 도시되어 있는 차폐 메시 (1200) 는 4 개의 VDD 라인 (1201A, 1201B, 1201C 및 1201D) 및 4 개의 VSS 라인 (1202A, 1202B, 1202C 및 1202D) 을 포함한다. 2 개의 VDD 및 2 개의 VSS 및 2 개의 VDD ... 의 반복 패턴은 후술되는 일정한 이점을 제공한다. 차폐 메시 (1200) 는 메시의 사용에 의존하여 사이즈가 변할 수도 있다. 메시의 밀도는, 2 미크론 미만 또는 그 이하인 거리 D (1203) 내에 4 개의 라인 (1201C, 1201D, 1202C 및 1202D) 이 존재할 수 있도록, 매우 높을 수도 있다. 이 예에서, 차폐 메시 (1200) 가 디커플링 (예를 들어, 바이패스) 캐패시턴스를 제공하는데 사용될 때, 일반적으로, 인접 기준 전압 라인들 간의 디커플링 캐패시턴스의 원하는 레벨을 획득하기 위하여 고 밀도의 차폐 메시를 사용하는 것이 바람직하다. 다른 예에서, 차폐 메시는 더 낮은 밀도 (예를 들어, D 가 20 미크론 미만일 수도 있으며, 또는, 어떤 경우에는 50 미크론 미만일 수도 있음) 를 가질 수도 있다. 차폐 메시 (1200) 의 경우, 그 차폐 메시는 적어도 하나의 신호 라인 (1204) 을 차폐하고, 추가된 기준 전압 라인 (1207) 을 통하여 적어도 하나의 디커플링 캐패시턴스를 제공하기 위하여 사용된다. 차폐 메시 (1200) 의 이러한 이용은 도 28b 에 도시되어 있다. 도 28b 에 도시된 바와 같이, 신호 라인 (1204) 은 VDD 기준 전압 라인 (1201B) 과 VSS 기준 전압 라인 (1202A) 사이의 차폐 메시에 추가되었다. 이 신호 라인 (1204) 은, 차폐 메시를 포함하는 레이어 상의 전체 길이를 따라 이들 2 개의 기준 전압 라인 사이에서 차폐된다. 상위 또는 하위 레이어에서 차폐되거나 차폐되지 않을 수도 있다. 신호 라인 (1204) 은 커넥션 비아 (1205A 및 1205B) 를 통하여 다른 레이어 상의 라인들 (예를 들어, 라인 (1205C 및 1205D)) 에 각각 커플링된다. 추가적인 기준 전압 라인 (1207) 이 VDD 기준 전압 라인 (1201C) 과 VDD 기준 전압 라인 (1201D) 사이에 추가되어, 이 차폐 메시를 포함하는 레이어 상의 IC 내의 VDD 와 VSS 사이의 바이패스 또는 디커플링 캐패시턴스가 제공되었다. 이러한 추가적인 기준 전압 라인 (1207) 은 VSS 라인과 VDD 라인 사이의 추가적인 VSS 라인에 비하여 약 2 배의 디커플링 캐패시턴스를 제공한다 (예를 들어, 도 28b 에 도시된 바와 같이, VSS 라인 (1202B) 와 VDD 라인 (1201C) 사이의 추가적인 VSS 기준 전압 라인은 추가적인 VSS 라인 (1207) 보다 오직 약 ½ 배의 디커플링 캐패시턴스를 제공함). 디커플링 캐패시턴스를 추가하도록 설계되는 제 1 극성의 추가적인 기준 전압 라인이 제 2 극성의 충전된 기준 전압 라인들의 쌍 사이에 삽입될 수도 있기 때문에, 2 개의 VDD 라인과 2 개의 VSS 라인의 반복 패턴은 이러한 추가적인 캐패시턴스를 제공한다. 추가적인 기준 전압 라인 (1207) 은 커넥션 비아 (1208) 를 통하여 (또는 대략 라인 (1207) 의 길이 방향의, 도시되지 않은 또 다른 비아를 통해) 또 다른 VSS 라인에 커플링될 수도 있다. 추가적인 기준 전압 라인들은 차폐 메시에 의해 제공되는 디커플링 캐패시턴스를, 차폐 메시에 의해 제공되는 디커플링 캐패시턴스의 원하는 양까지 증가하도록 추가될 수도 있음을 알 수 있다. 따라서, 예를 들어, 만약 라인 (1207) 이 추가된 후에도 더 많은 디커플링 캐패시턴스가 요구되면, 추가적인 기준 전압 라인이 추가될 수도 있다 (예들 들어, 추가적인 VDD 라인은 VSS 라인 (1202A) 와 VSS 라인 (1202B) 사이에 추가될 수 있으며, 추가적인 VSS 라인은 VDD 라인 (1201A) 와 VDD 라인 (1201B) 사이에 추가될 수도 있음). 특정한 설계 시에 신호 라인들이 차폐될 필요가 없으면, 차폐 메시 (1200) 는 오직 디커플링 캐패시턴스를 제공하기 위해서만 사용될 수도 있다.

도 29a 및 29b 는 신호 라인들에 대한 차폐 및 디커플링 캐패시턴스를 포함하는 차폐 메시의 또 다른 예를 도시한 것이다. 차폐 메시 (1220) 는, 제 1 기준 전압 (이 경우, VSS) 을 제공하도록 설계되는 복수의 제 1 라인 (1226A, 1226B, 1226C 및 1226D), 및 제 2 기준 전압 (이 경우, VDD) 을 제공하도록 설계되는 복수의 제 2 라인 (1227A, 1227B, 1227C 및 1227D) 을 IC 의 단일 레이어에 포함한다. 차폐 메시는, 그 메시가 디커플링 캐패시턴스를 제공하는데 사용될 경우에도 유용한 고밀도를 가질 수도 있다. 밀도는 일 영역 내의 라인 (또는 라인의 일부) 의 갯수, 또는 도 29a 에서의 거리 L (1225) 과 같은 선형 거리를 교차하는 평행한 라인의 갯수에 의해 정의될 수도 있다. 거리 L 은 다양한 서로 다른 설계에 대하여 (도 28a 의) D 와 동일한 범위를 가질 수도 있다. 도 29b 는, 2 개의 신호 라인 (1230A 및 1230B) 및 2 개의 추가적인 기준 전압 라인 (1231 및 1232) 이 컴퓨터 지원 설계 프로세스의 결과로서 차폐 메시에 추가된 이후의 차폐 메시 (1220) 를 도시한 것이다. 신호 라인 (1230A 및 1230B) 각각은 대향하는 기준 전압 라인들의 인접 쌍 사이에서 차폐되었다. 예를 들어, 신호 라인 (1230A) 은 VSS 라인 (1226A) 및 VDD 라인 (1227A) 사이에서 차폐된다. 커넥션 비아 (1229A 및 1229B) 는 각각 신호 라인 (1230A 및 1230B) 에 대한 인접 레이어에 전기적인 콘택을 제공한다. 또한, 도 29b 의 차폐 메시는, 커넥션 비아 (1231A 및 1232B) 를 통하여 인접 레이어에 각각 커플링되는 2 개의 추가적인 기준 전압 라인 (1231 및 1232) 을 포함한다. VDD 라인 (1227B) 과 함께 추가적인 VSS 기준 전압 라인 (1231) 은 디커플링 캐패시터를 제공한다. 추가적인 VSS 기준 전압 라인 (1232) 및 VDD 라인 (1227C) 은 또 다른 디커플링 캐패시터를 제공한다. 또한, (메시의 원래의 기준 전압 라인들 사이에서의) 나머지 슬롯들이, 차폐 메시에 의해 제공되는 디커플링 캐패시턴스를 증가시키기 위하여 추가적인 기준 전압 라인들을 추가하는데 사용될 수도 있음을 알 수 있다.

도 30 은 차폐 메시의 또 다른 예를 도시한 것이다. 이 차폐 메시는, 접지 (GND) 기준 전압 라인 (565A) 이 추가되고 VCC 기준 전압 라인 (569A) 이 추가되어 디커플링 캐패시턴스를 제공하는 것을 제외하고는 도 12 의 메시와 동일하다. VCC 라인 (569A) 는 커넥션 비아 (569B) 를 통하여 다른 VCC 라인에 전기적으로 커플링된다. 접지 기준 라인 (565A) 는 커넥션 비아 (565B) 를 통하여 다른 GND 라인에 전기적으로 커플링된다.

본 발명의 일부 실시형태들은 파워를 배분하고 신호들을 차폐하기 위하여 와이어들의 메시를 사용한다. 통상적인 IC 에서, 파워를 배분하기 위한 와이어들은 라우팅 자원의 상당한 부분을 차지한다. 또한, 차폐 와이어들이 파워를 배분하기 위하여 사용될 경우, 차폐용 영역 비용이 상당히 감소될 수 있다.

도 14 는 본 발명의 일 실시형태에 따른 파워 그리드와 접속되는 2-레이어 차폐 메시의 상세한 예를 도시한 것이다. 파워 그리드는 파워 및 접지를 IC 회로로 전달하기 위하여 더 넓은 라인 (601 내지 605 및 607 내지 609) 을 가지며, 차폐 메시 (예를 들어, 라인 (621 내지 625) 및 라인 (641 내지 644) 에 의해 형성되는 메시) 는 더 좁은 기준 전압 라인들 사이에서 라우팅되는 신호 라인들 (도 14 에는 도시되지 않음) 을 차폐하기 위하여 더 좁은 기준 전압 라인들을 가진다. 차폐 라인들 (예를 들어, 641, 643, 621 및 625) 은 (예를 들어, 비아 (651, 652, 653 및 654) 를 통해) 파워 그리드에 접속되어 차폐 및 파워가 제공되며, 차폐 메시 내의 다른 비아들 (예를 들어, 비아 (655 및 656)) 은 메시 내의 라인들을 2 개의 기준 전압 중 하나 (예를 들어, VCC 또는 접지) 에 커플링시킨다. 특정한 비아들 (예를 들어, 비아 (655 및 656)) 사이의 비교적 작은 세그먼트 길이로 인하여, 차폐 메시는, 접속되는 라인들의 유효 RC 성분을 감소시키도록 기능하며, 차례로, 이것은 잡음 및 커플링 효과를 감소시킨다. 차폐 메시는, 라우팅 자원이 사용되는 임의의 기판 영역 상에 배치될 수 있다. 파워 그리드 라인 (예를 들어, 라인 (605)) 과 차폐 메시 라인 사이의 폭 비율은 2 내지 10 또는 그 이상의 인수일 수 있다. 본 발명의 일 실시형태에서, 통상적인 차폐 와이어는 통상적인 신호 라인의 사이즈 (폭 및/또는 두께) 이다.

도 14 에서, 상이한 영역들은 상이한 타입의 차폐 메시들을 이용할 수도 있음을 알 수 있다. 예를 들어, 차폐 와이어들 (631 내지 635) 은 상이한 전압을 갖는 와이어들의 인접 쌍 사이의 각 트랙을 차폐하지만 (즉, 라인 (631) 과 라인 (632) 사이의 신호 와이어에 대한 트랙은 2 개의 상이한 기준 전압 (VCC 및 GND) 사이의 신호를 차폐하는 트랙임), 차폐 와이어들 (621 내지 625) 은 동일한 기준 전압을 갖는 와이어들 중 2 개의 와이어 사이의 (예를 들어, 라인 (621) 과 라인 (622) 사이의) 일부 트랙을 차폐한다.

차폐 메시는 기판 상의 블록들 사이 및 기판의 블록 내의 라우팅 채널에서 사용될 수 있다. 차폐 메시의 비교적 작은 세그먼트 길이로 인해, 차폐 메시는 라우팅 라인의 유효 RC 성분, 및 신호 라인들 간의 크로스 토크에 의해 야기되는 잡음 및 커플링 효과를 감소시킨다.

도 14 의 영역 (611) 과 같이 어떠한 혼잡 영역에서, 차폐 메시에서의 윈도우는 그 윈도우 내의 신호 라인들을 라우팅할 수 있는 공간을 만드는데 사용될 수 있다. 그 윈도우에서는, 신호 라인들이 차폐되지 않으며 (또는 그 윈도우 외부의 차폐 밀도 보다 더 낮은 차폐 밀도에서 차폐될 수도 있음), 종래의 방법이 그 윈도우에서 사용되어 신호 무결성 문제를 방지하기 위하여 신호 라인들을 라우팅할 수 있다. 통상적으로, 차폐 메시의 레이어 내의 윈도우는 다른 레이어들로부터의 라인들을 라우팅하는데 사용된다.

로컬 혼잡 영역 근방의 차폐 메시는 파워 링에 의해 둘러싸인 윈도우로 대체될 수 있다. 차폐 메시 내의 윈도우인 파워 링 내의 영역은 완전히 차폐되지 않을 수도 있으며, 그 윈도우를 통하여 라우팅되는 임의의 와이어를 고려한다. 윈도우 내의 가용 트랙의 갯수는 신호의 라우팅용으로 사용 가능한 트랙 갯수의 2 배까지 증가된다. 도 7 및 8 에 도시된 바와 같이 차폐 와이어들의 더 드문 세트 (예를 들어, 더 낮은 차폐 밀도) 가 그 윈도우에서 사용될 수 있다. 차폐 메시의 레이어 내의 이러한 윈도우의 생성은, IC 를 설계하기 위한 IC 배치 및 라우팅 소프트웨어를 이용하는 시스템과 같이, 컴퓨터 지원 설계 시스템에 의해 자동적으로 수행될 수 있다.

차폐 메시의 윈도우 내에서 또는 그 윈도우를 통하여 라우팅되는 각각의 와이어에 대하여, 인접한 신호 라인들 간의 커플링이 신호 무결성 문제를 야기할 수도 있는지 여부가 결정될 수 있다. 예를 들어, 신호가 다른 신호 라인들 (차폐 라인들이 파워/접지 그리드에 접속되는 경우에는 파워/접지 전류) 로부터의 커플링에 의해 손상될 수 있는지 여부를 결정하기 위해 RLC 모델이 사용될 수 있다.

(예를 들어, 신호 라인들을 라우팅할 경우) 혼잡 레벨은 라우팅의 초기 단계에서 컴퓨터 지원 설계 시스템에 의해 추정되거나, 또는 성공될 수도 있고 아닐 수도 있지만 실제 라우팅 동작 이후에 결정될 수 있다. 혼잡 레벨이 허용 불가능하게 되었다고 결정 (예를 들어, 배선 밀도가 소정의 설계 룰을 초과함) 할 경우, 컴퓨터 지원 설계 시스템은 윈도우 내의 와이어들을 라우팅하기 위하여 차폐 메시 내의 윈도우의 ("개방") 표현을 도입할 수 있다. 그 후, 컴퓨터 지원 설계 시스템은 혼잡 레벨을 감소시키기 위하여 윈도우 내의 신호 와이어들을 라우팅할 수 있다.

도 15 는 본 발명의 일 실시형태에 따른 미차폐 신호 라인들에 대한 차폐 메시의 각각의 레이어 상에서 윈도우를 갖는 2-레이어 차폐 메시의 사시도를 도시한 것이다. 기판 상의 레이어 (701) 상의 셀들 (예를 들어, 게이트 (711 및 713)) 이 신호 와이어들 (예를 들어, 라인 (753 및 733)) 을 통하여 접속된다. 윈도우 (751 및 731) 내에서, 신호 라인들은 차폐 와이어들에 의해 차폐되지 않는다. 윈도우 (751 및 731) 내의 차폐 와이어들이 없으면, 더 많은 자원 (예를 들어, IC 의 적어도 하나의 레이어 상의 물리적인 공간) 이 신호 라인들을 라우팅하는데 이용가능하다. 윈도우 (751 및 731) 의 외부에서, 차폐 와이어들 (예를 들어, 라인 (741, 742, 743, 745, 746, 747)) 은 차례 라인들 사이의 트랙에서 구동하는 신호 라인들에 차폐를 제공하는데 사용된다. 윈도우 주위에서, 넓은 파워 라인들 (예를 들어, VCC 에 대한 비아 (722) 를 통하여 접속되는 라인들 (721 및 723), 및 GND 에 대한 비아 (726) 를 통하여 접속되는 라인들 (727 및 725)) 은 메시 내의 윈도우에 의해 야기되는 임피던스를 감소시키고, 윈도우 내의 영역으로 파워를 제공하기 위하여 사용된다.

비록 도 15 에는 2-레이어 차폐 메시에서 동일한 사이즈의 2 개의 윈도우가 도시되어 있지만, 2 개의 레이어 내의 윈도우들의 사이즈는 상이할 수 있다. 또한, 차폐 메시의 (제 2 레이어 없이) 단일 레이어가 윈도우를 사용할 수도 있다. 도 16 내지 18 은 본 발명의 실시형태들에 따른 미차폐 신호 라인들에 대한 윈도우를 갖는 2-레이어 차폐 메시의 상세한 예를 평면도로 도시한 것이다.

도 16 의 예에서, 윈도우는 라인들 (801, 802, 803 및 804) 사이의 파워 그리드 내에 형성된다. 상위 레이어와 하위 레이어는 동일한 윈도우 사이즈를 가진다. 하위 레이어에서의 트랙 (811 내지 814) 및 상위 레이어 상의 트랙 (821 내지 826) 은, 트랙 (821 내지 826) 위의 레이어들 및 하위 레이어 아래의 레이어들과 같이, 다른 레이어들로부터의 신호를 라우팅하는데 모두 사용된다. 도 17 의 예에서, 윈도우는 오직 상위 레이어 내에만 있는데, 여기서, 트랙 (851 내지 859) 는, 예를 들어, 그 트랙 (851 내지 859) 위의 레이어들로/로부터의 신호 라인들을 라우팅하기 위해 사용되며, 하위 레이어 내의 라인들 (841 내지 844) 의 차폐 메시는 파워 그리드 라인들 (831, 832, 833 및 834) 사이에 윈도우를 갖지 않는다. 도 18 의 예에서, 넓은 와이어들 (861, 862, 863 및 864) 의 파워 링은, 그 파워 링에 대한 와이어들이 실제로 더 넓도록 (예를 들어, 통상적인 신호 라인 폭의 2 내지 5 배 이상), 인접 기준 전압 라인들과 트랙들을 결합함으로써 중간에 형성된다. 파워 링은 윈도우 주위에 전류를 제공하여, 윈도우에 의해 야기되는 차폐 메시 내의 임피던스를 감소 (또는 보상) 시킨다. VCC 라인 (873) 은 비아 (872) 를 통하여 파워 링의 라인 (862) 에 접속된다. VCC 라인 (873) 은 GND 라인 (871) 에 접속되지 않으며, GND 라인 (871) 은 비아 (874) 를 통하여 파워 링의 라인 (861) 에 접속된다. GND 라인 (882) 은 파워 링의 라인 (861) 에 접속되지만, VCC 라인 (881) 은 파워 링의 라인 (861) 에 접속되지 않는다. 대신, 비아 (883) 는 VCC 라인 (881) 을 VCC 라인 (885) 에 접속시키며, VCC 라인 (885) 은 비아 (886 및 887) 를 통하여 파워 링과 접속된다. 따라서, 파워 링 외부의 상이한 타입의 차폐 메시는, 상이한 레이어 내의 차폐 와이어들을 접속시키기 위하여 비아들을 선택적으로 배치하고, 일정한 위치에서 차폐 와이어들을 선택적으로 접속 또는 접속해제하고, 트랙들을 선택적으로 결합시킴으로써 형성된다.

이 설명으로부터, 차폐에서의 윈도우는 단일의 금속 레이어 (예를 들어, 도 17 에서의 수평 라인들의 레이어) 상에 또는 2 개의 인근 금속 레이어 (도 16 에서의 수평 라인들의 레이어 및 수직 라인들의 레이어) 상의 동일한 위치에 있을 수 있다. 또한, 인근 금속 레이어들 상의 윈도우들은 동일한 위치에 있지 않을 수도 있고 동일한 사이즈가 아닐 수도 있음을 알 수 있다. 인근 금속 레이어들 상의 윈도우들은 상이한 사이즈를 가질 수 있고 부분적으로 서로 오버랩될 수 있다. 항상 요구되는 것은 아니지만, 윈도우 내의 신호 라인의 최대 길이가 그 신호 라인의 허용 가능한 미차폐 길이 보다 작도록 윈도우의 사이즈를 제한하는 것이 바람직하다. 이러한 방식으로, 윈도우 내의 미차폐 신호 라인들은 그 윈도우 내의 인접체에 의해 크게 영향을 받지 않는다. 만약 윈도우의 사이즈가 이러한 방식으로 정해지면, 신호 라인들은 (적어도 윈도우 내의 신호 라인의 일부에 대하여) 신호 무결성을 염려하지 않고 (또는 신호 무결성과 관련된 파라미터를 계산하지 않고) 윈도우 내에서 라우팅될 수도 있다.

비록 2 개의 인근 레이어들 내의 라인들이 직선으로 (예를 들어, 일 레이어 내의 라인들은 다른 (예를 들어, 그 다음의) 레이어 내의 라인들에 대하여 90도의 각도에 있음) 라우팅되는 라우팅 구조를 이용하여 본 발명의 다양한 실시예들이 설명되지만, 본 발명의 다양한 실시형태들은 상이한 라우팅 구조에 대하여 사용될 수도 있음을 알 수 있다. 예를 들어, 2 개의 인근 레이어의 라인들이, 예를 들어, 45도의 각도일 수 있어서, 그 레이어 중 하나에서의 라인들은 대각선 방향으로 라우팅된다. 예를 들어, X 구조 (예를 들어, 지금은 Cadence 인 Simplex 에 의해 개발됨) 에서, 칩의 금속 레이어 세트 내의 와이어들은 표준 구조로부터 45도인 방향으로 라우팅된다. 본 발명의 다양한 실시형태들은, 레이어들 간의 상대적인 방향에 관계없이, 라우팅 방향의 상이한 각도로 이용될 수 있다. 예를 들어, 소수의 제 1 의 (차폐된) 레이어들 내의 와이어들은 수평/수직 방향으로 라우팅되며, 그 후, 레이어들의 차폐된 쌍 내의 와이어들은 대각선 방향 (예를 들어, 수평/수직 방향으로부터 45도) 으로 라우팅된다.

도 32 는 IC 의 라우팅 구조의 예를 도시한 것으로, 여기서, 적어도 제 1 레이어 및 제 2 레이어는 제 1 기준축 및 제 2 기준축에 대하여 실질적으로 직각으로 라우팅되는 도전 라인들 (예를 들어, 라인 (1277A, 1277B 및 1277C)) 을 가지며, 적어도 2 개의 추가적인 레이어들은 제 1 및 제 2 기준축에 대하여 실질적으로 직각으로 라우팅되는 도전 라인들 (예를 들어, 라인 (1279A, 1279B, 1281A, 및 1281B)) 을 포함하는 차폐 메시를 포함한다. 도 32 의 예에서, 라인들 (1277A, 1277B 및 1277C) 은 하위 금속 레이어 (예를 들어, IC 의 제 2 및 제 3 금속 레이어) 일 수도 있으며, 라인들 (1279A 및 1279B) 은 IC 의 제 4 금속 레이어 내에 있을 수도 있으며, 라인들 (1281A 및 1281B) 은 IC 의 제 5 금속 레이어 내에 있을 수도 있다. 도 32 는 (하위 금속 레이어들이 관측될 수 있도록) 투명하게 나타난 IC 부분의 평면도임을 알 수 있다. 도 32 로부터, 라인들 (1277A, 1277B 및 1277C) 은, IC 의 에지일 수도 있는 제 1 및 제 2 기준축에 대하여 실질적으로 직각으로 라우팅됨을 알 수 있다. 라인들 (1279A 및 1279B) 은 이들 2 개의 기준축에 대하여 직교하지 않는 각도 (예를 들어, 약 45°) 로 라우팅되며, 라인들 (1281A 및 1281B) 또한 이들 2 개의 기준축에 대하여 직교하지 않는 각도로 라우팅된다. 직교하지 않는 각도는 약 45°일 수도 있지만, 다른 각도가 사용될 수도 있음을 알 수 있다.

도 19 는 IP (지적 재산) 블록의 존재 시에 차폐 메시없이 라우팅되는 신호 라인들의 예를 도시한 것이다. IP 블록은 소정 회로의 블록이며, 통상적으로, 벤더로부터 구매 또는 허가된다. 일반적으로, 이러한 소정 블록은 완전하게 설계 및 레이-아웃되며 완전히 라우팅된다 (예를 들어, 블록 내의 신호들의 내부 라우팅이 수행되고 재-라우팅될 수 없음). 통상적으로, 소정 블록을 포함하는 더 큰 설계에 대한 빌딩 블록으로서 사용되는 IP 블록을 설계하였던 제 1 설계자가 존재한다. 예를 들어, 키보드를 스캔하는 회로 (예를 들어, 인텔 8051 마이크로프로세서와 같은 블록) 의 설계는 기판 상의 IC 내의 "블랙박스" 로서 구매 및 포함될 수 있다. 그러한 소정 블록들의 다른 예로는 비라지 로직 (Virage Logic) 으로부터의 메모리 블록 또는 ARM 으로부터의 로직 코어 (블록) 를 포함한다. 통상적으로, IP 블록의 특정한 양태들은 그 IP 블록을 포함하는 IC 의 설계자에게 공지되지 않기 때문에, 신호 무결성을 보존하도록 IP 블록의 회로에 대한 임의의 간섭이 회피된다. 예를 들어, 블록들 (905 및 901) 은 와이어 (913, 915 및 917) 를 통하여 IP 블록 (903) 에 접속된다. 신호 라인 (911) 은 블록 (905) 와 블록 (901) 을 접속시킨다. IP 블록의 일정한 양태들이 IC 칩을 설계할 경우에 공지되지 않기 때문에, 신호 와이어가 IP 블록을 통하거나 IP 블록 상으로 라우팅될 때, IP 블록에 속하지 않는 신호 와이어가 신호 무결성 문제를 야기할 수 있는지 여부를 용이하게 결정할 수 없다. 만약 그 와이어가 IP 블록을 통하거나 IP 블록 상으로 라우팅되면, 그 와이어와 IP 블록의 와이어 (예를 들어, 신호 라인 (907)) 간의 용량성 및 유도성 커플링은 신호 무결성 문제를 야기할 수도 있다. 따라서, 통상적으로, 종래의 방법은 IP 블록을 통하는 대신, 도 19 에 도시된 바와 같이, IP 블록 주변의 와이어 (예를 들어, 라인 (911)) 를 라우팅한다. 도 19 로부터, IP 블록은 IP 블록 내의 신호들을 라우팅하고, 또한, IP 블록을 그 IP 블록 외부의 블록 (예를 들어, 로직) 에 접속시키기 위하여 적어도 하나의 라우팅 레이어를 포함함을 알 수 있다.

본 발명의 실시형태들에 의하면, IP 블록들에 대한 긴 루트 (route) 는, 예를 들어, 소정 블록의 일체적인 (integral) 부분 (및 소정 블록의 일부로서 설계된 부분) 인 차폐 레이어 내의 IP 블록을 통하여/상으로 차폐 메시 내에서 라우팅될 수 있으며, 신호 라인들이 IP 블록 내의 메시에서 차폐될 경우에 커플링되는 위험은 없기 때문에, 차폐 메시에서의 채널들은 IP 블록들에 속하지 않는 신호 라인들 (예를 들어, IP 블록에 직접 접속되지 않거나 IP 블록으로부터 발신되지 않는 신호들) 용으로 사용될 수 있다. 다른 방법으로, 가상 루트가 수행될 수 있는데, 여기서, 각각의 루트는 차폐 그리드를 통한 루트를 따라 저항 및 캐패시턴스의 함수에 대한 한계를 가지며, 그 후, 이들 루트는 칩 최상부 레벨 라우팅의 일부로서 간주된다. 이것은 최상부 레벨 라우팅에 대하여 더 많은 유연성을 제공한다. IP 블록의 성공적인 독립 루트는 그 IP 블록에 대한 라우팅의 성공을 보장하기 위한 시작점으로서 사용될 수 있다.

도 20 및 21 은 본 발명의 실시형태들을 따른 차폐 메시 내의 IP 블록용 영역을 통하여 라우팅되는 신호 라인들의 예를 도시한 것이다. 도 20 에서의 IC 의 평면도에서, 소정의 IP 블록의 일체적인 부분으로서 설계되는 차폐 메시 (930) 는 IP 블록 (903) 의 와이어들 (예를 들어, 블록 (903) 에서 시작하여 블록 (903) 에서 종료하는 라인 (907)) 을 차폐하는데 사용된다. 블록 (903) 의 설계가 완료되고 더 큰 설계에서 사용할 준비가 될 경우, 블록 (903) 은, 그 블록 (903) 에서 시작하거나 블록 (903) 에서 종료하는 라인들 및, 다른 블록으로부터 시작하고 블록 (903) 내의 회로에 직접 접속되지 않는 신호 라인들과 같이, 블록 (903) 의 일부가 아닌 라인들을 라우팅하는데 사용되는 일체적 차폐 레이어 (또는 레이어들) 를 제외하여 완전하게 레이-아웃된 라우팅 구조를 포함한다. 따라서, 블록 (903) 의 거의 모든 설계가 완료되면 그 블록 (903) 을 더 큰 설계에 포함하는 프로세스에서 통상 변경 불가능하지만, 블록 (903) 내의 일체적인 차폐 레이어는 변경 가능하다. 기준 전압 라인들 (예를 들어, 라인 (935, 937 및 939)) 은 IP 블록의 라우팅 영역 (차폐 메시 (930)) 에 추가되어 신호 라인들이 차폐된다. 블록 (905) 과 블록 (901) 을 접속하기 위한 신호 라인 (931) 은, 2-레이어 차폐 메시인 차폐 메시 (930) 에서 라우팅된다. 신호 라인 (931) 이 IP 블록의 신호 라인들 (예를 들어, 라인 (907)) 로부터 차폐되기 때문에, 신호 라인 (931) 은 신호 무결성 문제 없이 IP 블록용의 영역을 통해 라우팅될 수 있다. 비록 도 20 은 IP 블록 외부로부터의 신호 라인이 차폐 메시 내의 IP 블록의 영역을 통하여 라우팅되는 예만을 도시하고 있지만, 이 설명으로부터, 당업자는 IP 블록에 속하지 않는 신호 라인들을 IP 블록의 와이어들로부터 차폐하기 위하여 차폐 메시가 다수의 상이한 방식으로 사용될 수 있음을 명백히 알 수 있다. 예를 들어, 차폐 메시는 IP 블록의 와이어들을 라우팅하는 레이어들 상의 레이어들에 존재할 수 있으며, 다른 블록들에 대한 신호 라인은 IP 블록 상의 차폐 메시에서 라우팅된다 (예를 들어, 신호 라인 아래의 레이어 내의 신호 라인과 평행하게 놓인 차폐 라인은 차폐 라인 아래의 신호 라인들로부터 그 신호라인을 차폐하는데 사용될 수 있으며, 인터-레이어 차폐에 대한 추가적인 세부사항은 도 5 에 도시되어 있음). 또한, IP 블록의 와이어들은 차폐 메시 내에서 재-라우팅될 수 있다. 도 21 은, 블록 (903) 의 와이어 (947) 가 재-라우팅되는 예를 도시한 것이다. 재-라우팅된 와이어들의 저항 (및/또는 캐패시턴스) 은 재-라우팅된 와이어들의 특성의 현저한 변화를 방지하도록 결정될 수도 있다.

차폐 그리드에서 신호들을 구동하는 위험성에 더하여, 고속 에지 레이트 신호들의 최대 미차폐 거리를 제한할 수 있다. 신호의 최대 미차폐 길이를 알기 위하여, 구동기, 와이어, 인접 와이어들 및 관련 커플링의 RLC (저항, 인덕턴스 및 캐패시턴스) 모델을 생성할 수 있다. 인접체는 어그레서 (aggressors) 로서 알려져 있으며, 라우팅되는 신호는 빅팀 (victim) 으로서 알려져 있다. 신호 무결성 문제를 야기하는지 여부를 확인하기 위하여 최악의 경우의 에지 레이트 (또는 인덕턴스에 대한 전류 기울기) 가 그 모델에 입력된다. 그 후, 신호 무결성이 유지되도록, 라우팅되는 신호 (빅팀) 에 대한 최대 미차폐 길이가 감소될 수 있다. 최대 미차폐 길이를 증가시키는 일 방법은 차폐될 것을 요구함으로써 어그레서의 에지 레이트 (또는 인덕턴스에 대한 di/dt) 를 제한하는 것이다. 예를 들어, 클럭 네트 (clock nets) 는 높은 전류 및 에지 레이트를 가지며, 이에 따라, 대부분의 길이에 대하여 차폐되어 구동해야 한다. 또 다른 높은 팬아웃 (fanout) 신호는, 비록 중간 정도의 에지 레이트를 갖더라도 높은 전류를 가질 수 있다.

완전한 루트를 획득하기 위하여, 리스크 임계값을 조금 넘는 다수의 신호들을 남겨두는 것이 필요할 수도 있다. 이러한 경우, 신호 무결성은, 구동기를 버퍼링/사이징 (sizing) 하는 것, 잠재적인 빅팀과 동시에 천이하지 않는 또 다른 인접 신호들을 선택하는 것, 다른 와이어와 멀리 이격하여 배치하는 것, 길이 부분에 대하여 와이어를 넓혀서 저항을 낮추는 것, 또는 차폐 그리드를 상하로 용이하게 접속될 수 있는 차폐 와이어를 드롭 (drop) 시키는 것과 같은 종래의 기술에 의해 달성될 수 있다. 이것은, 리스크 레벨이 빅팀에 대한 차폐의 부분적인 이용에 의해 크게 감소되었기 때문에 훨씬 더 용이하다.

도 22 는 본 발명의 일 실시형태에 따른 집적회로를 설계하기 위한 흐름도를 도시한 것이다. 그 프로세스는, 당업계에 공지되어 있는 하드웨어 설명 언어 (HDL)로 원하는 회로의 설명을 생성함으로써 시작할 수 있다. 그 후, 이러한 설명은 컴파일되어, 로직 합성 프로세스에서 더 프로세싱될 수 있는 레지스터 전달 레벨 (RTL) 설명과 같은 또 다른 설명이 산출될 수 있다. 동작 (1001) 에서는 로직 합성을 수행하여, 소정 세트의 기능을 수행하는 로직 엘리먼트 네트워크를 생성한다. 로직 합성 동작은 로직을 변환 및 재현하여, 지연, 영역 및 다른 설계 목표를 최적화할 수도 있다. 게이트-레벨 로직 엘리먼트들은, 블록 단위로 칩 상에 배치되는 벤더 특정 프리미티브 (primitives) 에 매핑된다. 동작 (1003) 에서는 벤더 특정 프리미티브를 칩 상에 배치하고 그 프리미티브들 사이에서 와이어들을 라우팅한다. 와이어들의 적어도 일부는, 적어도 2 개의 상이한 전압에 의해 전압이 가해지는 차폐 메시 내에서 라우팅된다. 동작 (1005) 에서는 분석 및 최적화를 수행하여, 타이밍 요건과 같은 다양한 설계 요건을 만족시키고 성능을 최적화시킨다. 통상적으로, 로직 엘리먼트들의 배치를 변경하지 않고 그 로직 엘리먼트들의 물리적인 특성 (예를 들어, 사이즈) 을 변경함으로써 타이밍을 최적화하도록 적절한 최적화가 수행된다. 통상적으로, 적절한 최적화는 로직 엘리먼트를 이동시키지 않고도 트랜지스터 사이즈를 변경한다. 통상적으로, 타이밍 분석은, 그 타이밍 요건이 만족하는지 여부를 결정하는 상세한 배치 및 라우팅 정보에 기초하여 수행된다. 동작 (1001 내지 1005) 중 일부 (또는 모두) 는 설계 요건을 만족시키고 그 설계를 최적화하기 위하여 반복될 수도 있다. 도 12 의 설계 프로세스는, 차폐 메시를 포함하는 IC 를 제조하기 위하여 여기에서 설명되는 임의의 다양한 방법 및 프로세스와 함께 이용될 수도 있으며, 이러한 설계 프로세스는, 시스템에서의 디지털 표현 (예를 들어, HDL 리스팅, 배치되지 않은 넷리스트, 배치된 넷리스트 등) 을 저장 및 조작하는 컴퓨터 지원 설계 시스템으로 수행될 수도 있다. 그 표현은 차폐 메시 및 그 차폐 메시를 통한 와이어들의 라우팅에 대한 정보를 포함한다.

도 23 은 본 발명의 일 실시형태에 따른 집적회로에 대한 신호 라인들을 라우팅하기 위한 방법을 도시한 것이다. 동작 (1011) 에서는, 신호 라인을 라우팅하기 위한 메시 내의 2 개의 인접 기준 전압 와이어들 사이에 적어도 하나의 트랙이 존재하는 영역에 대한 적어도 2 개의 기준 전압 (예를 들어, VCC 및 GND) 용 기준 전압 와이어들의 메시를 (예를 들어, 그 영역의 혼잡 레벨에 따라) 결정한다. 본 발명의 일 실시형태에서, 기준 전압 와이어들은 각각의 기준 전압에 대하여 (예를 들어, 커넥션 비아를 통하여) 상호 접속되어, 커넥션들 간의 세그먼트를 감소시키도록 기준 전압 메시가 형성된다. 라우팅 동작 전에 추정되거나 이전의 라우팅 동작으로부터 결정될 수도 있는 혼잡 레벨에 따라, 신호를 라우팅하기 위한 기준 전압 와이어와 트랙의 패턴 (예를 들어, 도 6 내지 10 에 도시된 바와 같은 패턴) 이 결정 (또는, 선택) 된다. 예를 들어, 차폐 메시는, 윈도우 위 또는 아래의 레이어 내의 혼잡 영역과 같은 매우 혼잡된 영역에 대하여 윈도우와 함께 그 윈도우를 둘러싼 링 (예를 들어, 도 15 내지 18) 을 가질 수도 있거나, 일 레이어 내의 차폐 메시는 덜 혼잡된 영역에 대하여 도 10 에 도시된 바와 같은 패턴을 가질 수도 있으며, 또는 일 레이어 내의 차폐 메시는 도 28a 에 도시된 바와 같은 패턴을 가질 수도 있다. 동작 (1013) 에서는 메시 내의 기준 전압 와이어들 사이의 트랙을 이용하여 그 영역에서의 신호 라인들을 라우팅한다. 동작 (1015) 에서 신호 라인들을 라우팅하기에 충분한 트랙이 존재하지 않는다고 결정하면, 동작 (1021) 에서는 일부 와이어들을 다른 레이어로 라우팅하거나 이러한 혼잡 영역에 대한 메시 구조 (와이어 패턴) 를 변경하며, 그렇지 않으면, 동작 (1017) 에서는 신호 라인들을 결정하기 위해 사용되지 않는 트랙이 존재하는지 여부를 결정한다. 만약 미사용된 트랙 (도 12 에서의 트랙 (565) 와 같이 전체적으로 미사용된 트랙, 또는 도 12 에서의 트랙 (567) 과 같이 부분적으로 미사용된 트랙) 이 존재하면, 동작 (1019) 에서는 다른 메시를 사용하는 것이 바람직한지 여부를 결정한다. 만약 다른 메시를 사용하는 것이 바람직하면, 메시의 차폐 및 용량의 효과를 개선하기 위하여 차폐 와이어용으로 더 많은 영역을 할당하여 최소 전압 강하를 갖는 전류를 배분하도록, 동작 (1023) 에서 메시 구조를 변경할 수 있으며, 그렇지 않으면, 동작 (1025) 에서, 미사용 트랙들을 인접 기준 전압 와이어들과 결합하여 대응하는 기준 전압 와이어들을 넓힌다 (더 큰 전류 반송 용량을 갖는 더 넓은 차폐 와이어들을 생성). 도 23 의 예에서의 일부 동작들은 선택적이며, 상이한 플로우 시퀀스가 사용될 수도 있다. 예를 들어, 본 발명의 일 실시형태에서는 동작 (1019 및 1023) 이 수행되지 않는다.

도 24 는 본 발명의 일 실시형태에 따른 차폐 메시 내의 신호 라인들을 라우팅하기 위한 방법을 도시한 것이다. 동작 (1031) 에서, 차폐 메시에서의 상이한 기준 전압의 와이어들 사이에서 신호 무결성용으로 중요한 신호 라인들 각각을 라우팅한 후, 동작 (1033) 에서는 차폐 메시 내의 와이어들 사이의 나머지 신호 라인들을 라우팅한다. 예를 들어, 신호 무결성에 대하여 중요할 수 있는 긴 신호 와이어들 및 잡음이 있는 신호 라인들 (예를 들어, 강한 구동 세기를 갖는 신호 라인) 은 상이한 전압 (예를 들어, GND 와 VCC 사이의 전압) 의 차폐 와이어들 사이에서 더 우수하게 차폐되며, 짧은 신호 와이어들은 동일한 전압 (예를 들어, GND/GND 쌍 또는 VCC/VCC 쌍) 의 와이어들 사이에서 라우팅될 수 있다. 동작 (1035) 에서는, 신호 라인들을 기준 전압에 대하여 단일의 더 큰 와이어로 라우팅하는데 사용되지 않는 하나 이상의 트랙을, 차폐 메시 내의 동일한 기준 전압의 인접 와이어들과 결합한다. 도 13 에 도시되어 있고 상술된 바와 같이, 인접 와이어들을 결합시키기 위한 다양한 방법들 (예를 들어, 상이한 전압의 인접 차폐 라인들을 넓히기 위하여 트랙을 분할하는 것, 동일한 전압의 인접 차폐 라인들 사이의 영역을 충진시키는 것, 또는 트랙을 하나의 인접 차폐 라인과 결합시키는 것 등) 은 차폐 라인들을 넓히는데 사용될 수 있다.

도 25 는 본 발명의 일 실시형태에 따른 미차폐 라인들에 대한 윈도우를 갖는 차폐 메시 내의 신호 라인들을 라우팅하기 위한 방법을 도시한 것이다. 이 방법은, 설계되는 IC 의 표현에서의 와이어 및 루트의 혼잡 레벨에 대한 컴퓨터 지원 설계 시스템에 의한 분석의 결과로서 시작할 수도 있다. 이것은 컴퓨터 지원 설계 시스템에 의한 라우팅 프로세스의 초기 단계에서 발생할 수도 있다 (예를 들어, 설계에서의 혼잡 레벨 또는 설계에 따른 IC 의 원하는 가용 공간 내의 신호 라인 및 다른 라인을 라우팅하는데 사용 가능한 공간의 추정과 같이, 설계에서의 혼잡 추정이 실제 라우팅 동작 후에 결정될 수도 있음). 이 방법에서, IC 표현의 적어도 하나의 레이어의 적어도 일부는 컴퓨터 지원 설계 시스템에 의해 저장 및 조작되는 설계의 표현으로 도입되었던 차폐 메시를 포함한다. 혼잡 레벨의 분석은 차폐 메시의 존재를 고려하며, 이것은 설계되는 IC 상의 신호 라인들과 같은 라인들의 라우팅용으로 사용 가능한 영역을 감소시킨다. 그 분석은 IC 표현에서의 혼잡 레벨을 결정한다. 혼잡 레벨이 허용 불가능하게 되었다고 결정하면 (예를 들어, IC 의 영역에서 원하는 사이즈가 주어질 때, 그 IC 상의 라인들의 성공적인 라우팅을 수행하기에 배선 밀도는 너무 높거나, 배선 밀도가 라인의 최소 폭과 같이 소정 설계 룰을 초과함), 컴퓨터 지원 설계 시스템은 차폐 메시에 윈도우를 도입하는데, 여기서, 윈도우는, 적어도 부분적으로 그 윈도우를 둘러싸거나 그 윈도우에 인접한 차폐 메시에서의 차폐 밀도 보다 적어도 더 낮은 차폐 밀도를 가진다. 윈도우의 사이즈는, 윈도우에서 차폐되지 않는 신호 라인들의 작은 길이만이 존재함을 보장하기 위하여 제한될 수도 있다. (더 긴 길이의 미차폐 신호 라인들로 인하여 신호들을 더 커플링시키기 쉬운 더 긴 길이의 미차폐 신호 라인들 대신) 더 작은 길이 사이의 미차폐 신호 라인들 간의 최소 커플링을 허용할 수도 있다. 따라서, 윈도우 사이즈는 그 사이즈를 제한하도록 설계될 수도 있으며, 차례로, 이것은 윈도우 내의 임의의 미차폐 신호 라인들의 사이즈 (예를 들어, 길이) 를 제한한다.

컴퓨터 지원 설계 시스템에 의해 수행되는 동작 (1041) 에서는, 적어도 2 개의 기준 전압 (예를 들어, VCC 및 GND) 에 대한 기준 전압 와이어들의 메시와 함께 그 메시 내의 윈도우를 생성한다. 이것은 차폐 메시의 표현에서의 윈도우의 표현을 생성하는 컴퓨터 지원 설계 시스템의 결과로서 발생할 수도 있다. 본 발명의 일 실시형태에서, 윈도우는 더 넓은 차폐 와이어들에 의해 둘러싸여 그 윈도우에 의해 야기되는 차폐 메시 내의 임피던스가 감소되며, 본 발명의 다른 실시형태에서는, 상이한 전압의 차폐 와이어들의 더 드문 세트가 윈도우에서 사용된다. 동작 (1043) 에서는, 각각이 레이어 내의 적어도 하나의 기준 전압 와이어들에 인접한 메시 내 제 1 신호 와이어들을 라우팅하며, 동작 (1045) 에서는, 각각이 레이어 내의 2 개의 다른 신호 와이어 사이에 존재하는 윈도우 내 제 2 신호 와이어들을 라우팅한다. 제 2 신호 와이어들 중 일부는 전체적으로 윈도우 내에 존재할 수도 있으며, 제 2 신호 와이어들 중 일부는 부분적으로 윈도우 내에 존재하고 메시에서 부분적으로 차폐될 수도 있다. 신호 무결성 분석은 제 2 신호 와이어들에 대하여 수행되어, IC 에서의 신호 무결성이 유지되는지 여부가 결정될 수도 있다.

도 26 은 본 발명의 일 실시형태에 따른 차폐 메시의 윈도우에서 미차폐되거나 부분적으로 차폐된 신호 라인들을 라우팅하기 위한 방법을 도시한 것이다. 동작 (1051) 에서는, 기준 전압 와이어들의 메시에 의해 차폐되지 않을 수 있는 신호 와이어의 최대 (허용가능) 미차폐 길이를 결정한다. 본 발명의 일 실시형태에서는, 신호 디커플링을 결정하기 위하여, 구동기, 와이어 및 인접 와이어들의 RLC (저항, 인덕턴스 및 캐패시턴스) 모델이 사용된다. 인접체는 어그레서로서 알려져 있으며, 라우팅되는 신호 라인은 빅팀으로서 알려져 있다. RLC 모델은, 최악의 경우의 어그레서가 "빅팀" 의 미차폐 부분을 따라 존재한다고 가정한다. RLC 모델은, 신호 무결성을 평가할 때에 신호 와이어의 최대 미차폐 길이를 결정하기 위하여 최악의 경우의 에지 레이트 (또는 인덕턴스에 대한 전류 기울기) 의 효과를 분석하는데 사용된다. 동작 (1053) 에서는, 신호 와이어가 최대 미차폐 길이 보다 더 작은 미차폐 길이로 라우팅될 수 있는지 여부를 결정한다. 만약 그 신호가 최대 미차폐 길이 보다 더 작은 미차폐 길이로 라우팅되지 않으며 동작 (1055) 에서 신호 와이어의 어그레서의 차폐 길이가 증가될 수 없다고 결정되면, 동작 (1057) 에서는, 신호 와이어에 대한 신호 무결성을 획득하기 위하여 종래의 방법 (예를 들어, 버퍼/리피터를 삽입하는 것, 구동기를 사이징하는 것, 신호 와이어와 동시에 천이하지 않는 또 다른 인접 신호 라인들을 선택하는 것, 신호 와이어와 어그레서 사이의 간격을 증가시키는 것, 신호 와이어를 넓히는 것, 차폐 와이어를 추가하는 것 등) 을 적용한다. 그렇지 않으면, 동작 (1059) 에서 기준 전압 와이어들의 메시에서 어그레서를 차폐한다 (예를 들어, 차폐 메시에서 차폐되지 않는 어그레서의 일부를 감소시킴).

본 발명의 일부 실시형태들은, IP 블록의 내부 신호들 근방에서 라우팅되는 미지의 신호들에 의해 야기되는 신호 무결성에 대한 걱정없이 IP 블록 (예를 들어, 블록 (903) 과 같은 소정의 블록) 용 영역을 통하여 또는 그 영역 상으로 외부 신호들이 라우팅되게 한다.

도 27 은 본 발명의 일 실시형태에 따른 차폐 메시 내 회로의 소정 블록 (예를 들어, IP 블록) 영역을 통하여 신호 라인들을 라우팅하기 위한 방법을 도시한 것이다. 동작 (1061) 에서는, 기준 전압 와이어들의 메시 내 회로의 소정 블록 (예를 들어, IP 블록) 의 와이어들의 적어도 일부를 차폐한다. 동작 (1063) 에서는, 소정 블록의 와이어들로부터 신호 와이어를 차폐하는 메시를 통하여 회로의 소정 블록의 일부가 아닌 신호 와이어를 라우팅한다. 만약 동작 (1065) 에서 회로의 소정 블록의 신호 라인들의 일부가 재-라우팅되는 것이 바람직하다고 결정하면, 동작 (1067) 은 차폐 메시 내의 신호 라인들의 그 일부를 라우팅한다. 따라서, 차폐 메시가 (IC 의 평면도에서) IP 블록용 라우팅 영역에 추가된 후, IP 블록에 의해 정의된 영역을 통하여 또는 그 영역 상으로 다른 블록에 대한 신호 와이어들이 라우팅될 수 있으며, IP 블록의 와이어들 중 일부가 재-라우팅될 수 있다.

도 31 은 디커플링 캐패시턴스를 갖는 차폐 메시를 포함하는 IC 를 설계하는 방법 (1250) 을 나타낸 흐름도를 도시한 것이다. 이 방법은 도 28b 또는 29b 에 도시되어 있는 차폐 메시를 설계할 때에 사용될 수도 있다. 그 방법 (1250) 은, 디커플링 캐패시턴스의 타겟 (원하는) 양을 결정하는 동작 (1251) 을 포함한다. 동작 (1253) 에서는, 가용 라우팅 자원의 양이 추정된다. 동작 (1255) 에서는, 차폐 메시 내의 추가적인 기준 전압 라인들 (디커플링 캐패시턴스 라인들로서 기능함) 의 추가를 위하여 차폐 메시 내의 트랙을 유지하기 위하여, 가용 라우팅 자원의 일부가 공제된다. 동작 (1257) 에서는 차폐 메시의 표현 (예를 들어, 컴퓨터 지원 설계 표현) 이 생성되며, 동작 (1259) 에서는, 신호 라인들의 표현이 차폐 메시에서 라우팅된다. 만약 신호 라인들이 라우팅된 후에 차폐 메시 내의 갭 (예를 들어, 라인 (1201C) 와 라인 (1201D) 사이의 갭) 을 사용할 수 있으면, 동작 (1261) 에서는, 디커플링 캐패시턴스의 양을 원하는 디커플링 캐패시턴스의 양 까지 증가시키도록 추가적인 기준 전압 라인들이 추가될 수도 있다.

도 33 은 수개의 상이한 타입의 차폐를 메시에 포함하는 차폐 메시의 예를 도시한 것이다. 도 33 은 IC 의 일부의 평면도이며, IC 의 2 개의 라우팅 레이어를 도시하고, 또한, IC 의 하위 레이어 상에 존재하는 일정한 로직 (로직 (A, B, 및 C)) 을 도시한 것이다. 차폐 메시 (1301) 는 4 개의 이중 레이어 차폐 메시 (1310, 1312, 1314 및 1316) 및 적어도 8 개의 단일 레이어 차폐 메시 (1302, 1303, 1304, 1305, 1306, 1307, 1308 및 1309) 를 포함한다. 또한, 어떠한 차폐 와이어들도 포함하지 않는 미차폐 영역이 존재하기 때문에, 이들 영역에서의 임의의 신호 라인들은 차폐되지 않는다. 미차폐 영역은 로직 A (1370) 를 포함하는 영역, 로직 B (1371) 를 포함하고 단일 레이어 차폐 메시 (1302, 1304, 1306 및 1308) 에 의해 한정되는 영역, 및 로직 C (1372) 를 포함하는 영역을 포함한다. 또한, 도 33 에 도시된 바와 같이, 넓혀진 VDD 라인 (1324) 의 좌측 및 넓혀진 VSS 라인 (1327) 의 우측에 미차폐 영역이 존재한다. 각각의 차폐 메시는 제 1 기준 전압 (예를 들어, VDD) 을 제공하도록 설계되는 복수의 제 1 라인 (예를 들어, 라인 (1321, 1323, 1324, 1326, 1336, 1338, 1331, 1333, 1341, 1343, 1345 및 1347)), 및 제 2 기준 전압 (예를 들어, 도 33 의 경우에는 VSS) 을 제공하도록 설계되는 복수의 제 2 라인 (예를 들어, 라인 (1320, 1322, 1325, 1327, 1330, 1332, 1335, 1337, 1340, 1342, 1344 및 1346)) 을 포함한다. 가장 큰 기준 전압 라인 (예를 들어, 라인 (1320, 1321, 1322, 1323, 1324, 1325, 1326 및 1327)) 은 차폐를 위하여 증가된 전류 반송 용량을 제공하며, 차폐 메시 내의 또 다른 기준 전압 라인들에게 배선을 (예를 들어, 커넥션 비아 (1350, 1351 및 1352) 를 통하여) 제공한다. 도 33 에서, 레이어들 사이의 커넥션 비아는 "X" 로 도시되어 있으며, 도 4 는 이중 레이어 차폐 메시에서의 커넥션 비아 (도 4 의 커넥션 비아 (301 및 303) 참조) 의 예를 사시도로 도시한 것이다. 차폐 메시의 품질을 더 개선 (예를 들어, 감소된 임피던스) 시키기 위하여, 추가적인 커넥션 비아들은 추가될 수도 있다. 또한, 커넥션 비아는 일 레이어로부터 그 일 레이어의 상하의 또 다른 레이어로 신호 라인들을 라우팅하는데 사용되는데, 예를 들어, 도 33 에 도시되어 있는 바와 같이, 커넥션 비아 (1353, 1354, 1355 및 1356) 는 로직 A (1370) 로부터 로직 B (1371) 및 로직 C (1372) 로 신호 라인들을 라우팅시킨다. 도 33 의 구조에서의 단일 레이어 차폐 메시는 도 29 의 차폐 메시와 유사하지만, 다른 방법으로, (예를 들어, 도 28 에 도시된 바와 같이) 이중 반복 패턴 차폐 메시가 도 33 의 단일 레이어와 이중 레이어 차폐 메시 모두 또는 그 중 하나에 사용될 수도 있음을 알 수 있다. 또한, 추가적인 기준 전압 라인들은 기준 전압들 (예를 들어, 도 28b 참조) 간의 바이패스 캐패시턴스를 제공하기 위하여 차폐 메시에 추가될 수도 있으며, 일반적으로, 이들 추가적인 기준 전압의 추가는 IC 의 타이밍 제한을 만족하는 방식으로 모든 신호 라인들을 성공적으로 라우팅한 후에 수행된다. 이중 레이어 차폐 메시 (1312) 는 또 다른 이중 레이어 차폐 메시 (1310, 1314 및 1316) 보다 조금 더 크고 추가적인 이중 레이어 차폐 메시 용량을 제공하며, 이와 유사하게, 또 다른 이중 레이어 차폐 메시들의 사이즈도 증가될 수 있다. 이와 유사하게, 하나 이상의 단일 레이어 차폐 메시가 넓혀진 VSS 라인 및 VDD 라인 위로 연장될 수도 있다.

다음으로, 차폐 메시 (1301) 에서의 신호 라인들의 라우팅을 도 33 에서의 로직 A, 로직 B 및 로직 C 커플링을 커플링시키는 신호 라인들에 대하여 설명한다. 또한, 추가적인 신호 라인들을 갖는 추가적인 로직 유닛은 도 33 의 차폐 메시에서 라우팅될 수도 있다. 단일 레이어 차폐 메시 (1308) 아래의 미차폐 영역에서의 로직 A (1370) 는, 그 로직 A (1370) 에서의 구동기에 의해 구동되는 출력일 수도 있는 2 개의 신호 라인 (1373 및 1374) 을 제공한다. 신호 라인 (1373) 의 제 1 미차폐 부분은 로직 A 로부터 연장되며, 단일 레이어 차폐 메시 (1308) 아래의 영역으로 라우팅된다. 커넥션 비아 (1353) 는 일 레이어 (예를 들어, 제 1 레이어) 로부터 단일 레이어 차폐 메시 (1308) 를 포함하는 또 다른 레이어 (예를 들어, 제 2 레이어) 로 신호 라인 (1373) 을 전기적으로 접속시키며, 그 지점으로부터, 신호 라인 (1373) 은 단일 레이어 차폐 메시 (1308) 내에서 및 이중 레이어 차폐 메시 (1316) 으로 라우팅되는데, 여기서, 신호 라인 (1373) 은 커넥션 비아 (1355) 를 통하여 제 1 레이어 상의 신호 라인 (1373) 의 라우팅에 전기적으로 접속되며, 신호 라인 (1373) 의 이러한 라우팅은 커넥션 비아 (1356) 에 도달할 때까지 단일 레이어 차폐 메시 (1306) 내의 가용 갭 또는 트랙을 따라 연장된다. 커넥션 비아 (1356) 에서, 신호 라인 (1373) 은 제 2 레이어에 라우팅되며, 미차폐 영역 내의 메시 (1306) 으로부터 멀리 연장되며, 로직 B 에 접속되어 로직 B 내의 입력을 구동시킨다. 도 33 으로부터, 신호 라인 (1373) 의 작은 부분만이 차폐되지 않고 이 작은 부분은 신호 라인 (1373) 에 대한 최대 허용가능 미차폐 길이일 수도 있음을 알 수 있다. 도 33 의 미차폐 영역은 "윈도우" (도 15 에 도시되어 있는 윈도우와 같이, 여기에서 설명되는 윈도우와 유사함) 로서 간주할 수도 있다.

신호 라인 (1374) 은, 신호 라인 (1374) 이 로직 A (1370) 로부터 로직 B (1372) 로의 자신의 경로 상에서 3 개의 단일 레이어 차폐 메시 및 2 개의 이중 레이어 차폐 메시를 통하여 전달되는 것을 제외하고는 신호 라인 (1373) 과 유사한 라우팅 경로를 가진다. 신호 라인 (1374) 의 제 1 미차폐 부분은 로직 A 로부터 연장되며, 단일 레이어 차폐 메시 (1308) 아래의 영역으로 라우팅된다. 커넥션 비아 (1354) 는 제 1 레이어로부터 단일 레이어 차폐 메시 (1308) 를 포함하는 제 2 레이어로 신호 라인 (1374) 을 전기적으로 접속시키며, 그 지점으로부터, 신호 라인 (1374) 은 메시 (1308) 내에서 및 이중 레이어 차폐 메시 (1316) 으로 라우팅된다. 이 메시 (1316) 에서, 신호 라인 (1374) 은 커넥션 비아를 통하여, 커넥션 비아 (1357) 이 신호 라인 (1374) 으로 하여금 라인 (1336) 과 라인 (1337) 사이에서 라우팅되게 하는 이중 레이어 차폐 메시 (1314) 내의 전기 커넥션 비아 (1357) 에 도달할 때까지 메시 (1306) 내의 가용 갭을 통하여, 먼저 이중 레이어 차폐 메시 (1314) 내에서, 그리고, 그 후, 라인 (1374) 가 커넥션 비아 (1358) 에 도달할 때 까지는 단일 레이어 차폐 메시 (1304) 내에서, 제 1 레이어 상의 신호 라인 (1374) 의 라우팅에 전기적으로 접속된다. 커넥션 비아 (1358) 에서, 신호 라인 (1374) 은 (라인 (1336 및 1337) 을 포함하는 제 2 레이어로부터) 제 1 레이어에 라우팅되며, 로직 C 로의 커넥션을 포함하는 미차폐 영역 내의 메시 (1304) 로부터 멀리 연장되는데, 여기서, 신호 라인 (1374) 은 로직 C 에 접속되어 로직 C (1372) 내의 입력을 구동시킨다. 메시의 차폐를 이용하는 것은 더 높은 전력 구동기 (예를 들어, 증폭기) 로 하여금 차폐되는 신호 라인들 (예를 들어, 라인 (1373) 및/또는 라인 (1374)) 을 구동시키도록 이용되게 할 수도 있다.

또한, 도 33 에 도시된 바와 같이, 추가적인 로직 유닛 (예를 들어, 로직 D (1380)) 은 미차폐 신호 라인들 (1381 및 1383) 을 통하여, 로직 B 및 로직 D 를 포함하는 미차폐 영역에서의 로직 B 에 접속될 수도 있음을 알 수 있다. 도 33 에 도시되어 있는 예에서, 신호 라인들 (1381 및 1383) 을 차폐없이 라우팅할 수도 있는데, 그 이유는 이러한 라인들이 충분히 짧아서 (예를 들어, 신호 라인들 (1381 및 1383) 에 대한 RLC 모델로부터 계산되는 최대 미차폐 길이는 도 33 에 도시되어 있는 라우팅된 신호 라인들 (1381 및 1383) 의 실제 미차폐 길이 보다 더 작음) 차폐가 필요없기 때문이다. 또한, 소정의 블록 (예를 들어, 자신이 일체적인 차폐 메시를 갖거나 갖지 않는 IP 블록) 은 미차폐 영역에 포함될 수도 있다.

차폐 메시 (1301) 의 대안물은, 차폐 메시 (1301) 와 유사하지만 그 메시의 하나 이상의 부분이 다른 레이어 (예를 들어, 이중 레이어 차폐 메시 (1310) 을 포함하는 2 개의 레이어 이외의 레이어) 에 존재하는 구조를 이용할 수도 있다. 예를 들어, 본질적으로 긴 단일 레이어 메시 (예를 들어, 메시 (1306 및 1308)) 와 그들의 차폐된 신호 라인들 (예를 들어, 1373 및 1374) 중 하나 이상은 이중 레이어 차폐 메시 (1310 및 1316) 를 갖는 2 개의 레이어 방향의 길이의 일부에 대하여 라우팅된 후, 커넥션 비아를 통하여 다른 레이어로 상하 라우팅되며, 그 후, 이중 레이어 메시 (1310 및 1316) 를 갖는 2 개의 레이어로 되돌아 갈 수도 있다. 따라서, 크로스오버 (crossover) 영역들 (이중 레이어 메시 영역) 사이의 단일 레이어 메시 길이는 다른 레이어에서 변할 수도 있다. 하나의 특정 실시형태에서, 차폐 신호 라인들을 갖는 이들 단일 레이어 메시 길이는 게이트 어레이 및 구조화 ASIC 에서 발견되는 것과 같이 미리-제조된 레이어 또는 미리-구성된 레이어 상에 배치될 수도 있는데, 여기서, 일부 메시 레이어는, 구성가능 레이어 상에서 라우팅 자원을 감소시키는 상이한 설계에 대하여 고정된다. 이 경우, 기준 전압들 간의 미사용 라우팅 트랙은 파워 그리드의 전류 반송 용량을 증가시키고 그 그리드에 대한 바이패스 캐패시턴스를 제공하기 위해 사용될 수 있다. 또한, 이들 라우팅 트랙의 서브세트는 리피터로 미리 구성되어, 매우 긴 거리에 걸쳐 라우팅되는 신호들의 신호 무결성 및 성능이 개선될 수도 있다.

도 34a, 34b 및 35 는 IC 를 설계하기 위한 또 다른 예시적인 방법을 도시한 것이다. 도 35 의 동작 (1450) 은, 기술 의존형 RTL 넷리스트로 변환되는 RTL (레지스터 전달 레벨) 설명으로 기술 독립형 HDL (하드웨어 설명 언어) 을 컴파일한 후에 시작될 수도 있다. RTL 넷리스트를 생성하기 위하여 다른 기술들이 사용될 수도 있다. 동작 (1450) 에서는, RTL 회로 설명 (예를 들어, RTL 넷리스트) 및 타이밍 제약 및 평면도 (있을 경우) 를 이용하여 물리적인 합성이 수행되며, 이러한 물리적인 합성은 넷리스트의 로직 프리미티브를 배치하고, 선택적으로, 혼잡 추정치 (예를 들어, 가용 라우팅 자원에 대한 라우팅 양의 추정치) 를 생성한다. 동작 (1452) 에서는, 차폐 메시를 설계한다. 차폐 메시는 혼잡 영역에서의 라우팅을 위하여 선택적인 홀 또는 윈도우를 포함할 수도 있다. 그 후, 동작 (1454) 에서는, 신호 라인들에 대한 노출 룰 및 메시 내의 우선되는 트랙의 이용에 기초하여, 차폐되거나 차폐되지 않은 레이어 또는 영역에서 신호 라인들이 라우팅된다. 이들 노출 룰은, (a) 가능할 경우, 차폐 메시 내의 대향하는 기준 전압 라인들 사이에서 긴 신호 라인들을 라우팅하는 것, (b) 차폐 메시 내의 대향하는 기준 전압 라인들 사이에서 잡음이 있는 신호 라인들 (예를 들어, 예측가능하게 높은 에지 레이트를 가짐) 을 라우팅하는 것, (c) 차폐 메시에서 클럭 라인들을 라우팅하는 것, (d) 계산된 최대 미차폐 라인 길이를 초과하는 길이를 갖는 신호 라인들을 차폐 메시에서 라우팅하는 것, (e) 또 다른 인접 신호 라인과 거의 동일한 시간에 신호 상태들 사이에서 천이하는 (예를 들어, 하이에서 로우로, 또는 로우에서 하이로) 신호 라인들을 차폐 메시에서 라우팅하는 것, 및 (f) 블록 내의 일체적인 차폐 레이어를 통하여 소정 블록 (예를 들어, IP 블록) 에 직접 접속되지 않는 신호 라인들을 라우팅하는 것을 포함한다. 또한, 여기에서는 다른 노출 룰 및 우선되는 트랙을 설명한다. 동작 (1454) 의 예시적인 결과가 도 34a 에 도시되어 있으며, 여기서, 2-레이어 차폐 메시 (1401) 는 제 1 기준 전압 (예를 들어, VSS) 을 제공하는 복수의 제 1 기준 전압 라인 (1402, 1406, 1410, 1414 및 1418), 및 제 2 기준 전압 (예를 들어, VDD) 을 제공하는 복수의 제 2 기준 전압 라인 (1401, 1408, 1412 및 1416) 을 포함한다. 이들 기준 전압 라인들 모두는 2-레이어 차폐 메시 (1401) 을 형성한다. 동작 (1454) 에서는, 차폐 메시 (1401) 을 통하여 신호 라인들 (S1 (1420), S2 (1422), S3 (1424), S4 (1426) 및 S5 (1428)) 을 성공적으로 라우팅하였다. 레이어들 사이의 커넥션 비아는 "X" 로 도시되어 있다. 신호 라인 (S6 (1430)) 은 동작 (1454) 의 제 1 성능에 의해 성공적으로 라우팅되지 않았으며, 이것은 신호 라인 (S6) 의 상위부와 하위부 간의 커넥션의 부족으로서 도 34a 에 도시되어 있다. 신호 라인을 라우팅하는 것의 이러한 실패는 도 35 의 동작 (1456) 에서 검출되며, 시스템이 동작 (1460) 을 수행하게 한다. 또한, 동작 (1456) 에서는, 신호 라인의 라우팅이 타이밍 임계 신호로 하여금 너무 늦게 하였는지 (예를 들어, 임계 경로 신호 라인의 우회가 신호 라인으로 하여금 네거티브 슬랙 (negative slack) 을 가지게 하였음) 여부를 검출하며, 만약 이것이 검출되면, 동작 (1460) 이 수행된다. 동작 (1460) 의 예시적인 결과 및 동작 (1454) 의 반복은, 차폐 라인 (1404) 의 일부가 제거 가능하고, 차폐 라인이, 라인 (1404) 용으로 이전에 준비된 트랙을 통하여 라우팅되는 것으로 도 34b 에 도시되어 있는 신호 라인 (S6 (1430A)) 의 라우팅을 허용하도록 갭을 남겨두는 차폐 라인들 (1404A 및 1404B) 을 제거하였거나 그 라인들로 대체되었음을 동작 (1460) 이 식별하는 것으로서 도 34b 에 도시되어 있다. 라우팅을 성공하였다고 동작 (1456) 에서 결정한 후, 바이패스 캐패시턴스 라인들은 기준 전압 라인들 사이의 개방 슬롯들에 추가될 수도 있다. 예를 들어, 차폐 메시 (1401A) 의 경우, 추가적인 기준 전압 라인 (예를 들어, VSS) 이 기준 전압 라인 (1410) 과 기준 전압 라인 (1412) 사이 및/또는 라인 (1416) 과 라인 (1418) 사이에서 추가될 수도 있다. 추가되는 추가적인 기준 전압 라인들의 양은 차폐 메시에 대한 디커플링 또는 바이패스 캐패시턴스의 원하는 양 또는 타겟 양에 의존한다.

비록 본 발명의 일부 실시예들이 기판 그리드와 일치되는 차폐 메시들과 함께 설명되었지만, 차폐 메시의 와이어들은 임의의 그리드와 일치되지 않을 수도 있다. 또한, 레이어 내의 차폐 메시의 와이어들은 동일한 방향으로 구동할 필요는 없다. 라우터는 신호 와이어들을 라우팅하는 동안에 차폐 메시를 기판으로 도입할 수 있으며, 라우터가 신규한 차폐 와이어들을 도입하고 중간에서 차폐 와이어와 트랙을 결합시키고 신호의 라우팅용의 일부 차폐 와이어들을 제거할 때에 루틴 동작 동안에 차폐 메시가 진화할 수도 있다.

본 발명의 일 실시형태에서, 완전히 접속된 파워 및 접지 차폐 메시는 용량성 및 유도성 커플링을 제거하도록 사용될 수 있다. 이러한 메시에 대한 메인 소스는 파워 및 접지 트렁크와 무관한 메인 파워 그리드 트렁크, 및/또는 차폐에 대하여 안정화된 다른 기준 전압이며, 이들은 비교적 잡음이 없다. 또한, 차폐 메시는 3 개 이상의 기준 전압에 접속될 수도 있다.

또한, 차폐 메시는 표준 셀 또는 게이트 어레이 라우팅 영역, 라우팅 채널 또는 하드 매크로의 최상부 상의 라우팅 채널, 데이터 버스 라우팅, 제어 버스 라우팅, 어드레스 버스 라우팅, 아날로그 신호 라우팅, 클럭 및 클럭 버스 라우팅, 또는 기타 다른 신호 라인들에서 사용될 수도 있다. 일반적으로, 기준 전압 (및 그 기준 전압을 반송하는 라인들) 은 시간에 따라 변동되도록 의도되지 않는데, 즉, 이들 라인은 시간에 따라 비교적 안정된 전압을 갖도록 의도됨을 알 수 있다. 한편, 신호 라인들은 회로 동작의 결과로서 시간에 따라 변동되도록 의도 (및 기대) 된다.

각각이 2 개 이상의 기준 전압에 완전히 접속 및 그 전압이 가해지는 2 개 이상의 혼합 메시의 경우, 자동화 칩 라우팅이 훨씬 더 확실할 수 있으며, 용량성 및 유도성 커플링으로 인한 신호 무결성 문제는 사실상 제거될 수 있다.

본 발명의 대부분의 실시형태들이 신호 라우팅 소프트웨어 (예를 들어, 배치 및 라우팅 시스템, 또는 물리적인 합성 시스템) 를 포함하는 시스템에서 사용되도록 의도되지만, 본 발명은 이러한 사용에 반드시 제한되는 것은 아니다. 비록 다른 언어 및 컴퓨터 프로그램의 사용이 가능하지만 (예를 들어, 컴퓨터 프로그램은 하드웨어를 설명하도록 기입될 수도 있고, 이에 따라, HDL 에서의 표현으로서 간주될 수도 있고, 컴파일될 수도 있으며, 또는, 일부 실시형태에서의 본 발명은 HDL 의 사용없이 생성되었던 로직 표현 (예를 들어, 넷리스트) 을 할당 및 재할당할 수도 있음), 본 발명의 실시형태들은 HDL 합성 시스템 및 물리적인 합성 시스템, 및 특히, 벤더-특정 기술/구조를 갖는 집적회로와 함께 사용되도록 설계되는 시스템에서의 사용의 콘텍스트에서 설명되었다. 널리 공지되어 있는 바와 같이, 통상적으로, 타겟 구조는 프로그램 가능한 IC 의 공급자에 의해 결정된다. 타겟 구조의 예는 NEC 의 ISSP (인스턴트 실리콘 솔루션 플랫폼) 장치 및 LSI 로직의 신속 칩 (Rapid Chip) 장치와 같은 구조화 ASIC 타겟이다. 특정 바람직한 실시형태들의 경우, 본 발명은 주문형 집적회로 (ASIC) 와 함께 이용될 수도 있다.

상술한 명세서에서, 본 발명은 특정한 예시 실시형태들을 참조하여 설명되었다. 다음의 청구범위에서 제시되는 본 발명의 범위 및 더 넓은 사상을 벗어나지 않고 다양한 변형이 가능할 수도 있음을 알 수 있다. 따라서, 본 명세서 및 도면은 제한적이라기 보다는 예시적인 것으로 간주되어야 한다.

Claims

제 1 기준 전압을 제공하도록 설계되는 복수의 제 1 메시 라인들 및 제 2 기준 전압을 제공하도록 설계되는 복수의 제 2 메시 라인들을 갖는, 집적회로 (IC) 의 적어도 하나의 레이어 내의 차폐 메시로서, 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 메시 라인들 중 적어도 하나는 상기 복수의 제 1 메시 라인들 및 제 2 메시 라인들의 또 다른 메시 라인들 보다 더 넓은, 상기 차폐 메시; 및
상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 메시 라인들 중 2 개 사이에서 상기 적어도 하나의 레이어 내에 배치되는 복수의 제 1 신호 라인들 중 적어도 하나의 신호 라인을 포함하는, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들 중 적어도 2 개과 상기 복수의 제 2 메시 라인들 중 적어도 2 개는 평행한 부분들을 가지며,
상기 평행한 부분들의 인접한 라인들은 약 1 미크론 미만의 거리 만큼 분리되는, 집적회로 장치.
제 1 항에 있어서,
상기 차폐 메시는 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 메시 라인들을 갖는 적어도 2 개의 레이어를 포함하는, 집적회로 장치.
제 3 항에 있어서,
상기 복수의 제 1 메시 라인들과 상기 복수의 제 2 메시 라인들의 모든 라인들은 폭이 약 5 미크론 미만인, 집적회로 장치.
제 1 항에 있어서,
각각이 상기 차폐 메시 내의 2 개 이상의 라인들을 합류시키는 노드들 사이에서의 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 메시 라인들의 세그먼트들의 평균 길이는 상기 복수의 제 1 신호 라인들의 평균 길이 보다 작은, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 라인들을 접속시키는 복수의 제 1 비아 (via) 들; 및
상기 복수의 제 2 라인들을 접속시키는 복수의 제 2 비아들을 더 포함하고,
상기 복수의 제 1 비아들 및 상기 복수의 제 2 비아들은, 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 라인들을 세그먼트들로 분할하는, 집적회로 장치.
제 1 항에 있어서,
상기 제 1 기준 전압은 파워이며, 상기 제 2 기준 전압은 접지인, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 신호 라인들 각각은 상기 복수의 제 1 메시 라인들 중 2 개 사이에서 인접 신호 라인들로부터 차폐되는, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들 중 적어도 하나와 상기 복수의 제 2 메시 라인들 중 적어도 하나는 서로 인접한, 집적회로 장치.
제 1 항에 있어서,
기판 내의 복수의 제 3 신호 라인들을 더 포함하고,
상기 복수의 제 3 신호 라인들은 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 메시 라인들의 서브 세트에 의해 정의되는 윈도우 내에 있으며,
상기 복수의 제 3 신호 라인들 각각은 중간에서 차폐없이 상기 복수의 제 3 신호 라인들 중 적어도 하나에 인접한, 집적회로 장치.
제 1 항에 있어서,
기판 내의 제 1 레이어 내에 배치되는 복수의 제 3 신호 라인들을 더 포함하고,
상기 복수의 제 3 신호 라인들은 상기 복수의 제 1 메시 라인들 및 상기 복수의 제 2 라인들 중 첫 번째 2 개의 라인들 내에 있으며,
상기 첫 번째 2 개의 라인들은 상기 복수의 제 3 신호 라인들 보다 실질적으로 더 넓은, 집적회로 장치.
제 1 항에 있어서,
기판 내에 배치되는 IP 블록을 더 포함하고,
상기 복수의 제 1 신호 라인들 중 첫 번째 적어도 제 1 신호 라인은 상기 IP 블록의 일부이며,
상기 복수의 제 1 신호 라인들 중 적어도 제 2 신호 라인은 상기 IP 블록의 일부가 아닌, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들은 상기 집적회로 장치의 제 1 레이어 상에 제 1 메시 라인 및 제 2 메시 라인을 포함하고,
상기 복수의 제 2 메시 라인들은 상기 집적회로 장치의 제 1 레이어 상에 제 3 라인을 포함하며,
상기 제 1 메시 라인은 상기 제 2 메시 라인과 상기 제 3 메시 라인 사이에 있는, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들은 제 1 메시 라인, 제 2 메시 라인 및 제 3 라인을 포함하고, 상기 제 1 라인은 상기 제 2 라인과 제 3 라인 사이에 있는, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들 중 적어도 2 개는 단일 라인으로 결합되는, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 신호 라인들 중 적어도 일부는 실질적으로 서로 평행한, 집적회로 장치.
제 1 항에 있어서,
상기 복수의 제 1 메시 라인들 중 적어도 하나는 트랙으로 결합되어 단일 라인을 형성하는, 집적회로 장치.
제 1 항에 있어서,
상기 차폐 메시는, 상기 집적회로 장치의 제 1 레이어 내에 배치되는 적어도 제 1 부분, 및 상기 제 1 레이어 및 제 2 레이어 내에 배치되는 적어도 제 2 부분을 포함하며,
상기 차폐 메시는, 제 1 단일 레이어 차폐 메시, 및 상기 제 1 단일 레이어 차폐 메시에 커플링되는 제 2 이중 레이어 차폐 메시를 포함하고,
상기 복수의 제 1 신호 라인들 중 적어도 제 1 신호 라인은, 상기 제 1 단일 레이어 차폐 메시에 인접한 상기 집적회로 장치의 제 1 영역에 배치되는 제 1 미차폐 부분을 포함하며, 상기 제 1 단일 레이어 차폐 메시 내에 배치되는 제 1 차폐 부분을 갖고, 상기 제 2 이중 레이어 차폐 메시 내에 배치되는 제 2 차폐 부분을 갖는, 집적회로 장치.