KR940008132B1 - 신호선간의 잡음을 억제하는 메모리 소자 - Google Patents

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Abstract

내용 없음.

Description

신호선간의 잡음을 억제하는 메모리 소자
제1도는 종래 기술에 의한 배치배선 방법의 실시예.
제2도는 제1도의 신호선 모델링의 예.
제3도는 본 발명에 의한 배치배선 방법의 일실시예.
제4도는 제3도의 신호선 모델링의 예.
제5도는 본 발명에 의한 배치배선 방법의 다른 실시예.
제6도는 제5도의 신호선 모델링의 예.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 칩내의 메모리 어레이블럭의 주변회로의 각 신호선의 배치배선방법에 관한 것이다.
반도체 메모리 장치내의 메모리 어레이블럭의 주변회로에는 소정의 데이타 신호가 실리는 데이타 버스(data bus)나 소정의 컨트롤 신호등이 실리는 컨트롤 버스(control bus)등과 같은 무수히 많은 신호선이 존재하게 되는 바, 이에 따른 신호선간의 상호 간섭문제가 발생되어 왔다. 예를 들어 티티엘(TTL)신호와 같이 불규칙한 전압레벨을 가지는 신호가 실리는 경우에는 이러한 문제가 더욱 제기되는 것으로, 이는 점차 고집적화하는 반도체 메모리 장치의 경우에는 더욱 심각한 문제로 대두하고 있는 반도체 메모리 장치의 신뢰성을 떨어뜨리는 하나의 요인으로 된다.
제1도에 종래 기술에 의한 배선배치 방법의 일 실시예를 도시하였다. 상기 제1도와 같은 신호선 배치방법은 이 분야에 통상적으로 실시되고 있는 방법으로서 이는 예를들어 금속선이나 폴리 실리콘과 같은 것으로 이루어지는 신호선들이 서로 평행 또는 적층되게 구성되거나 서로 교차하는 구성과 같은 방법으로 배치되는 형태이다. 그러나 상기 제1도와 같은 구성은 각 신호선들의 사이가 차폐없이 서로 인접하게 배치배선이 됨으로서, 신호선 고유의 저항성분과 커플링 캐패시턴스(coupling capacitance)등에 의해 임의의 신호선에서 발생된 잡음으로 인하여 바로 인접한 신호선이 영향을 받아 오동작을 일으키게 된다. 즉, 예를 들어서 임의의 신호선이 "로우(low)"에서 하이(high)"또는 "하이"에서 "로우"로 스윙(swing)동작을 할때 바로 이웃한 신호선이 상기의 스윙동작의 영향을 받아 "로우"와 같은 이전의 상태를 유지하지 못하고 순간적으로 펄스(pulse)파를 발생하는 것과 같은 글리치(glitch)현상이 유발되어 칩의 오동작을 일으키게 된다.
상기 제1도의 구성을 모델링한 것을 제2도에 도시하였다. 상기 제2도에서 (A)도는 상기 제1도의 구성을 전체 모델링한 것이고, (B)도는 상기 (A)도의 부분 상세도 및 그 등가회로도이다. 상기 (B)도를 통하여 상기 제1도와 같은 구성에서 인접한 신호선이 잡음의 영향을 받는 것을 수식으로 나타내면 다음과 같다. 먼저 다음과 같은 초기조건을 가정한다. 즉,
1. 만일 배선 A와 B가 서로 동일한 유전체의 두께 d를 가지고, 서로 동일한 너비 b를 가지고, 그 길이가 서로 동일하다면, 배선 A와 기판간의 캐패시턴스 CA=CB이다.
2.만일 배선 A와 B의 초기 전압조건이 같다면, 배선 A의 전압 VA와 배선 B의 전압 VB는 동일하다. 즉,VA=VB이다.
3.배선 A와 B의 두께가 서로 동일한 a를 가지고, 배선 A와 B의 간격은 C이다.
상기와 같은 초기조건하에서 배선 A의 임의의 잡음VA를 발생시켜 B에 VB+VB만큼의 영향을 주게 되는 과정을 수식으로 설명한다.
"V=Q/C"(여기서, Q는 전하량이고 C는 정전용량이다)를 통한 "VB=CAB─ ( VA+VA-VB)/(CAB+CB)"에서 상기의 가정 1,2,3을 적용하면 "VB=CAB VA/ (CAB+CB)"가 되어 상기의VB만큼의 잡음이 상기의 배선 B에 영향을 주게 된다. 상기의VB만큼의 잡음은 소정의 신호선이 스윙동작을 할때마다 발생이 되며 이는 메모리 쎌의 구성트랜지스터의 크기가 작은 고집적 반도체 메모리 장치의 경우에는 상당히 심각한 문제로 대두된다.
따라서 본 발명의 목적은 잡음의 발생을 최소화하는 신호선 배치방법을 제공함에 있다.
본 발명의 다른 목적은 상호선간의 잡음이 억제되어 회로의 동작이 안정화되는 반도체 메모리 장치를 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 메모리 장치의 신호선 배치방법에 있어서, 서로 이웃하는 소정의 제1 및 제2신호선 사이에 상기 제1또는 제2신호선이 천이동작을 할시에 상기 제2 또는 제1신호선이 영향을 받지 않도록 하기 위하여 전원전압 또는 접지전압과 같은 정전압레벨로 고정되는 소정의 차폐용 배선을 삽입하는 신호선 배치방법임을 특징으로 한다.
또한 상기 다른 목적을 달성하기 위하여 본 발명은, 반도체 메모리 장치의 신호선 배치배선방법에 있어서, 서로 이웃하는 소정의 제1 및 제2신호선 그룹 사이에 상기 제1 또는 제2신호선 그룹이 천이동작을 할시에 상기 제2 또는 제1신호선 그룹이 잡음이 영향을 받지 않도록 하기 위하여 정전압레벨로 고정되는 소정의 차폐용배선을 삽입하는 신호선 배치배선 방법임을 특징으로 한다. 상기에서 상기 차폐용배선은 임의의 전압으로 계속유지되며, 이는 플로팅(floating)상태와 같은 전압상태이거나 전원전압 또는 접지전압에 연결되는 상태일 수도 있음을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명을 상세히 설명한다. 설명에 앞서 본 발명에 의한 소정의 제1 및 제2신호선 사이에 삽입되는 차폐용 배선은 칩내의 메모리 어레이블럭의 주변회로에 존재하는 각 신호선사이에 설치되는 것임을 유의하기 바란다. 또한 본 발명에 의한 소정의 제1및 제2신호선 그룹 사이에 삽입되는 차폐용배선은 메모리 어레이블럭의 주변회로에 존재하는 각 신호선 그룹의 사이에 설치되는 것이다. 경우에 따라서는 칩내의 메모리 어레이블럭내에 설치될 수도 있음을 아울러 유의하기 바란다.
본 발명에 의한 신호선 배치배선 방법의 일실시예를 제3도에 도시하였다. 그리고 본 발명에 의한 상기 제3도의 구성을 모델링(modeling)한 것을 제4도에 도시하였다. 본 발명에 의한 상기 제3도의 구성에서 사선친 블럭(S1, S2, S3)이 본 발명에 의한 차폐용 배선이다. 상기의 구성에서 본 발명에 의한 차폐용 배선이 3개만 도시되었지만 이는 하나의 실시예에 불과한 것이며, 실제로 반도체 메모리 장치에 실현시에는 이는 칩내의 메모리 어레이블럭의 주변회로에 존재하는 각 신호선사이마다 설치되는 것이다. 도시된 구성에서 쉽게 이해할 수 있는 바와 같이 예를 들어서 신호선 ø1이 스윙동작을 할시에 이로부터 상기 신호선 ø1 에인접한 신호선 ø2는 삽입된 차폐용 배선이 S1블럭에 의해서 상기 신호선 ø1의 스윙동작으로부터 그 영향을 종래회로의 경우보다 적게 받는다. 그리고 이는 신호선 ø3나 ø4의 경우도 동일하게 되며, 예를 들어서 신호선 ø2가 스윙동작을 할 시에도 동일한 효과가 발생된다. 본 발명에 의한 상기 제3도의 구성에 의한 효과를 제4도를 통해서 상세히 설명한다. 상기 제4도에서 (A)도는 상기 제3도의 구서을 전체 모델링한 것이고, (B)도는 상기 (A)도의 부분 상세도 및 그 등가회로도이다. 상기 (B)도를 통하여 상기 제3도와 같은 구성에서 인접한 신호선이 잡음의 영향을 받는 것을 수식으로 나타내면 다음과 같다. 먼저 다음과 같은 초기조건을 가정한다. 즉,
1. 만일 배선 A와 C와 B가 서로 동일한 유전체 두께 d를 가지고, 또한 동일한 너비 b를 가지고, 또한 동일한 길이를 가진다면, 배선 A와 기판간의 캐패시턴스 CA와 기판간의 캐패시턴스 CC그리고 배선 B와 기판간의 캐패시턴스 CB는 동일하다. 즉, CA=CB=CC이다.
2.배선 A와 C와 B가 서로 동일한 두께를 a를 가지고, 또한 동일한 길이를 가지고, 또한 배선 A와 C의 간격과 배선 C와 B의 간격이 동일하다면, 배선 A와 C의 ; 캐패시턴스 CAC와 배선 C와 B의 캐패시턴스 CCB는 동일하다. 즉, CAC=CB이다.
3.배선 A와 C와 B의 초기전압 조건이 동일하다면, 배선 A의 전압 VA, 배선 C의 전압 VC그리고 배선 B의 전압 VB는 동일하다. 즉, VA=VB=VC이다.
상기와 같은 초기조건에서 본 발명에 의한 배선배치에서 VB가VA의 영향으로VB만큼의 잡음이 증가된다.VB는 종래기술의VB와 비교하여 설명될 것이다.
VC가VA의 영향으로 VC+VC로 되는 과정을 설명하면 다음과 같다.VC값을 계산하기 위하여 공식 V=Q/C를 사용한다.
VC=CAC (VA+VA+ VC)/(CAC+CC+CB)
전술한 초기조건을 이 식에 적용하면,VC=CAC VA(2CAC+CC)로 된다. 만일 종래의 기술과 본 발명의 초기조건이 동일하다면VC는VB보다 작다. 계속하여,V는 배선 B에 영향을 미친다. 이 경우에는 다음의 식이 얻어진다.
VB=CCB (VC+VC-VB)/(CCB+CB)
초기조건을 이 식에 적용하면
VB=CAB VC/(CAB+CB)
이 식에VC의 값, 즉, CAC V(2CAC+CC)를 삽입하면,
VB)={CAB/(CAB+CB)}{CAB.VA/(2CAB+CB)}
=(C2 AB VA)/({(CAB+CB)(2CAB+CB)}
={(CAB.VA)/(CAB+CB)}.{CAB/(2CAB+CB)}가 된다.
이 식에서 항{CAB/(2CAB+CB)}1이다.
종래기술과 본 발명의 따른 초기조건이 동일하다면VB＜VB가 됨을 쉽게 이해할 수 있을 것이다. 결과적으로 배선 B의 전압 VB가 잡음VA에 영향을 받는다 하더라도 VB+VB의 값음 작아진다.
이는 배선 A와 배선 B사이에 삽입된 배선 C의 잡음VC의 효과와 더불어 배선 C가 예를 들어 전원전압선에 연결되는 경우 결합효율(coupling efficiency)이 떨어져 이웃하는 배선사이에 전달되는 잡음을 억제할 수 있다.
상기한 수식을 통해서 알 수 있는 바와 같이 본 발명에 의한 차폐용 배선은 서로 이웃하는 신호선 사이에 설치되어 완충작용을 하므로서 종래 기술의 문제점을 해결하게 된다.
본 발명에 의한 신호선 배치배선 방법의 다른 실시예를 제5도에 도시하였다. 그리고 본 발명에 의한 상기 제5도의 구성을 모델링한 것을 제6도에 도시하였다. 본 발명에 의한 상기 제5도의 구성에서 사선친블럭(S11)이 본 발명에 의한 차폐용배선이다. 상기 제3도의 구성의 경우에는 메모리 어레이블럭이 주변회로에 존재하는 신호선과 신호선 사이에 차폐용 배선을 설치하였지만, 상기 제5도의 구성의 경우에는 메모리 어레이블럭내에 또는/및 메모리 어레이블럭의 주변회로에 존재하는 소정의 제1신호선 그룹과 제2신호선 그룹 사이에 차폐용 배선을 설치한 것이다. 메모리 어레이블럭내에 또는 메모리 어레이블럭의 주변회로에는 예를 들어서 로우 어드레스 신호선 그룹, 컬럼 어드레스 신호선 그룹, 로우 어드레스를 디코딩하는 신호선 그룹, 컬럼 어드레스를 디코딩하는 신호선 그룹 등이 각각 존재하게 된다. 상기와 같은 신호선 그룹들이 특히 서브-미크론(sud-micron)급의 디자인-룰(design-rule)이 적용되는 메모리 어레이블럭내에서 서로 이웃하는 경우에는, 예를 들어서 로우 어드레스 신호선 그룹이 천이 동작을 할시에 바로 이웃하는 컬럼 어드레스 신호선 그룹(이는 예로들은 것이며, 로우 어드레스 디코딩용 신호선 그룹이 상기 로우 어드레스 신호선 그룹에 바로 이웃할수도 있다.) 이 영향을 받게 된다. 이러한 경우 본 발명에 의한 차폐용 배선(S11)에 의해 전달 잡음의 효과를 간단하게 방지하게 된다. 이와 같이 완충 작용을 하는 본 발명에 의한 차폐용 배선(S11)은, 메모리 어레이블럭내에, 또는 메모리 어레이블럭의 주변회로에, 또는 메모리 어레이 블럭내와 주변회로에 각각 용이하게 실시할 수 있는 것이다. 상기 제6도의 모델링은 상기 제4도와 같은 방법에 의거하며, 그 설명은 생략한다.
상기한 제3도 및 제5도와 같은 본 발명에 의한 차폐용 배선은 금속선이나 폴리실리콘과 같은 것으로 이루어지는 신호선들과 마찬가지로 동일한 재질로 쉽게 실현할 수 있으며, 그 전압레벨은 플로팅 상태를 유지하는 임의의 배선이나 전원선(VCC라인/Vss라인)을 이용하여 고정시킬 수 있게 된다. 그리고 본 발명에 의한 상기 제3도의 차폐용 배선은 칩내의 메모리 어레이블럭의 주변회로에 다수로 존재하는 신호선들의 사이사이마다 설치하게 되는데, 이를 상기 메모리 어레이블럭내에 적용할 시에는 집적도를 고려하여야 함을 유의하여야 할 것이다.
상술한 바와 같이 본 발명에 의한 차폐용 배선은 소정의 서로 이웃하는 신호선 사이의 결합캐패시턴스에의한 잡음전달경로를 차단하여 칩내의 메모리 어레이블럭의 주변회로의 각 신호선에서 발생하는 잡음문제를 해결하고, 또한 제1신호선 그룹과 제2신호선 그룹 사이의 잡음 경로를 차단하므로서, 칩의 오동작을 방지하는등 결과적으로 반도체 메모리 장치의 신뢰성을 향상시킨다.

Claims (2)

  1. 동일칩상에 메모리쎌이 배열되는 쎌어레이영역과, 상기 메모리쎌의 선택을 구동하기 위한 주변회로가 배열되는 주변회로영역을 가지는 반도체 메모리장치의 신호선 배치방법에 있어서, 상기 주변회로영역내에 서로 이웃하는 소정의 제1 및 제2신호선 사이에 상기 제1 또는 제2신호선이 스윙동작을 할시에 상기 제2 또는 제1신호선이 영향을 받지 않도록 하기 위하여 전원전압 또는 접지전압과 같은 정전압레벨로 고정되는 소정의 차폐용 배선을 삽입함을 특징으로 하는 반도체 메모리 장치의 신호선 배치 방법.
  2. 반도체 메모리 장치의 신호선 배치배선 방법에 있어서, 서로 이웃하는 소정의 제1 및 제2신호선 그룹사이에 상기 제1 또는 제2신호선 그룹이 천이동작을 할시에 상기 제2 또는 제1신호선 그룹이 잡음의 영향을 받지 않도록 하기 위하여 정전압레벨에 고정되는 소정의 차폐용 배선을 삽입함을 특징으로 하는 반도체 메모리 장치의 신호선 배치배선 방법.
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