KR100307046B1 - 패드의하부에캐패시터를구비하는반도체장치 - Google Patents

Abstract

본 발명은 패드의 하부에 캐패시터를 구비하는 반도체장치에 관한 것으로, 회로나 공정의 변경없이 패드 하부의 면적을 이용하여 전원전압과 접지전원 사이에 캐패시턴스 성분을 증가시켜 출력 슬루 레이트(output slew rate) 특성을 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

패드의 하부에 캐패시터를 구비하는 반도체장치

본 발명은 패드의 하부에 캐패시터를 구비하는 반도체장치에 관한 것으로, 특히 DRAM에서의 전원전압단과 접지단 사이에 캐패시턴스 성분을 증가시켜 반도체소자의 출력 슬루 레이트를 향상시키는 기술에 관한 것이다.

반도체소자의 패드는 입력/출력, 어드레스 및 콘트롤을 할 수 있는 기능과 패키지시 본딩할 수 있도록 일정한 면적을 가지고 형성된다.

또한, 반도체소자가 고집적화됨에 따라 반도체 기능이 더욱 복잡하게 되고, 패드의 개수도 증대된다. 그로인하여 많은 패드의 개수와 여기에 대응하는 보호회로 면적이 칩 크기에 상당한 장애요소가 되고 있다.

DRAM 의 동작을 간단하게 표현하면 도 1a 에 도시된 것과 같이 데이타의 출력단(x)에 (1)이 출력되면 내부저항 때문에 전원전압(Vcc)이 내려가고, 데이타 출력단에 (0)이 출력되면 내부저항 때문에 접지단의 전압(Vss)이 올라간다.

상기와 같은 노이즈로 인한 데이타 출력의 슬루 레이트가 늦어지는 현상을 방지하기 위하여 전원전압단과 접지단 사이에 캐패시턴스 성분을 첨가하여 순간적으로 부족한 전하량을 보충하여 노이즈를 줄여 왔으나, 최근에 DRAM 기술이 발전함에 따라 소자의 크기가 점점 줄어들고, 캐패시턴스양도 같이 줄어들어 데이타 출력의 슬루 레이트도 줄어들게 된다.

상기와 같은 현상을 방지하기 위해서 Vcc 와 Vss 사이에 캐패시터를 많이 구성해 주어야 하는데, 일반적으로 허용 면적이 없다. 또한 칩의 사이즈가 줄어듦에 따라 이미 구성되어 있는 캐패시턴스 성분도 점점 작아진다.

16DRAM의 경우 제품에 따라 동작하는 입력/출력 핀의 수는 4, 8, 16개가 있지만 입력/출력 패드수는 16개를 다 구성해 준다. 즉, 사용은 제품의 사양에 따라 4, 8, 16으로 다를 수 있지만 패드의 구성은 16개 모두를 한다. 이러한 현상을 16SDRAM에 국한 되는 것이 아니라 일반적인 현상이다.

DRAM의 패드는 일반적으로 도 1b 와 같이 구성되어 있고, 본딩시 발생하는 충격에 의해서 절연충이 깨어져 리키지(leakage)가 발생하는 현상을 줄이기 위하여 패드(18) 아래부분은 n-웰(14)으로 접합을 형성한다. 또한, 패드 아래에는 본딩시 발생하는 충격에 의해 여러가지 문제가 발생할 가능성 때문에 어떠한 회로도 삽입하지 않는 것이 일반적이다.

그리고, 16개의 입력/출력 패드가 구성되어 있지만, 제품의 사양에 따라 ×4로 제품을 구성하는 경우는 12개의 패드가 ×8로 제품을 구성하는 경우는 8개의 패드가 본딩도 되지 않은 채 제품속에 포함되어 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 사용하지 않는 여유분의 패드의 하부에 캐패시터를 형성함으로써 데이타 출력단의 슬루 레이트를 개선하여 반도체소자의 특성 및 신뢰성을 향상시키는 패드의 하부에 캐패시터를 구비하는 반도체장치을 제공하는데 그 목적이 있다.

도 1a 는 종래기술에 따른 슬루 레이트 관련 DRAM 동작도.

도 1 b 는 종래기술에 따른 DRAM을 구성하는 패드의 단면도.

도 2a 는 본 발명에 따른 패드의 단면도.

도 2b 는 본 발명에 따른 패드의 평면도.

◈ 도면의 주요부분에 대한 부호의 설명

10, 20 : 반도체기판 12, 22 : p-웰

14, 24 : n-웰 16, 34 : 층간절연막

18, 36 : 패드 26 : n+확산층

28 : 게이트 전극 30 : 비트라인 콘택 플러그

32 : 비트라인 40 : 금속배선

50 : NMOS 소오스 60 : PMOS 웰 픽업

이상의 목적을 달성하기 위한 본 발명에 따른 패드의 하부에 캐패시터를 구비하는 반도체장치는,

여분의 입/출력 패드를 구비하는 반도체장치에 있어서,

상기 입/출력 패드가 형성될 부분의 p형 반도체기판에 n+확산층이 구비되는 n-웰과,

상기 n+확산층까지 연장되고 풀-다운 트랜지스터인 NMOS의 소오스와 연결되어 있는 접지전원 단자와 연결되는 게이트 전극과,

상기 반도체기판에서 비트라인으로 예정되는 부분의 n+확산층과 접속되는 비트라인 콘택 플러그와,

상기 비트라인 콘택 플러그와 접속되는 동시에 풀-업 트랜지스터인 PMOS의 소오스와 연결되어 있는 전압전원 단자와 연결되는 비트라인을 구비하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 는 본 발명에 따른 DRAM의 패드를 도시하는 단면도이고, 도 2b 는 본 발명에 따른 DRAM의 패드를 도시하는 평면도이다.

먼저, 게이트 전극(28)은 입력/출력 풀다운 트랜지스터로 사용되는 NMOS의 소오스쪽인 접지전원(Vss)에 연결되어 있고, 상기 게이트 전극(28)을 NMOS의 소오스(50)까지 연장시켜 이미 형성되어 있는 비트라인 콘택 플러그(30)에 의해 마스크의 수정 작업없이 연결시킬 수 있다. 이때, 상기 게이트 전극(28)의 전압은 NMOS의 소오스(50)와 같이 Vss와 최단거리로 인가한다.

다음, 비트라인(32)은 입력/출력 풀업 트랜지스터로 사용되는 PMOS의 소오스쪽인 전원전압(Vccq)과 연결하거나 PMOS의 웰 픽업(well pick-up : 60)과 연결된다. 또한 상기 비트라인(32)을 PMOS 웰 픽업까지 연장시키면 비트라인 콘택 플러그(30)에 의해 마스크의 수정 작업없이 연결시킬 수 있다. 이때, 상기 PMOS의 n-웰에 n+이온을 주입하여 소오스/드레인 영역을 형성한 다음, Vcc전압을 인가하여 어큐뮬레이션(accumulation) 모드에서 동작하게 하고, 상기 비트라인(32)의 전압을 PMOS의 소오스와 PMOS의 웰 픽업(60)과 같이 Vccq와 최단거리로 인가한다. (도 2a, 도 2b참조)

상기와 같은 방법은 외부와 연결하지 않는 패드에 있는 MOS에 캐패시터 전원을 연결하거나, 제품 사양이 ×16이어서 16개의 패드를 다 사용하는 경우는 어드레스-핀이 여유분이 생겨 사용되지 않는 경우도 있으며, 이때에는 사용하지 않는 어드레스-핀의 하부에 있는 MOS에 캐패시터의 전원을 연결하여 사용한다.

이상에서 설명한 바와같이 본 발명에 따른 패드의 하부에 캐패시터를 구비하는 반도체장치는, 외부와 연결하지 않는 패드에 있는 MOS에 캐패시터의 전원을 연결하거나, 회로나 공정의 변경없이 패드 하부의 면적을 이용하여 전원전압과 접지전원 사이에 캐패시턴스 성분을 증가시켜 ESD, 래치업 및 출력 슬루 레이트 특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키는 이점이 있다.

Claims (2)

1. 여분의 입/출력 패드를 구비하는 반도체장치에 있어서,

   상기 여분의 입/출력 패드가 형성될 부분의 p형 반도체기판에 n+확산층이 구비되는 n-웰과,

   상기 n+확산층까지 연장되고 풀-다운 트랜지스터인 NMOS의 소오스와 연결되는 접지전원 단자와 접속된 게이트 전극과,

   상기 반도체기판에서 비트라인으로 예정되는 부분의 n+확산층과 접속되는 비트라인 콘택 플러그와,

   상기 비트라인 콘택 플러그와 접속되는 동시에 풀-업 트랜지스터인 PMOS의 소오스와 연결되는 전압전원 단자에 접속된 비트라인을 포함하여 구성됨을 특징으로 하는 구비하는 패드의 하부에 캐패시터를 구비하는 반도체장치.
2. 제 1 항에 있어서,

   상기 게이트 전극이 NMOS의 소오스까지 연장되어 레이아웃의 변경없이 접지전원과 연결되는 것을 특징으로 하는 패드의 하부에 캐패시터를 구비하는 반도체장치.