KR100304676B1 - 지연시간의 증가없이 소정의 용량치로 설정가능한 반도체 장치및 그 제조방법 - Google Patents

지연시간의 증가없이 소정의 용량치로 설정가능한 반도체 장치및 그 제조방법 Download PDF

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Abstract

반도체 장치가 입출력부, 내부회로부, 용량부를 구비한다. 이 입출력부에 신호가 입력되거나 이 입출력부로부터 신호가 출력된다. 내부회로부는 입출력부로 입력된 신호를 수신하거나, 이 입출력부를 통해 신호를 출력한다. 용량부는 입출력부에 부가된 용량을 포함한다. 신호전송선을 통해 내부회로부로부터 입출력부로 신호가 출력된다. 이 신호전송선과는 다른 도선상에 용량부가 제공된다.

Description

지연시간의 증가없이 소정의 용량치로 설정가능한 반도체 장치 및 그 제조방법 {SEMICONDUCTOR DEVICE WHICH CAN BE SET TO PREDETERMINED CAPACITANCE VALUE WITHOUT INCREASE OF DELAY TIME AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치에 관한 것이다. 특히, 본 발명은 입력단자의 용량치를 조정하기 위한 소자를 갖는 반도체 장치에 관한 것이다.
최근, 메모리 버스 등의 고속화로 인해, DRAM 등과 같은 메모리장치의 입력단자용량치는 그 최대치 뿐만아니라 최소치도 규격으로 규정되었다. 이러한 이유 때문에, 입력단자용량의 하한치를 채우기 위해서 용량소자를 입력단자에 접속시킬 필요가 있었다.
종래, 이러한 입력단자의 용량치를 조정하기 위한 소자 (이하, 용량조정용 소자라고 함) 로서, 도 1 에 도시된 바와 같은 기술이 일본 특개평 제 3-138962 호 공보에 개시되어 있다.
도 1 에 도시된 바와 같이, 입력회로부 (502) 가 배선 (508) 에 의해서 본딩 패드 (500) 에 접속되어 있다. 이 본딩 패드 (500) 에 인접하여, 복수의 MOS형 용량소자 (504, 505 및 506) 가 배치되어 있다. 이들 MOS형 용량소자 (504, 505 및 506) 의 하부전극은 접지된 실리콘 기판이다. 이 실리콘 기판상에는 실리콘 산화물로 이루어진 유전체막을 통해 각각의 상부전극이 제공된다. 이 각 상부전극은 퓨즈 (도시되지 않음) 를 통해서 본딩 패드 (500) 에 접속되어 있다.
MOS형 용량소자 (504 및 505) 의 퓨즈는 절단되어 있지 않으므로, 이들의 용량치는 본딩 패드 (500) 에 부가된다. MOS형 용량소자 (506) 의 퓨즈는 절단되어 있으므로, 이 용량치는 본딩 패드 (500) 에 부가되지 않는다. 이와 같이, 퓨즈의 사용에 의해 부가 용량치가 조정가능해지게 된다.
그러나, 이러한 MOS형 용량소자는 일반적으로 큰 면적을 필요로 하며, 또한, 이것을 형성하기 위한 공정을 별도로 필요로 한다. 여기서, 이 MOS형 용량소자 (504, 505 및 506) 대신에 PN 접합형 용량소자를 사용하는 경우에서도, 일반적으로는 큰 면적이 필요하며, 이것을 형성하기 위한 공정이 별도로 필요하다.
본 발명의 발명자는, 입력회로부의 입력회로가 절연게이트 전계효과 트랜지스터 (이하, MOS트랜지스터라고 함) 로 구성됨에 주목하였다. 그 결과, 본 발명의 발명자는 입력회로부를 동작시키기 위한 MOS트랜지스터 (상술한 입력회로의 MOS트랜지스터) 와는 별도로, 용량조정용 소자로서의 MOS트랜지스터 (MOS형 용량소자 (504, 505 및 506) 를 대신하는 MOS트랜지스터) 를 형성해야 한다고 생각하였다.
MOS트랜지스터의 본 장치공정에 의해 용량조정용 소자로서의 MOS트랜지스터를 형성한다. 이에 의해, 용량조정용 소자의 용량절연막이 되는 게이트 산화막을 약 1Onm 정도로 얇게 함으로써, 용량조정용 소자가 차지하는 면적을 감소시킬 수 있다. 또한, 이 MOS트랜지스터는 입력회로부 동작용 MOS트랜지스터와 동시에 형성가능하다. 따라서, 용량조정용 소자의 형성 공정이 별도로 필요하지 않게 된다.
예를 들면, 이러한 장치 공정 (device process) 을 이용하여 각각이 약 1O nm 의 게이트산화막을 가진 MOS트랜지스터들로 구성된 용량조정용 소자를 형성한 경우, 동일한 성능을 갖는 PN 접합형 용량소자 면적의 1/6 이하로 그 면적을 축소시킬 수 있다.
이 경우, 입력회로부를 동작시키기 위한 MOS트랜지스터 및 용량조정용 소자로서의 MOS트랜지스터 각각과 본딩 패드와의 사이에, 각 게이트 산화막의 정전파괴를 방지하기 위한 입력보호저항을 형성할 필요가 있다.
여기서, 본딩 패드에 인가된 입력신호가 입력회로부로 전달될 때의 지연량은, 본딩 패드와 입력회로부 사이의 저항치 (R) 와 용량치 (C) 와의 곱에 의해 결정된다.
배선의 기생저항치는 입력보호저항의 저항치보다 매우 작다. 따라서, 저항치 (R) 는 입력보호저항의 저항치 (Rp) 에 따라서 결정된다. 한편, 용량치 (C) 는, 입력회로부와 입력보호저항 사이의 노드 (접점) 에 기생하는 배선 및 소자의 기생용량 (CA) 및 용량조정용소자로서 기능하는 MOS트랜지스터의 용량 (CB) 으로 구성된다. 따라서, 본딩 패드에 인가된 입력신호가 시정수 Rp ×(CA+ CB) 에 대응하는 시간만큼 지연되어 입력회로부로 전파된다.
도 2 는 이 때의 신호파형을 나타낸 것이다.
도 2 에서, 참조번호 610 은 본딩 패드에서의 신호파형을 나타낸다. 참조번호 620 은 시정수 Rp ×(CA+ CB) 에 대응하는 시간만큼 지연되어 전파된 입력회로부에서의 신호파형을 나타낸다.
도 2 에서, 입력레벨은 일반적인 LVTTL (Low Voltage Transistor-Transistor Logic) 인터페이스로 표시되어 있다. 도 2 의 지연시간 (600) 에서 도시된 바와 같이, 외부에서의 신호 (610) 는 장치내부에서 오래 지연된 다음, 입력회로부로 전달된다.
실제로, 현재 일반적으로 사용되는 64M SDRAM (64 메가비트의 Synchrous Dynamic Random Access Memory) 의 경우의 지연량을 계산해 본다. 입력단자용량의 규격치는 상한이 4 pF, 하한이 2.5 pF 로 규정되며, 그 중간치가 3.3 pF 이다. SDRAM 등의 고속 DRAM 에서는, 입력보호저항 후단의 장치내부의 신호지연이 장치의 액세스 속도를 증가시켜 성능을 열화시킨다.
이와 같이, 일반적으로, 입력회로부와 입력보호저항 사이의 노드에 기생하는 배선 및 소자의 기생용량 (CA) 을 억제하기 위하여, 본딩 패드와 입력회로부는 가능한 한 서로 가깝도록 설계된다. 64M SDRAM 의 경우, 기생용량 (CA) 은 약 0.1 pF 정도이다.
한편, 상기 기생용량 (CA) 을 제외한 장치의 입력회로와 본딩 패드사이의 패드, 입력보호소자, 리드프레임 등에서의 기생 용량치는 약 1.7 pF 정도이다.따라서, 규격치를 만족시키기 위해서는, 약 1.5 pF 정도의 용량 (CB) 을 더 부가 (접속) 하여, 입력단자의 용량을 전체적으로 중간치인 3.3 pF 로 설정하는 것이 필요하게 된다. 입력보호저항의 값 (Rp) 은 약 350 Ω정도이다. 따라서, 장치내부의 신호지연시간은, 시정수로서
350 Ω×(0.1 pF + 1.5 pF) = 560 pS 로 표시된다. 이 값은 입력신호의 셋업 및 홀드 규격치 (2.0 nS 및 1.0 nS) 에 대해 무시할 수 없을 정도로 크다.
이러한 지연량은 장치에 부가된 신호에 대한 상대적인 장치동작의 지연시간으로서 발생된다. 따라서, 이러한 지연은 장치성능의 열화로 간주된다. 상술한 바와 같이, 도 1 에 도시된 종래 기술에서는, 용량조정용 소자의 형성을 위해 큰 면적이 필요하다. 따라서, 집적도는 낮아진다. 또한, 용량조정용 소자를 형성하기 위한 공정이 별도로 필요하다. 따라서, 제조공정이 복잡해져, 제조비용을 저감시키는 데 지장이 생기게 된다.
한편, 용량조정용 소자의 형성시에 MOS트랜지스터의 장치공정을 그대로 따르게 되면, 입력신호의 지연이 커져 장치성능이 열화되어 버린다.
따라서, 본 발명의 목적은, 큰 면적을 필요로 하지 않고, 제조공정을 증가시키지 않으며, 또한, 입력신호의 지연시간을 길게 하지 않으면서, 입력단 (본딩 패드) 이 소정의 용량치를 갖도록 조정할 수 있는 반도체 장치를 제공하는 것이다.
또한, 상술한 반도체 장치와 관련된 기술로서 다음과 같은 기술들을 설명한다.
먼저, 다음의 용량조정용 회로가 일본공개특허공보 (JP-A-Heisei 1-319308) 에 개시되어 있다. 이 용량조정용 회로는, 복수의 직각 평행육면체의 캐패시터들과 스위치들이 병렬로 접속된 캐패시터군과, 이 캐패시터군의 용량치를 적절히 변경시키기 위하여, 2개의 외부 단자로부터 전송된 신호에 따라서 스위치를 선택적으로 개폐하는 동작회로를 구비한다.
다음의 집적회로 진폭억제부가 일본공개특허공보 (JP-A-Heisei 3-18109) 에 개시되어 있다. 이 집적회로 진폭억제부에서, 진폭억제회로는 포지티브 위상 및 네가티브 위상의 2개 입력 단자, 및 포지티브 위상 및 네가티브 위상의 2개 출력 단자를 구비하며, 포지티브 위상 및 네가티브 위상의 출력으로부터 저항체들을 통해 네가티브 위상 및 포지티브 위상의 각 입력에 대한 네가티브 피드백을 행하고, 포지티브 위상의 입력측상에 n1세트의 병렬 보호 다이오드들 및 네가티브 위상의 입력측상에 n2세트 (또는 n1세트) 의 병렬 보호 다이오드들을 더 구비한다.
다음의 입력보호회로가 일본공개특허공보 (JP-A-Heisei 6-260636) 에 개시되어 있다. 이 입력보호회로에서, p-채널 트랜지스터와 n-채널 트랜지스터는 전원 전압단자와 접지사이에 직렬로 접속되어 있다. 이들 트랜지스터 각각의 게이트 절연막과 게이트 전극사이에는 부동게이트가 제공된다. 이 부동 게이트의 일부분에는, 소정의 전하가 주입되는 기록용 게이트가 형성된다. 각 트랜지스터의 채널 누설전류를 최소한으로 감소시키기 위한 문턱전압이 설정되도록, 기록 게이트로부터 부동 게이트로 소정의 전하가 주입된다. 따라서, 입력보호회로가 구동될 때에는 소모전력이 증가되는 것을 방지할 수 있게 된다.
다음의 'Delay Line Having A Plurality of Cells And Method for Calibrating Delay Line' 이 일본공개특허공보 (JP-A-Heisei 7-154222) 에 개시되어 있다. 이 공보에 개시된 기술에서, 지연선은 직렬로 접속되어 있는 셀들의 배열을 포함한다. 각 셀은 한 쌍의 CMOS 트랜지스터들을 구비한다. 이 한쌍의 MOS 트랜지스터들의 게이트들은 각 셀의 입력단자에 접속되며, 이 한쌍의 MOS 트랜지스터들의 드레인들은 각 셀의 출력단자에 접속된다. 각 소스단자는 디지털로 제어가능한 부하를 통하여 바이어스 전위에 접속된다. 이 부하는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구성된 배열로서, 저항 및 캐패시터를 병렬로 부가하여 셀의 전송 성능을 제어한다. 이 부하는, 직렬로 된 배열의 선택된 게이트에 논리신호를 인가함으로써 조정될 수 있다. 먼저, 바이어스 전위와 게이트들 사이의 모든 스위치들 (논리 게이트들) 이, 지연량을 최대로 증가시키기 위하여 오픈된다. 그 후, 전송신호의 천이단 (transition end) 을 시프트시키기 위하여, 스위치들이 연속적으로 오픈된다.
본 발명은 종래의 반도체 장치의 상술한 문제점들을 해결하고자 한다.
본 발명의 목적은, 큰 면적을 필요로 하지 않고, 제조공정을 증가시키지 않으며, 입력신호의 지연시간을 길게 하지 않으면서, 입력단 (본딩 패드) 이 소정의 용량치를 갖도록 조정할 수 있는 반도체 장치를 제공하는 데 있다.
본 발명의 일 양태를 달성하기 위하여, 반도체 장치는, 신호가 입출력되는 입출력부, 상기 입출력부로 입력된 상기 신호를 수신하거나 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부, 및 상기 입출력부에 접속된 용량을 포함하는 용량부를 구비하되, 상기 신호는 신호전송선을 통해 상기 내부회로부로부터 상기 입출력부로 출력되며, 상기 용량부는 상기 신호전송선과는 별도의 도선상에 제공된다.
본 발명의 다른 양태를 달성하기 위하여, 반도체 장치는, 신호가 입출력되는 입출력부, 상기 입출력부로 입력된 상기 신호를 수신하거나 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부, 상기 내부회로부를 보호하기 위해, 상기 입출력부와 상기 내부회로부 사이의 신호전송선상에 제공되는 제 1 보호저항, 상기 입출력부에 접속된 용량을 포함하는 용량부, 및 상기 용량부를 보호하기 위해상기 입출력부와 상기 용량부 사이에 접속되는 제 2 보호저항을 구비하되, 상기 용량부와 상기 제 2 보호저항은 상기 신호전송선과는 별도의 도선상에 제공된다.
본 발명의 또다른 양태를 달성하기 위하여, 반도체 장치는, 신호가 입출력되는 입출력부, 상기 입출력부로 입력된 상기 신호를 수신하거나 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부, 상기 내부회로를 보호하기 위해 상기 입출력부와 상기 내부회로부 사이의 신호전송선상에 제공되는 제 1 보호저항, 상기 입출력부에 접속된 용량을 포함하는 용량부, 및 상기 용량부를 보호하기 위해 상기 입출력부와 상기 용량부 사이에 접속되는 제 2 보호저항을 구비하되, 상기 용량부는 상기 제 1 및 제 2 보호저항들 중 상기 제 2 보호저항을 통해서만 상기 입출력부에 접속된다.
이 경우, 상기 용량부는 복수의 절연게이트 전계효과 트랜지스터 또는 복수의 MOS형 용량소자들을 구비한다.
또한, 이 경우, 상기 내부회로부는 절연게이트 전계효과 트랜지스터를 구비하며, 상기 내부회로부의 상기 절연게이트 전계효과 트랜지스터의 게이트 절연막은, 상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들의 각 게이트 절연막 또는 상기 용량부내의 상기 복수의 MOS형 용량소자들의 각 유전체막과 그 재료 및 막두께에 있어서 동일하다.
또한, 이 경우, 상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터 각각의 소스부, 드레인부 및 채널부의 전위는 접지전위이며, 그 게이트부는 상기 도선을 통해 상기 입출력부에 접속된다.
또한, 이 경우, 상기 용량부내의 상기 복수의 MOS형 용량소자 각각의 하부전극으로 기능하는 기판의 전위는 접지전위이며, 그 상부전극은 상기 도선을 통해 상기 입출력부에 접속된다.
또한, 이 경우, 상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들 중 선택된 하나 이상의 트랜지스터의 상기 게이트부는 상기 도선을 통해 상기 입출력부에 접속되며, 상기 복수의 절연게이트 전계효과 트랜지스터들 중 상기 선택된 트랜지스터를 제외한 비선택된 트랜지스터의 상기 게이트부는 접지된다.
이 경우, 상기 용량부내의 상기 복수의 MOS형 용량소자들 중 선택된 하나 이상의 용량소자의 상기 상부전극은 상기 도선을 통해 상기 입출력부에 접속되며, 상기 복수의 MOS형 용량소자들 중 상기 선택된 용량소자를 제외한 비선택된 트랜지스터의 상기 상부전극은 접지된다.
또한, 이 경우, 상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들의 게이트 전극들과 상기 복수의 절연게이트 전계효과 트랜지스터들이 형성되는 기판사이의 용량치들은 실질적으로 서로 동일하거나, 또는, 상기 용량부내의 상기 복수의 MOS형 용량소자들의 상기 상부전극들과 상기 하부전극들 사이의 용량치들은 실질적으로 서로 동일하다.
또한, 이 경우, 상기 복수의 절연게이트 전계효과 트랜지스터들 또는 상기 용량부내의 상기 복수의 MOS형 용량소자들은 한 방향으로 서로 평행하게 배열되며, 이들의 용량치들은 상기 배열된 방향으로 순차적으로 증가되거나 감소된다.
이 경우, 상기 용량치들은 상기 배열 방향으로 등차급수적으로 또는 등비급수적으로 순차적으로 증가되거나 감소된다.
또한, 이 경우, 상기 입출력부는 본딩 패드이다.
또한, 이 경우, 상기 제 1 및 제 2 보호저항 각각은 폴리실리콘으로 형성된다.
본 발명의 또다른 양태를 달성하기 위하여, 반도체 장치는, 신호가 입출력되는 입출력부, 상기 입출력부로 입력된 상기 신호를 수신하거나 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부, 상기 입출력부를 상기 내부회로부에 접속하기 위한 제 1 배선, 및 상기 입출력부에 접속된 용량을 조정하기 위한 용량조정부를 구비하되, 상기 용량조정부는 상기 제 1 배선과는 별도인 제 2 배선에 접속되며, 상기 내부회로부에는 접속되지 않고 상기 입출력부에만 접속된다.
이 경우, 상기 반도체 장치는, 상기 내부회로부를 보호하기 위하여 상기 제 1 배선상에 상기 입출력부와 상기 내부회로부 사이에 접속되는 제 1 보호저항을 더 구비한다.
또한, 이 경우, 상기 반도체 장치는, 상기 용량조정부를 보호하기 위하여, 상기 제 2 배선상에 상기 입출력부와 상기 용량조정부 사이에 접속되는 제 2 보호저항을 더 구비한다.
본 발명의 또다른 양태를 달성하기 위하여, 입출력부로 입력된 신호를 수신하거나 상기 입출력부를 통해 신호를 출력하는 내부회로부 및 상기 입출력부에 접속된 용량을 포함하는 용량부를 가진 반도체 장치의 제조방법은, (a) 반도체 기판을 형성하는 공정, (b) 상기 반도체 기판상에 상기 내부회로부의 제 1 MOS트랜지스터의 게이트 산화막으로 기능하는 제 1 산화막을 형성하는 공정, (c) 상기 제 1 산화막상에 상기 제 1 MOS트랜지스터의 게이트 전극을 형성하는 공정, (d) 상기 반도체 기판에 상기 제 1 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정, (e) 상기 공정 (b) 를 행하는 동안, 상기 반도체 기판상에 상기 용량부의 제 2 MOS트랜지스터의 게이트 산화막으로 기능하는 제 2 산화막을 형성하는 공정, (f) 상기 공정 (c) 를 행하는 동안, 상기 제 2 산화막상에 상기 제 2 MOS트랜지스터의 게이트 전극을 형성하는 공정, 및 (g) 상기 공정 (d) 를 행하는 동안, 상기 반도체 기판에 상기 제 2 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정을 포함한다.
본 발명의 또다른 양태를 달성하기 위하여, 입출력부로 입력된 신호를 수신하거나 상기 입출력부를 통해 신호를 출력하는 내부회로부 및 상기 입출력부에 접속된 용량을 포함하는 용량부를 가진 반도체 장치의 제조방법은, (h) 반도체 기판을 형성하는 공정, (i) 상기 반도체 기판상에 상기 내부회로부의 MOS트랜지스터의 게이트 산화막으로 기능하는 제 1 산화막을 형성하는 공정, (j) 상기 제 1 산화막상에 상기 MOS트랜지스터의 게이트 전극을 형성하는 공정, (k) 상기 반도체 기판에 상기 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정, (l) 상기 공정 (i) 를 행하는 동안, 상기 반도체 기판상에 상기 용량부의 MOS용량의 유전체막으로 기능하는 제 2 산화막을 형성하는 공정, (m) 상기 공정 (j) 를 행하는 동안, 상기 제 2 산화막상에 상기 MOS용량의 상부 전극을 형성하는 공정, 및 (n) 소스 영역 및 드레인 영역이 상기 반도체 기판에 형성되지 않도록, 상기 공정 (k) 를 행하는 동안, 상기 상부 전극의 한쪽면에 위치한 상기 반도체 기판의 표면부를 마스킹하는 공정을 포함한다.
이 경우, 상기 반도체 장치의 제조방법은, (o) 상기 공정 (c) 를 행하는 동안, 상기 제 1 MOS트랜지스터의 상기 게이트 산화막을 보호하기 위한 제 1 보호저항 및 상기 제 2 MOS트랜지스터의 상기 게이트 산화막을 보호하기 위한 제 2 보호저항을 형성하는 공정을 더 포함한다.
또한, 이 경우, 청구한 19 에 따른 반도체 장치의 제조방법은, (p) 상기공정 (j) 를 행하는 동안, 상기 게이트 산화막을 보호하기 위한 제 1 보호저항 및 상기 유전체막 (E) 을 보호하기 위한 제 2 보호저항을 형성하는 공정을 더 포함한다.
도 1 은 종래 기술의 반도체 장치를 나타낸 도면.
도 2 는 입력신호의 전위와 시간간의 관계를 나타낸 도면.
도 3 은 본 발명의 제 1 실시예를 나타낸 도면.
도 4 는 본 발명의 제 2 실시예를 나타낸 도면.
도 5 는 본 발명의 제 3 실시예를 나타낸 도면.
도 6 은 본 발명의 제 4 실시예를 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100, 500: 본딩 패드 101 : 제 1 입력보호저항
102, 502 : 입력회로부 103 : 용량조정용 소자부
104, 105, 106, 204, 205, 206 : 용량조정용 소자로서의 MOS트랜지스터
107 : 제 2 입력보호저항 108, 109, 508 : 배선
109A : 배선109의 제 1 부분 109B : 배선109의 제 2 부분
110 : 입력회로부102의 MOS트랜지스터
304, 305, 306, 404, 405, 406 : 용량조정용 소자로서의 MOS형 용량소자
504, 505, 506 : MOS형 용량소자 600 : 장치내부 신호지연
610 : 본딩 패드에서의 신호파형
620 : 본 발명을 이용하지 않은 경우의 입력회로부에서의 신호파형
630 : 본 발명을 이용한 경우의 입력회로부에서의 신호파형
이하, 도면을 참조하여, 본 발명에 따른 다양한 바람직한 실시예들을 상세하게 설명한다.
도 3 은 본 발명의 제 1 실시예를 나타낸 도면이다. 입력회로부 (102) 에는 원래의 입력회로로서 기능하는 N채널 MOS트랜지스터 (110) 가 형성되어 있다. 이 MOS트랜지스터 (110) 는 P형 실리콘 기판상에 형성된 게이트 절연막 (Ek), 이 게이트 절연막 (Ek) 상에 형성된 게이트 전극 (Gk), N형 소스영역 (Sk) 및 N형 드레인영역 (Dk) 으로 이루어져 있다.
게이트 절연막 (Ek) 은 P형 실리콘 기판상에, 즉, P형 채널영역 (Ck) 상에, 열산화 (thermal oxidation) 에 의해 형성된 10 nm 의 막두께를 가진 실리콘 산화물로 형성된다. N형 소스영역 (Sk) 과 N형 드레인영역 (Dk) 은 게이트 전극 (Gk) 에 대하여 자기정합적으로 형성된다.
이 입력회로부 (102) 는 제 1 입력보호저항 (101) 을 통해 배선 (108) 에 의해 본딩 패드 (100) 에 접속된다. 제 1 입력보호저항 (101) 은 폴리실리콘으로 이루어지며, 350 Ω의 저항치를 갖는다. 이 제 1 입력보호저항 (101) 은, 본딩 패드 (100) 에 서지 (surge) 전압이 발생한 경우, 게이트 절연막 (Ek) 에서 정전파괴가 발생하지 않도록 MOS트랜지스터 (110) 의 게이트 절연막 (Ek) 을보호한다.
용량조정용 소자부 (l03) 에서는, 다수의 MOS트랜지스터들이 용량조정용 소자로서 1 방향 (도 3 에서는 가로방향) 으로 배열되어 있다. 도 3 에서는, 3개의 MOS트랜지스터 (104, 105 및 106) 가 예시되어 있다. 용량조정용 소자로서 기능하는 각각의 트랜지스터 (104, 105 및 106) 는 게이트 절연막 (E) 상에 형성된 게이트 전극 (G), N형 소스영역 (S) 및 N형 드레인영역 (D) 으로 구성된다.
게이트 절연막 (E) 은 P형 실리콘 기판상에, 즉, P형 채널영역 (C) 상에, 열산화에 의해 형성된 10 nm 의 막두께를 가진 실리콘 산화물로 형성된다. 게이트 전극 (G) 은 폴리실리콘으로 형성된다. N형 소스영역 (S) 과 N형 드레인영역 (D) 은 게이트 전극 (G) 에 대하여 자기정합적으로 형성된다.
MOS트랜지스터 (1O4, 1O5 및 106) 는 입력회로부 (102) 의 MOS트랜지스터 (110) 와 동일한 제조공정으로 제조된다. 따라서, MOS트랜지스터 (1O4, 1O5 및 106) 의 게이트 산화막 (E) 은 MOS트랜지스터 (110) 의 게이트 산화막 (Ek) 과 동일한 막두께를 갖고 동일한 재료로 구성되게 된다. 즉, 미세한 MOS트랜지스터의 장치공정을 이용하여 MOS트랜지스터 (110) 의 게이트 산화막 (Ek) 이 형성된다. 따라서, 그 막두께가 얇다.
MOS트랜지스터 (104, 105 및 106) 의 기판에 형성된 소스영역 (S), 드레인영역 (D) 및 채널영역 (C) 은 접지되며, 이에 의해 접지된 기판은 MOS 용량소자의 하부전극으로 된다. 이 기판상에 10 nm 의 막두께를 갖는 얇은 게이트 절연막(E) 은 MOS 용량소자의 상부전극으로 된다. 각 MOS트랜지스터 (1O4, 1O5 및 106) 는 MOS 용량소자의 구성을 갖는다.
MOS트랜지스터들 (104, 105 및 106) 중에서, MOS트랜지스터 (104 및 105) 의 게이트 전극 (G) 은 배선 (109) 의 제 1 부분 (109A) 에 의해 제 2 입력보호저항 (107) 의 일단에 접속된다. 배선 (109) 은 크롬이나 알루미늄 등의 금속막으로 이루어진다. 제 2 입력보호저항 (107) 의 다른 단은 배선 (109) 에 의해 본딩 패드 (100) 에 접속된다. 이 제 2 입력보호저항 (107) 은 폴리실리콘으로 구성되며, 350 Ω의 저항치를 갖는다.
이에 의해, MOS트랜지스터 (104 및 105) 의 MOS 용량치가 본딩 패드 (100)에 부가된다. 따라서, 본딩 패드 (100) 에 서지 전압이 발생한 경우에, 제 2 입력보호저항 (107) 에 의해 MOS트랜지스터 (104 및 105) 의 게이트절연막 (E) 에서의 정전파괴가 방지된다.
한편, MOS트랜지스터 (106) 의 게이트전극 (G) 은 배선 (109) 의 제 2 부분 (109B) 에 의해 접지된다. 따라서, 이 MOS트랜지스터의 MOS 용량치는 본딩 패드 (100) 에 부가되지 않는다.
배선 (109) 은 층간절연막에 형성된 콘택홀을 통해서 각 MOS트랜지스터 (1O4, 1O5 및 106) 의 게이트전극 (G) 에 접속된다.
MOS트랜지스터 (1O4, 1O5 및 106) 의 어떤 게이트전극 (G) 을 배선 (109) 의 제 1 부분 (109A) 및 제 2 입력보호저항 (107) 을 통해서 본딩 패드 (100) 에 접속할지, 및 MOS트랜지스터의 어떤 게이트전극 (G) 을 배선의 제 2 부분 (109B) 을통해 접지할지는, 배선 (109) 의 패턴에 의해 결정된다. 따라서, 본딩 패드 (100) 가 소정의 용량을 가질 수 있도록, 배선 (109) 의 패턴을 설계한다.
이 제 1 실시예에서, MOS트랜지스터 (104) 의 MOS 용량치를 C104, MOS트랜지스터 (105) 의 MOS 용량치를 C105, MOS트랜지스터 (106) 의 MOS 용량치를 C106 으로 하면, C104 = C105 = C106 의 관계가 성립된다. 즉, 동일한 유전체막 (E) 을 이용하고 있는 MOS트랜지스터 (104, 105 및 106) 가 서로 같은 면적 (게이트전극 (G) 이 서로 중첩하고 있는 게이트절연막 (E) 의 면적) 을 가지므로, C104 = C105 = C106 으로서, MOS 용량치가 서로 동일하게 된다.
MOS트랜지스터들 (104, 105 및 106) 은 동일한 MOS 용량치 (C104 = C105 = C106) 를 가진다. 따라서, 도 3 에 도시된 바와 같이, 게이트전극이 본딩 패드 (100) 에 접속되는 MOS트랜지스터들 (도 3 의 104 및 105) 은, MOS트랜지스터들 (104, 105 및 106) 의 배열 방향으로 한쪽 (도 3 의 좌측) 으로부터 선택되며, 게이트 전극 (G) 이 접지되는 MOS트랜지스터 (도 3 의 106) 는 다른쪽 (도 3 의 우측) 으로부터 선택된다. 이러한 방법으로, 배선 109 (109A 및 109B) 의 패턴구성이 용이하게 된다.
이 실시예에서, 용량조정용 소자로서 기능하는 MOS트랜지스터들 (104, 105 및 106) 은 회로소자로서 기능하는 MOS트랜지스터 (110) 와 동일한 구성으로 형성된다. 따라서, 원하는 용량을 얻는 데 필요한 면적을 감소시킬 수 있어, 제조공정을 더 간소화할 수 있다.
또한, 용량조정용 소자부 (103) 의 MOS트랜지스터들 (104, 105 및 106) 의정전파괴를 방지하기 위한 제 2 입력보호저항이, 입력회로부 (102) 를 동작시키는 MOS트랜지스터 (110) 의 정전파괴를 방지하기 위한 제 1 입력보호저항과는 별도로 형성된다. 따라서, 용량조정용 소자부 (103) 의 존재에 관계없이, 본딩 패드 (100) 에 입력된 입력신호가 짧은 지연시간내에 입력회로부 (102) 에 전달될 수 있게 된다.
상술한 바와 같이, 본 발명을 이용하지 않은 경우의 시정수는, 입력회로부와 입력보호저항 사이의 노드에 기생하는 배선 및 소자의 기생용량을 CA, 용량조정용 소자의 용량을 CB, 입력보호저항의 저항치를 Rp 로 한 경우에, Rp × (CA+ CB) 로 표시된다. 따라서, 350 Ω× (0.1 pF + 1. 5 pF) = 560 pS 의 큰 값으로 된다.
그러나, 이 실시예의 구성에서는, 용량조정용 소자의 용량 (CB) 이 신호의 전파지연에 어떠한 영향도 미치지 않는다. 그 결과, 시정수가 Rp × CA로 표시된다. 따라서, 입력보호저항 후단의 장치내부의 신호지연시간은 시정수로 350 Ω× O.1 pF = 35 pS 가 된다. 이는 충분히 작은 지연량이다. 즉, 도 2 의 파형 (630) 에 도시된 바와 같이, 외부 신호 (610) 로부터의 지연시간이 단축된다.
도 4, 도 5 및 도 6 은 각각 본 발명의 제 2, 제 3 및 제 4 실시예를 나타내는 도면들이다. 도 4 내지 도 6 에 있어서, 도 3 의 구성요소와 동일하거나유사한 구성요소는 동일 참조번호로 표시된다. 또한, 중복되는 설명은 생략하기로 한다.
도 4 에 도시된 제 2 실시예에서, 용량조정용 소자용의 MOS트랜지스터들 (204, 205 및 206) 의 MOS 용량치는 순차적으로 증가된다. 즉, 트랜지스터 (204) 의 MOS 용량치를 C204, 트랜지스터 (205) 의 MOS 용량치를 C205, 트랜지스터 (206) 의 MOS 용량치를 C206 라 하자. 그러면, C204 < C205 < C206 의 관계가 성립된다.
이 경우, (C206 - C205) = (C205 - C204) 와 같이 등차급수적으로 증감이 가능하다. 또는, (C206/C205) = (C205 /C204) 와 같이 등비급수적으로도 증감이 가능하다.
MOS트랜지스터들 (204, 205 및 206) 의 게이트 절연막 (유전체막; E) 은 회로소자로서의 MOS트랜지스터 (11O) 의 게이트절연막 (Ek) 과 동일한 막두께를 가진 동일한 재료로 형성된다. 따라서, 서로 다른 MOS 용량치를 얻기 위해서는, 면적 (게이트전극들 (G) 이 서로 중첩하는 게이트절연막 (E) 의 면적) 을 서로 다르게 설계해야 한다.
이 제 2 실시예에서는, 서로 다른 MOS 용량치가 제공되므로, 본딩 패드 (100) 에 접속된 용량의 값을 정확하게 제어하는 데 적합하다. 제 1 및 제 2 실시예에서, 각 용량조정용 소자들 (104, 105, 106, 204, 205 및 206) 은 소스영역 (S) 및 드레인영역 (D) 을 가지고 있다. 따라서, 이 소자들을 회로소자로서의 MOS트랜지스터 (110) 와 동일하게 제조할 수 있게 된다.
반대로, 소스영역 (S) 및 드레인영역 (D) 의 존재가 MOS 용량으로서 바람직하지 못한 경우는, 회로소자로서의 MOS트랜지스터 (11O) 의 소스영역 (Sk) 및 드레인영역 (Dk) 을 형성할 때에, 용량조정용 소자부 (103) 를 마스크한다. 이와 같이, 도 5 의 제 3 실시예에서 및 도 6 의 제 4 실시예에서와 같이, 소스영역 (S) 및 드레인영역 (D) 을 형성하지 않을 수도 있다.
제 3 및 제 4 실시예에서도, P형 실리콘기판을 하부전극 (L) 으로 사용한다. 그 후, 이 실리콘 기판상에 열산화에 의해 10 nm 의 실리콘 산화물로 이루어진 유전체막 (E) 을, N채널 MOS트랜지스터 (11O) 의 게이트 절연막 (Ek) 의 형성과 동시에 형성한다. 또한, 이 위에 폴리실리콘으로 이루어진 상부전극 (N) 을, N채널 MOS트랜지스터 (110) 의 폴리실리콘 게이트전극 (Gk) 의 형성과 동시에 형성한다.
이와 같이 형성된 MOS형 용량소자 (304, 305, 306 (도 5) 및 404, 405, 406 (도 4)) 에서는, 제 1 및 제 2 실시예에서의 MOS트랜지스터의 게이트절연막 (E) 과 유사하게, 면적을 좁게하기 위해 얇은 유전체막 (E) 을 이용한다. 따라서, 유전체막 (E) 에서의 정전파괴방지를 위해 입력보호저항이 필요하게 된다. 이 경우, 여기에 이용되는 제 2 입력보호저항 (107) 및 MOS형 용량소자들 (304, 305, 306, 404, 405 및 406) 은, 제 1 및 제 2 실시예에서와 유사하게, 입력신호의 전파에는 어떠한 영향도 미치지 않는다. 따라서, 입력신호의 지연시간이 결코 길어지지 않게 된다.
도 5 는 도 3 의 실시예에 대응하는 제 3 실시예를 나타낸 것이다. MOS형 용량소자 (304, 305 및 306) 는 서로 동일한 유전체막 (E) 및 서로 동일한 면적 (상부전극들 (U) 이 서로 겹치는 얇은 유전체막 (E) 의 면적) 을 가진다. 따라서, 이들이 서로 동일한 MOS 용량치를 갖게 된다.
도 6 은 도 4 의 실시예에 대응하는 제 4 실시예를 나타낸 것이다. MOS형 용량소자들 (404, 405 및 406) 은 동일한 막두께 및 동일한 재료를 가진 유전체막 (E) 을 갖는다. 그러나, 면적 (상부전극들 (U) 이 서로 겹치는 얇은 유전체막 (E) 의 면적) 은 도 6 의 좌측으로부터 우측으로 순차적으로 넓어지게 설계된다. 따라서, MOS 용량치가 등차급수적으로 또는 등비급수적으로 증가되게 된다.
상술한 제 1 내지 제 4 실시예에 따르면, 점유 면적을 좁게하기 위해서 MOS장치공정을 따르고 얇은 게이트 절연막 (E) 을 유전체막으로 한 MOS트랜지스터 (104 내지 206), 또는, 소스영역 및 드레인영역을 형성하지 않고 얇은 유전체막 (E) 을 이용한 MOS형 용량소자 (304 내지 406) 를 용량조정용 소자로서 이용한다. 따라서, 얇은 게이트 절연막 (E) 의 정전파괴방지를 위해 입력보호저항 (107) 이 필요한 경우에도, 이 입력보호저항 (107) 은 본딩 패드 (100) 와 입력회로부 (102) 사이에 제공되는 정전파괴방지용의 입력보호저항 (101) 과는 다른 구성요소가 된다. 이와 같이, 상술한 실시예들은 입력신호의 불필요한 지연을 피할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 점유 면적을 좁게하기 위해서 MOS장치공정을 따르고 얇은 게이트 절연막을 유전체막으로 한 MOS트랜지스터, 또는, 소스영역 및 드레인영역을 형성하지 않고 얇은 유전체막을 이용한 MOS형 용량소자를 용량조정용 소자로서 이용한다. 따라서, 얇은 게이트 절연막의 정전파괴방지를 위해 입력보호저항이 필요한 경우에도, 이 입력보호저항은 본딩 패드와 입력회로부 사이에 제공되는 정전파괴방지용의 입력보호저항과는 다른 구성요소가 된다. 이와 같이, 본 발명은 입력신호의 불필요한 지연을 피할 수 있게 된다.

Claims (21)

  1. 신호가 입출력되는 입출력부;
    상기 입출력부로 입력된 상기 신호를 수신하거나, 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부;
    상기 입출력부에 접속된 용량을 포함하는 용량부를 구비하되,
    상기 신호는 신호전송선을 통해 상기 내부회로부로부터 상기 입출력부로 출력되며,
    상기 용량부는 상기 신호전송선과는 별도의 도선상에 제공되는 것을 특징으로 하는 반도체 장치.
  2. 신호가 입출력되는 입출력부;
    상기 입출력부로 입력된 상기 신호를 수신하거나, 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부;
    상기 내부회로부를 보호하기 위해, 상기 입출력부와 상기 내부회로부 사이의 신호전송선상에 제공되는 제 1 보호저항;
    상기 입출력부에 접속된 용량을 포함하는 용량부; 및
    상기 용량부를 보호하기 위해, 상기 입출력부와 상기 용량부 사이에 접속되는 제 2 보호저항을 구비하되,
    상기 용량부와 상기 제 2 보호저항은 상기 신호전송선과는 별도의 도선상에제공되는 것을 특징으로 하는 반도체 장치.
  3. 신호가 입출력되는 입출력부;
    상기 입출력부로 입력된 상기 신호를 수신하거나, 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부;
    상기 내부회로를 보호하기 위해, 상기 입출력부와 상기 내부회로부 사이의 신호전송선상에 제공되는 제 1 보호저항;
    상기 입출력부에 접속된 용량을 포함하는 용량부; 및
    상기 용량부를 보호하기 위해, 상기 입출력부와 상기 용량부 사이에 접속되는 제 2 보호저항을 구비하되,
    상기 용량부는 상기 제 1 및 제 2 보호저항들 중 상기 제 2 보호저항을 통해서만 상기 입출력부에 접속되는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 용량부는 복수의 절연게이트 전계효과 트랜지스터 또는 복수의 MOS형 용량소자들을 구비하는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 내부회로부는 절연게이트 전계효과 트랜지스터를 구비하며,
    상기 내부회로부의 상기 절연게이트 전계효과 트랜지스터의 게이트 절연막은, 상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들의 각 게이트 절연막 또는 상기 용량부내의 상기 복수의 MOS형 용량소자들의 각 유전체막과 그 재료 및 막두께에 있어서 동일한 것을 특징으로 하는 반도체 장치.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터 각각의 소스부, 드레인부 및 채널부의 전위는 접지전위이며, 그 게이트부는 상기 도선을 통해 상기 입출력부에 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제 4 항 또는 제 5 항에 있어서,
    상기 용량부내의 상기 복수의 MOS형 용량소자 각각의 하부전극으로 기능하는 기판의 전위는 접지전위이며, 그 상부전극은 상기 도선을 통해 상기 입출력부에 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제 6 항에 있어서,
    상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들 중 선택된 하나 이상의 트랜지스터의 상기 게이트부는 상기 도선을 통해 상기 입출력부에 접속되며, 상기 복수의 절연게이트 전계효과 트랜지스터들 중 상기 선택된 트랜지스터를 제외한 비선택된 트랜지스터의 상기 게이트부는 접지되는 것을 특징으로 하는 반도체 장치.
  9. 제 7 항에 있어서,
    상기 용량부내의 상기 복수의 MOS형 용량소자들 중 선택된 하나 이상의 용량소자의 상기 상부전극은 상기 도선을 통해 상기 입출력부에 접속되며, 상기 복수의 MOS형 용량소자들 중 상기 선택된 용량소자를 제외한 비선택된 트랜지스터의 상기 상부전극은 접지되는 것을 특징으로 하는 반도체 장치.
  10. 제 4 항 또는 제 5 항에 있어서,
    상기 용량부내의 상기 복수의 절연게이트 전계효과 트랜지스터들의 게이트 전극들과 상기 복수의 절연게이트 전계효과 트랜지스터들이 형성되는 기판사이의 용량치들은 서로 실질적으로 동일하거나, 또는, 상기 용량부내의 상기 복수의 MOS형 용량소자들의 상기 상부전극들과 상기 하부전극들 사이의 용량치들은 서로 실질적으로 동일한 것을 특징으로 하는 반도체 장치.
  11. 제 4 항 또는 제 5 항에 있어서,
    상기 복수의 절연게이트 전계효과 트랜지스터들 또는 상기 용량부내의 상기 복수의 MOS형 용량소자들은 한 방향으로 서로 평행하게 배열되며, 이들의 용량치들은 상기 배열된 방향으로 순차적으로 증가되거나 감소되는 것을 특징으로 하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 용량치들은 상기 배열 방향으로 등차급수적으로 또는 등비급수적으로 순차적으로 증가되거나 감소되는 것을 특징으로 하는 반도체 장치.
  13. 제 1 항에 있어서,
    상기 입출력부는 본딩 패드인 것을 특징으로 하는 반도체 장치.
  14. 제 2 항에 있어서,
    상기 제 1 및 제 2 보호저항 각각은 폴리실리콘으로 형성되는 것을 특징으로 하는 반도체 장치.
  15. 신호가 입출력되는 입출력부;
    상기 입출력부로 입력된 상기 신호를 수신하거나, 상기 입출력부를 통해 상기 신호를 출력하는 내부회로부;
    상기 입출력부를 상기 내부회로부에 접속하기 위한 제 1 배선; 및
    상기 입출력부에 접속된 용량을 조정하기 위한 용량조정부를 구비하되,
    상기 용량조정부는 상기 제 1 배선과는 별도인 제 2 배선에 접속되며, 상기 내부회로부에는 접속되지 않고 상기 입출력부에만 접속되는 것을 특징으로 하는 반도체 장치.
  16. 제 15 항에 있어서,
    상기 내부회로부를 보호하기 위하여, 상기 제 1 배선상에 상기 입출력부와 상기 내부회로부 사이에 접속되는 제 1 보호저항을 더 구비하는 것을 특징으로 하는 반도체 장치.
  17. 제 15 항 또는 제 16 항에 있어서,
    상기 용량조정부를 보호하기 위하여, 상기 제 2 배선상에 상기 입출력부와 상기 용량조정부 사이에 접속되는 제 2 보호저항을 더 구비하는 것을 특징으로 하는 반도체 장치.
  18. 입출력부로 입력된 신호를 수신하거나 상기 입출력부를 통해 신호를 출력하는 내부회로부 및 상기 입출력부에 접속된 용량을 포함하는 용량부를 가진 반도체 장치의 제조방법에 있어서,
    (a) 반도체 기판을 형성하는 공정;
    (b) 상기 반도체 기판상에 상기 내부회로부의 제 1 MOS트랜지스터의 게이트 산화막으로 기능하는 제 1 산화막을 형성하는 공정;
    (c) 상기 제 1 산화막상에 상기 제 1 MOS트랜지스터의 게이트 전극을 형성하는 공정;
    (d) 상기 반도체 기판에 상기 제 1 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정;
    (e) 상기 공정 (b) 를 행하는 동안, 상기 반도체 기판상에 상기 용량부의 제 2 MOS트랜지스터의 게이트 산화막으로 기능하는 제 2 산화막을 형성하는 공정;
    (f) 상기 공정 (c) 를 행하는 동안, 상기 제 2 산화막상에 상기 제 2 MOS트랜지스터의 게이트 전극을 형성하는 공정; 및
    (g) 상기 공정 (d) 를 행하는 동안, 상기 반도체 기판에 상기 제 2 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 입출력부로 입력된 신호를 수신하거나 상기 입출력부를 통해 신호를 출력하는 내부회로부 및 상기 입출력부에 접속된 용량을 포함하는 용량부를 가진 반도체 장치의 제조방법에 있어서,
    (h) 반도체 기판을 형성하는 공정;
    (i) 상기 반도체 기판상에 상기 내부회로부의 MOS트랜지스터의 게이트 산화막으로 기능하는 제 1 산화막을 형성하는 공정;
    (j) 상기 제 1 산화막상에 상기 MOS트랜지스터의 게이트 전극을 형성하는 공정;
    (k) 상기 반도체 기판에 상기 MOS트랜지스터의 소스영역 및 드레인영역을 형성하는 공정;
    (l) 상기 공정 (i) 를 행하는 동안, 상기 반도체 기판상에 상기 용량부의 MOS용량의 유전체막으로 기능하는 제 2 산화막을 형성하는 공정;
    (m) 상기 공정 (j) 를 행하는 동안, 상기 제 2 산화막상에 상기 MOS용량의 상부 전극을 형성하는 공정; 및
    (n) 소스 영역 및 드레인 영역이 상기 반도체 기판에 형성되지 않도록, 상기 공정 (k) 를 행하는 동안, 상기 상부 전극의 한쪽면에 위치한 상기 반도체 기판의 표면부를 마스킹하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 제 18 항에 있어서,
    (o) 상기 공정 (c) 를 행하는 동안, 상기 제 1 MOS트랜지스터의 상기 게이트 산화막을 보호하기 위한 제 1 보호저항 및 상기 제 2 MOS트랜지스터의 상기 게이트 산화막을 보호하기 위한 제 2 보호저항을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 제 19 항에 있어서,
    (p) 상기 공정 (j) 를 행하는 동안, 상기 게이트 산화막을 보호하기 위한 제 1 보호저항 및 상기 유전체막을 보호하기 위한 제 2 보호저항을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019990026760A 1998-07-09 1999-07-03 지연시간의 증가없이 소정의 용량치로 설정가능한 반도체 장치및 그 제조방법 KR100304676B1 (ko)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401507B1 (ko) 2001-05-10 2003-10-17 주식회사 하이닉스반도체 반도체 메모리 장치의 입력 캐패시턴스의 미세조정 회로및 그 제조방법
US20050098798A1 (en) * 2002-07-26 2005-05-12 Makoto Miyazawa Semiconductor integrated circuit device in which terminal capacitance is adjustable
KR100495901B1 (ko) * 2002-11-21 2005-06-16 에이디반도체(주) 정전용량 스위치
JP4322516B2 (ja) 2003-02-17 2009-09-02 エルピーダメモリ株式会社 半導体装置
US7333310B2 (en) * 2003-12-18 2008-02-19 Stmicroelectronics, Inc. ESD bonding pad
US7061296B2 (en) * 2003-12-19 2006-06-13 Infineon Technologies Ag Circuit arrangement for generating a digital clock signal
US9083325B2 (en) * 2013-06-14 2015-07-14 Qualcomm Incorporated Low overhead hold-violation fixing solution using metal-programable cells
JP6495145B2 (ja) * 2015-09-11 2019-04-03 ルネサスエレクトロニクス株式会社 半導体装置
JP7052972B2 (ja) * 2018-08-27 2022-04-12 株式会社東海理化電機製作所 半導体集積回路

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3433937A (en) * 1964-10-28 1969-03-18 Beckman Instruments Inc Time shared integration circuit
US3889133A (en) * 1972-03-16 1975-06-10 Matsushita Electric Ind Co Ltd Output-voltage variable device
JPS61119060A (ja) * 1984-11-14 1986-06-06 Toshiba Corp 半導体集積回路の信号伝送路
US4894791A (en) * 1986-02-10 1990-01-16 Dallas Semiconductor Corporation Delay circuit for a monolithic integrated circuit and method for adjusting delay of same
JP2840239B2 (ja) 1987-09-17 1998-12-24 三洋電機株式会社 マスタースライス型半導体装置
JPH01308060A (ja) 1988-06-06 1989-12-12 Mitsubishi Electric Corp 半導体装置
JPH01319308A (ja) 1988-06-20 1989-12-25 Nec Ic Microcomput Syst Ltd 容量調整回路
GB8828828D0 (en) 1988-12-09 1989-01-18 Pilkington Micro Electronics Semiconductor integrated circuit
JPH02183622A (ja) 1989-01-09 1990-07-18 Sharp Corp 半導体集積回路
JPH0318109A (ja) 1989-06-15 1991-01-25 Mitsubishi Electric Corp 集積回路用振幅抑圧器
JPH03138962A (ja) 1989-10-23 1991-06-13 Nec Corp 半導体集積回路
JPH03219719A (ja) * 1990-01-24 1991-09-27 Mitsubishi Electric Corp 遅延回路及びそれを用いた半導体装置
US5041741A (en) * 1990-09-14 1991-08-20 Ncr Corporation Transient immune input buffer
JPH04147674A (ja) 1990-10-09 1992-05-21 Nec Ic Microcomput Syst Ltd ゲートアレイ方式のｃｍｏｓ半導体集積回路装置
JP2618103B2 (ja) 1991-03-20 1997-06-11 富士通株式会社 半導体集積回路
JPH05268013A (ja) 1992-03-19 1993-10-15 Oki Electric Ind Co Ltd 半導体集積回路及び半導体集積回路の遅延時間調整方法
US5329174A (en) * 1992-10-23 1994-07-12 Xilinx, Inc. Circuit for forcing known voltage on unconnected pads of an integrated circuit
EP0596637A1 (en) * 1992-11-02 1994-05-11 STMicroelectronics, Inc. Input buffer circuit
JPH06151716A (ja) 1992-11-11 1994-05-31 Hitachi Ltd 半導体集積回路装置
JPH06260636A (ja) 1993-03-03 1994-09-16 Casio Comput Co Ltd 入力保護回路
EP0639003A1 (en) 1993-08-11 1995-02-15 Advanced Micro Devices, Inc. Digitally adjustable and calibrated delay line and method
JP3342636B2 (ja) 1996-07-30 2002-11-11 株式会社日立製作所 半導体集積回路装置
US5905398A (en) * 1997-04-08 1999-05-18 Burr-Brown Corporation Capacitor array having user-adjustable, manufacturer-trimmable capacitance and method
US6072351A (en) * 1997-08-18 2000-06-06 Advanced Micro Devices, Inc. Output buffer for making a 5.0 volt compatible input/output in a 2.5 volt semiconductor process
JPH11163714A (ja) * 1997-11-27 1999-06-18 Oki Electric Ind Co Ltd 半導体装置の入力回路
US5999042A (en) * 1998-03-30 1999-12-07 Plasmon Lms, Inc. Switchable response active filter

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Publication number Publication date
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