JPH06260636A - 入力保護回路 - Google Patents
入力保護回路Info
- Publication number
- JPH06260636A JPH06260636A JP6941693A JP6941693A JPH06260636A JP H06260636 A JPH06260636 A JP H06260636A JP 6941693 A JP6941693 A JP 6941693A JP 6941693 A JP6941693 A JP 6941693A JP H06260636 A JPH06260636 A JP H06260636A
- Authority
- JP
- Japan
- Prior art keywords
- input
- voltage level
- signal
- gate
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 回路動作時にＭＯＳトランジスタのチャネル
リーク電流を最小として、消費電流の増大を防止するこ
とを目的とする。 【構成】 入力保護回路１９は、ｐチャネルＭＯＳトラ
ンジスタ２０とｎチャネルＭＯＳトランジスタ２１とが
電源電圧（ＶDD）端子３１とグランド３２との間に直列
に接続され、その各トランジスタ２０、２１のそれぞれ
のゲート電極２３、２４とゲート絶縁膜２５、２６との
間には、フローティングゲート２７、２８がそれぞれ設
けられ、フローティングゲート２７、２８の一部には、
所定の電荷を注入するための書込みゲート２９、３０が
形成されている。書込みゲート２９、３０からは、各ト
ランジスタ２０、２１のチャネルリーク電流を最小とす
るしきい値電圧となるように、各フローティングゲート
２７、２８へ所定の電荷が注入されて、入力保護回路１
９の動作時の消費電力の増大が防止される。
リーク電流を最小として、消費電流の増大を防止するこ
とを目的とする。 【構成】 入力保護回路１９は、ｐチャネルＭＯＳトラ
ンジスタ２０とｎチャネルＭＯＳトランジスタ２１とが
電源電圧（ＶDD）端子３１とグランド３２との間に直列
に接続され、その各トランジスタ２０、２１のそれぞれ
のゲート電極２３、２４とゲート絶縁膜２５、２６との
間には、フローティングゲート２７、２８がそれぞれ設
けられ、フローティングゲート２７、２８の一部には、
所定の電荷を注入するための書込みゲート２９、３０が
形成されている。書込みゲート２９、３０からは、各ト
ランジスタ２０、２１のチャネルリーク電流を最小とす
るしきい値電圧となるように、各フローティングゲート
２７、２８へ所定の電荷が注入されて、入力保護回路１
９の動作時の消費電力の増大が防止される。
Description
【０００１】
【産業上の利用分野】この発明は、信号入力端子からの
過大入力電圧から内部回路を保護する入力保護回路に関
するものである。
過大入力電圧から内部回路を保護する入力保護回路に関
するものである。
【０００２】
【従来の技術】従来、多結晶シリコン薄膜トランジスタ
による静電気などの入力保護回路は、例えば、図２に示
すように、２つのｎチャネルＭＯＳトランジスタ１、２
で構成されている。この入力保護回路は、電源電圧（Ｖ
DD）端子３にｎチャネルＭＯＳトランジスタ１のドレイ
ン（Ｄ）が接続され、そして、そのｎチャネルＭＯＳト
ランジスタ１のソース（Ｓ）に他方のｎチャネルＭＯＳ
トランジスタ２のドレイン（Ｄ）が接続され、さらに、
そのｎチャネルＭＯＳトランジスタ２のソース（Ｓ）に
グランド４が接続されている。また、上記したｎチャネ
ルＭＯＳトランジスタ１及び２は、それぞれソース
（Ｓ）とゲート（Ｇ）とが接続されている。
による静電気などの入力保護回路は、例えば、図２に示
すように、２つのｎチャネルＭＯＳトランジスタ１、２
で構成されている。この入力保護回路は、電源電圧（Ｖ
DD）端子３にｎチャネルＭＯＳトランジスタ１のドレイ
ン（Ｄ）が接続され、そして、そのｎチャネルＭＯＳト
ランジスタ１のソース（Ｓ）に他方のｎチャネルＭＯＳ
トランジスタ２のドレイン（Ｄ）が接続され、さらに、
そのｎチャネルＭＯＳトランジスタ２のソース（Ｓ）に
グランド４が接続されている。また、上記したｎチャネ
ルＭＯＳトランジスタ１及び２は、それぞれソース
（Ｓ）とゲート（Ｇ）とが接続されている。
【０００３】そして、信号が入力される信号入力端子５
は、静電気入力から内部回路を保護する保護抵抗６を介
して、ｎチャネルＭＯＳトランジスタ１のソース（Ｓ）
とｎチャネルＭＯＳトランジスタ２のドレイン（Ｄ）と
の間の接続点１２に接続され、図示しない内部回路へ信
号が出力されている。
は、静電気入力から内部回路を保護する保護抵抗６を介
して、ｎチャネルＭＯＳトランジスタ１のソース（Ｓ）
とｎチャネルＭＯＳトランジスタ２のドレイン（Ｄ）と
の間の接続点１２に接続され、図示しない内部回路へ信
号が出力されている。
【０００４】次に、図３に示す入力保護回路の場合は、
ｐチャネルＭＯＳトランジスタ７とｎチャネルＭＯＳト
ランジスタ８とで構成されており、電源電圧（ＶDD）端
子３にｐチャネルＭＯＳトランジスタ７のソース（Ｓ）
が接続され、そして、ｐチャネルＭＯＳトランジスタ７
のドレイン（Ｄ）にｎチャネルＭＯＳトランジスタ８の
ドレイン（Ｄ）が接続され、さらに、そのｎチャネルＭ
ＯＳトランジスタ２のソース（Ｓ）にグランド４が接続
されている。また、上記したｐチャネルＭＯＳトランジ
スタ７及びｎチャネルＭＯＳトランジスタ８は、それぞ
れ、ソース（Ｓ）とゲート（Ｇ）とが接続されている。
ｐチャネルＭＯＳトランジスタ７とｎチャネルＭＯＳト
ランジスタ８とで構成されており、電源電圧（ＶDD）端
子３にｐチャネルＭＯＳトランジスタ７のソース（Ｓ）
が接続され、そして、ｐチャネルＭＯＳトランジスタ７
のドレイン（Ｄ）にｎチャネルＭＯＳトランジスタ８の
ドレイン（Ｄ）が接続され、さらに、そのｎチャネルＭ
ＯＳトランジスタ２のソース（Ｓ）にグランド４が接続
されている。また、上記したｐチャネルＭＯＳトランジ
スタ７及びｎチャネルＭＯＳトランジスタ８は、それぞ
れ、ソース（Ｓ）とゲート（Ｇ）とが接続されている。
【０００５】そして、信号が入力される信号入力端子５
は、上記図２と同様に保護抵抗６を介して２つのＭＯＳ
トランジスタ７、８の間の接続点１２に接続されて、内
部回路へ信号が出力されている。
は、上記図２と同様に保護抵抗６を介して２つのＭＯＳ
トランジスタ７、８の間の接続点１２に接続されて、内
部回路へ信号が出力されている。
【０００６】以上説明した図２及び図３に示した従来の
入力保護回路は、図４に示すように、電源電圧（ＶDD）
端子３とグランド４との間に２つのダイオード９、１０
が直列に接続配置された回路と等価の働きをしている。
入力保護回路は、図４に示すように、電源電圧（ＶDD）
端子３とグランド４との間に２つのダイオード９、１０
が直列に接続配置された回路と等価の働きをしている。
【０００７】そこで、図４の等価回路図を使って従来の
静電気などの入力保護回路の動作を簡単に説明する。
静電気などの入力保護回路の動作を簡単に説明する。
【０００８】例えば、信号入力端子５から入力された入
力信号の電圧レベルがグランド４と電源電圧（ＶDD）端
子３との間の電圧レベルであれば、いずれのダイオード
９、１０にも電流が流れない。従って、信号入力端子５
から入力された信号は、そのまま保護抵抗６、信号線１
１、接続点１２を介して図示しない内部回路へ出力され
る。
力信号の電圧レベルがグランド４と電源電圧（ＶDD）端
子３との間の電圧レベルであれば、いずれのダイオード
９、１０にも電流が流れない。従って、信号入力端子５
から入力された信号は、そのまま保護抵抗６、信号線１
１、接続点１２を介して図示しない内部回路へ出力され
る。
【０００９】また、上記した信号入力端子５から入力さ
れる信号レベルがグランド４よりも低い電圧レベルであ
れば、グランド４からダイオード１０を通って電流が流
れ、入力信号がグランド４の電圧レベルまでクランプさ
れる。
れる信号レベルがグランド４よりも低い電圧レベルであ
れば、グランド４からダイオード１０を通って電流が流
れ、入力信号がグランド４の電圧レベルまでクランプさ
れる。
【００１０】さらに、上記した信号入力端子５から入力
される信号レベルが電源電圧（ＶDD）端子３よりも高い
電圧レベルであれば、信号線１１からダイオード９を通
って電源電圧（ＶDD）端子３側へ電流が流れ、入力信号
が電源電圧（ＶDD）レベルまでクランプされる。
される信号レベルが電源電圧（ＶDD）端子３よりも高い
電圧レベルであれば、信号線１１からダイオード９を通
って電源電圧（ＶDD）端子３側へ電流が流れ、入力信号
が電源電圧（ＶDD）レベルまでクランプされる。
【００１１】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の入力保護回路にあっては、上記したｎチャネ
ルＭＯＳトランジスタ１、２、８やｐチャネルＭＯＳト
ランジスタ７のチャネル部にオン抵抗が必ず存在する。
このオン抵抗は、上記した保護抵抗６に比べて充分に小
さな抵抗値でないと、上記した入力信号の電圧レベルに
応じて電源電圧（ＶDD）端子やグランドの電圧レベルに
クランプさせる動作が適正に行えなくなるという問題が
あった。
うな従来の入力保護回路にあっては、上記したｎチャネ
ルＭＯＳトランジスタ１、２、８やｐチャネルＭＯＳト
ランジスタ７のチャネル部にオン抵抗が必ず存在する。
このオン抵抗は、上記した保護抵抗６に比べて充分に小
さな抵抗値でないと、上記した入力信号の電圧レベルに
応じて電源電圧（ＶDD）端子やグランドの電圧レベルに
クランプさせる動作が適正に行えなくなるという問題が
あった。
【００１２】特に、トランスコンダクタンス（ｇｍ）の
小さな多結晶シリコン薄膜トランジスタからなるＭＯＳ
トランジスタを用いた場合は、チャネル幅（Ｗ）を大き
くすることによってオン抵抗を下げる必要があった。と
ころが、入力信号レベルがグランド４と電源電圧
（ＶDD）端子３の間の電圧レベルにある通常動作時に、
もともとチャネルリーク電流の多い多結晶シリコン薄膜
トランジスタのチャネル幅（Ｗ）を大きくすると、消費
電流が増大してしまうという問題があった。
小さな多結晶シリコン薄膜トランジスタからなるＭＯＳ
トランジスタを用いた場合は、チャネル幅（Ｗ）を大き
くすることによってオン抵抗を下げる必要があった。と
ころが、入力信号レベルがグランド４と電源電圧
（ＶDD）端子３の間の電圧レベルにある通常動作時に、
もともとチャネルリーク電流の多い多結晶シリコン薄膜
トランジスタのチャネル幅（Ｗ）を大きくすると、消費
電流が増大してしまうという問題があった。
【００１３】そこで、本発明は、回路動作時にＭＯＳト
ランジスタのチャネルリーク電流を最小として、消費電
流の増大を防止することが可能な入力保護回路を提供す
ることを目的とする。
ランジスタのチャネルリーク電流を最小として、消費電
流の増大を防止することが可能な入力保護回路を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】本発明の入力保護回路
は、信号が入力される信号入力端子と、該信号入力端子
に接続され、過大入力電圧から内部回路を保護する保護
抵抗と、該保護抵抗と内部回路との間の信号線に入力信
号の電圧レベルを所定の電圧レベルに調整する入力信号
電圧レベル調整手段が設けられ、該入力信号電圧レベル
調整手段は、前記信号線と電源電圧端子とにそれぞれ第
１スイッチング素子のドレインとソースが接続されると
共に、ゲート電極とゲート絶縁膜との間に所定の電荷を
保持するフローティングゲートが設けられ、入力信号が
電源電圧レベルを越えた場合にゲート電極と容量結合さ
れるフローティングゲートの電位によりオン動作して電
源電圧レベルにクランプさせる上限電圧レベル保持素子
と、前記信号線とグランドとにそれぞれ第２スイッチン
グ素子のドレインとソースが接続されると共に、ゲート
電極とゲート絶縁膜との間に所定の電荷を保持するフロ
ーティングゲートが設けられ、入力信号がグランド電圧
レベルを下回った場合にゲート電極と容量結合されるフ
ローティングゲートの電位によりオン動作してグランド
電圧レベルにクランプさせる下限電圧レベル保持素子
と、で構成された入力保護回路であって、前記第１スイ
ッチング素子と前記第２スイッチング素子のそれぞれの
フローティングゲートに所定の電荷を注入して、各スイ
ッチング素子のチャネルリーク電流値を最小とするしき
い値電圧に調整するしきい値電圧調整手段が設けられた
ことにより、上記目的を達成している。
は、信号が入力される信号入力端子と、該信号入力端子
に接続され、過大入力電圧から内部回路を保護する保護
抵抗と、該保護抵抗と内部回路との間の信号線に入力信
号の電圧レベルを所定の電圧レベルに調整する入力信号
電圧レベル調整手段が設けられ、該入力信号電圧レベル
調整手段は、前記信号線と電源電圧端子とにそれぞれ第
１スイッチング素子のドレインとソースが接続されると
共に、ゲート電極とゲート絶縁膜との間に所定の電荷を
保持するフローティングゲートが設けられ、入力信号が
電源電圧レベルを越えた場合にゲート電極と容量結合さ
れるフローティングゲートの電位によりオン動作して電
源電圧レベルにクランプさせる上限電圧レベル保持素子
と、前記信号線とグランドとにそれぞれ第２スイッチン
グ素子のドレインとソースが接続されると共に、ゲート
電極とゲート絶縁膜との間に所定の電荷を保持するフロ
ーティングゲートが設けられ、入力信号がグランド電圧
レベルを下回った場合にゲート電極と容量結合されるフ
ローティングゲートの電位によりオン動作してグランド
電圧レベルにクランプさせる下限電圧レベル保持素子
と、で構成された入力保護回路であって、前記第１スイ
ッチング素子と前記第２スイッチング素子のそれぞれの
フローティングゲートに所定の電荷を注入して、各スイ
ッチング素子のチャネルリーク電流値を最小とするしき
い値電圧に調整するしきい値電圧調整手段が設けられた
ことにより、上記目的を達成している。
【００１５】
【作用】本発明によれば、入力保護回路は、２つのＭＯ
Ｓトランジスタのソースとドレインが電源電圧端子とグ
ランドとの間に直列に接続されると共に、信号入力端子
から保護抵抗を介して、２つのＭＯＳトランジスタの間
の接続点に接続されて内部回路へ信号が出力される。そ
して、この２つのＭＯＳトランジスタのゲート電極とゲ
ート絶縁膜との間には、各ＭＯＳトランジスタのしきい
値電圧を調整するフローティングゲートからなるしきい
値電圧調整手段が設けられ、各ＭＯＳトランジスタのチ
ャネルリーク電流値が最小となるようにフローティング
ゲートに所定の電荷が注入される。
Ｓトランジスタのソースとドレインが電源電圧端子とグ
ランドとの間に直列に接続されると共に、信号入力端子
から保護抵抗を介して、２つのＭＯＳトランジスタの間
の接続点に接続されて内部回路へ信号が出力される。そ
して、この２つのＭＯＳトランジスタのゲート電極とゲ
ート絶縁膜との間には、各ＭＯＳトランジスタのしきい
値電圧を調整するフローティングゲートからなるしきい
値電圧調整手段が設けられ、各ＭＯＳトランジスタのチ
ャネルリーク電流値が最小となるようにフローティング
ゲートに所定の電荷が注入される。
【００１６】従って、本発明の入力保護回路は、各ＭＯ
Ｓトランジスタのフローティングゲートに所定の電荷を
注入して、しきい値電圧を調整することにより、チャネ
ルリーク電流を最小とすることができる。
Ｓトランジスタのフローティングゲートに所定の電荷を
注入して、しきい値電圧を調整することにより、チャネ
ルリーク電流を最小とすることができる。
【００１７】
【実施例】以下、本発明を実施例に基づいて説明する。
【００１８】図１は、本発明の入力保護回路の一実施例
を示す回路構成図である。
を示す回路構成図である。
【００１９】図１に示されるように、本実施例の入力保
護回路１９は、多結晶シリコン薄膜トランジスタからな
るｐチャネルＭＯＳトランジスタ２０とｎチャネルＭＯ
Ｓトランジスタ２１とを直列に接続して、その接続点３
３に入力信号線３８を接続したものである。
護回路１９は、多結晶シリコン薄膜トランジスタからな
るｐチャネルＭＯＳトランジスタ２０とｎチャネルＭＯ
Ｓトランジスタ２１とを直列に接続して、その接続点３
３に入力信号線３８を接続したものである。
【００２０】すなわち、各トランジスタ２０、２１のそ
れぞれのゲート電極２３、２４とゲート絶縁膜２５、２
６との間には、フローティング状に多結晶シリコンで形
成されたフローティングゲート２７、２８がそれぞれ設
けられている。また、そのフローティングゲート２７、
２８の一部には、フローティングゲート２７、２８に所
定の電荷を注入するため、絶縁膜を介して電極が隣接配
置された書込みゲート２９、３０が形成されている。
れぞれのゲート電極２３、２４とゲート絶縁膜２５、２
６との間には、フローティング状に多結晶シリコンで形
成されたフローティングゲート２７、２８がそれぞれ設
けられている。また、そのフローティングゲート２７、
２８の一部には、フローティングゲート２７、２８に所
定の電荷を注入するため、絶縁膜を介して電極が隣接配
置された書込みゲート２９、３０が形成されている。
【００２１】そして、上記フローティングゲート２７が
設けられた一方のｐチャネルＭＯＳトランジスタ２０の
ソース（Ｓ）側は、電源電圧（ＶDD）端子３１に接続さ
れると共に、ゲート電極２３にも接続され、電源電圧
（ＶDD）をゲート電圧としている。
設けられた一方のｐチャネルＭＯＳトランジスタ２０の
ソース（Ｓ）側は、電源電圧（ＶDD）端子３１に接続さ
れると共に、ゲート電極２３にも接続され、電源電圧
（ＶDD）をゲート電圧としている。
【００２２】また、フローティングゲート２８が設けら
れた他方のｎチャネルＭＯＳトランジスタ２１のソース
（Ｓ）側は、グランド３２に接続されると共に、ゲート
電極２４にも接続され、グランド電圧レベルがゲート電
圧となる。
れた他方のｎチャネルＭＯＳトランジスタ２１のソース
（Ｓ）側は、グランド３２に接続されると共に、ゲート
電極２４にも接続され、グランド電圧レベルがゲート電
圧となる。
【００２３】さらに、上記ｐチャネルＭＯＳトランジス
タ２０のドレイン（Ｄ）とｎチャネルＭＯＳトランジス
タ２１のドレイン（Ｄ）とは、信号線３８の接続点３３
で接続されている。
タ２０のドレイン（Ｄ）とｎチャネルＭＯＳトランジス
タ２１のドレイン（Ｄ）とは、信号線３８の接続点３３
で接続されている。
【００２４】また、信号が入力される信号入力端子３４
は、保護抵抗３５を介した信号線３８が上記した接続点
３３に接続され、図示しない内部回路等へ信号が出力さ
れる。
は、保護抵抗３５を介した信号線３８が上記した接続点
３３に接続され、図示しない内部回路等へ信号が出力さ
れる。
【００２５】さらに、上記したフローティングゲート２
７、２８へ所定の電荷を注入する書込みゲート２９、３
０には、それぞれの電荷を注入するための書込み用電源
端子３６、３７が接続されている。
７、２８へ所定の電荷を注入する書込みゲート２９、３
０には、それぞれの電荷を注入するための書込み用電源
端子３６、３７が接続されている。
【００２６】上記したフローティングゲート２７、２８
に対して書込み用電源端子３６、３７から書き込みを行
う場合の電流は、例えば、多結晶シリコン表面から放出
されるエミッション電流を利用して行うことができる。
このエミッション電流は、多結晶シリコン表面にある凹
凸状のグレイン（粒）の界面において、電界が強まる時
に起きる電荷放出によるものである。
に対して書込み用電源端子３６、３７から書き込みを行
う場合の電流は、例えば、多結晶シリコン表面から放出
されるエミッション電流を利用して行うことができる。
このエミッション電流は、多結晶シリコン表面にある凹
凸状のグレイン（粒）の界面において、電界が強まる時
に起きる電荷放出によるものである。
【００２７】また、各ＭＯＳトランジスタ２０、２１の
チャネルリーク電流を測定する場合は、測定したチャネ
ルリーク電流値に基づいてリーク電流が最も少なくなる
ように、上記フローティングゲート２７、２８にそれぞ
れ所定の電荷を注入して、しきい値電圧を調整する。
チャネルリーク電流を測定する場合は、測定したチャネ
ルリーク電流値に基づいてリーク電流が最も少なくなる
ように、上記フローティングゲート２７、２８にそれぞ
れ所定の電荷を注入して、しきい値電圧を調整する。
【００２８】具体的には、図１に示す書込み用電源端子
３６からフローティングゲート２７に対して注入する電
荷量は、信号入力端子３４と電源電圧（ＶDD）端子３１
との間のｐチャネルＭＯＳトランジスタ２０のチャネル
リーク電流が最も少なくなるようなゲートしきい値電圧
とする電荷量である。
３６からフローティングゲート２７に対して注入する電
荷量は、信号入力端子３４と電源電圧（ＶDD）端子３１
との間のｐチャネルＭＯＳトランジスタ２０のチャネル
リーク電流が最も少なくなるようなゲートしきい値電圧
とする電荷量である。
【００２９】また、書込み用電源端子３７からフローテ
ィングゲート２８に対して注入する電荷量は、入力端子
３４とグランド３２との間のｎチャネルＭＯＳトランジ
スタ２１のチャネルリーク電流が最も少なくなるような
ゲートしきい値電圧とする電荷量である。
ィングゲート２８に対して注入する電荷量は、入力端子
３４とグランド３２との間のｎチャネルＭＯＳトランジ
スタ２１のチャネルリーク電流が最も少なくなるような
ゲートしきい値電圧とする電荷量である。
【００３０】本実施例の入力保護回路１９は、上記した
ように構成されており、以下に過大入力電圧保護の動作
を説明する。
ように構成されており、以下に過大入力電圧保護の動作
を説明する。
【００３１】まず、図１に示す入力端子３４から入力さ
れる信号は、保護抵抗３５、信号線３８を介して接続点
３３に到達する。この入力信号がグランド３２と電源電
圧（ＶDD）端子３１との間の電圧レベルの場合は、ｐチ
ャネルＭＯＳトランジスタ２０とｎチャネルＭＯＳトラ
ンジスタ２１との両方のトランジスタのゲート（Ｇ）と
ソース（Ｓ）とが接続されているため、オン動作せず
に、各チャネル間には電流が流れない。このため、入力
端子３４からの入力信号は、そのまま内部回路へ伝搬さ
れる。
れる信号は、保護抵抗３５、信号線３８を介して接続点
３３に到達する。この入力信号がグランド３２と電源電
圧（ＶDD）端子３１との間の電圧レベルの場合は、ｐチ
ャネルＭＯＳトランジスタ２０とｎチャネルＭＯＳトラ
ンジスタ２１との両方のトランジスタのゲート（Ｇ）と
ソース（Ｓ）とが接続されているため、オン動作せず
に、各チャネル間には電流が流れない。このため、入力
端子３４からの入力信号は、そのまま内部回路へ伝搬さ
れる。
【００３２】次に、入力信号がグランド３２よりも低い
電圧レベルの場合は、図１のｎチャネルＭＯＳトランジ
スタ２１がオンするため、グランド３２と導通して入力
信号をグランドの電圧レベルまでクランプする。
電圧レベルの場合は、図１のｎチャネルＭＯＳトランジ
スタ２１がオンするため、グランド３２と導通して入力
信号をグランドの電圧レベルまでクランプする。
【００３３】また、入力信号が電源電圧（ＶDD）端子３
１よりも高い電圧レベルの場合は、図１のｐチャネルＭ
ＯＳトランジスタ２０がオンするため、電源電圧
（ＶDD）端子３１と導通して入力信号を電源電圧
（ＶDD）端子の電圧レベルまでクランプする。
１よりも高い電圧レベルの場合は、図１のｐチャネルＭ
ＯＳトランジスタ２０がオンするため、電源電圧
（ＶDD）端子３１と導通して入力信号を電源電圧
（ＶDD）端子の電圧レベルまでクランプする。
【００３４】このように、本実施例の入力保護回路の入
力信号レベルが電源電圧（ＶDD）端子とグランドの間の
電圧レベルであればそのまま出力されるが、電源電圧
（ＶDD）以上であったり、グランド以下の電圧レベルで
あった場合は、それぞれ電源電圧（ＶDD）あるいはグラ
ンドの電圧レベルまでクランプされて、常に電源電圧
（ＶDD）とグランドの間の電圧レベルの信号が内部回路
へ伝搬されるように構成されている。
力信号レベルが電源電圧（ＶDD）端子とグランドの間の
電圧レベルであればそのまま出力されるが、電源電圧
（ＶDD）以上であったり、グランド以下の電圧レベルで
あった場合は、それぞれ電源電圧（ＶDD）あるいはグラ
ンドの電圧レベルまでクランプされて、常に電源電圧
（ＶDD）とグランドの間の電圧レベルの信号が内部回路
へ伝搬されるように構成されている。
【００３５】ところが、上記したｐチャネルＭＯＳトラ
ンジスタ２０やｎチャネルＭＯＳトランジスタ２１のチ
ャネル部には、オン抵抗が存在している。このため、静
電気入力保護回路１９は、チャネル部のオン抵抗が保護
抵抗３５に比べて充分に小さな抵抗値でないと、正常に
作動しなくなる。
ンジスタ２０やｎチャネルＭＯＳトランジスタ２１のチ
ャネル部には、オン抵抗が存在している。このため、静
電気入力保護回路１９は、チャネル部のオン抵抗が保護
抵抗３５に比べて充分に小さな抵抗値でないと、正常に
作動しなくなる。
【００３６】このため、上記したＭＯＳトランジスタ
は、チャネル部のオン抵抗を小さくするべく、チャネル
幅（Ｗ）を大きくとった素子構造を採用している。しか
し、ＭＯＳトランジスタのチャネル幅（Ｗ）を大きくす
ると、チャネルリーク電流が多くなり、特に多結晶シリ
コン薄膜トランジスタの場合は消費電力の増大が著しく
なる。
は、チャネル部のオン抵抗を小さくするべく、チャネル
幅（Ｗ）を大きくとった素子構造を採用している。しか
し、ＭＯＳトランジスタのチャネル幅（Ｗ）を大きくす
ると、チャネルリーク電流が多くなり、特に多結晶シリ
コン薄膜トランジスタの場合は消費電力の増大が著しく
なる。
【００３７】このため、本実施例の静電気入力保護回路
１９では、図１に示すフローティングゲート２７、２８
が設けられており、これに書込み用電源端子３６、３７
を使って書込みゲート２９、３０から所定の電荷を注入
することにより、各ＭＯＳトランジスタ２０、２１のゲ
ートしきい値電圧を調整可能としている。実際にｐチャ
ネルＭＯＳトランジスタ２０およびｎチャネルＭＯＳト
ランジスタ２１を製造してみると、製造時のバラツキに
よりリーク電流が最小となるゲート電圧は、０〔Ｖ〕で
はなく、それよりも〔＋〕側または〔−〕側にズレる。
ズレる方向は、トランジスタがｐチャネルの場合でもｎ
チャネルの場合でも特に傾向はない。しかし、この発明
の入力保護回路によれば、ゲート電圧が０〔Ｖ〕のとき
にリーク電流が最小となるように調整することは、極め
て簡単である。もし、リーク電流が最小となる点のゲー
ト電圧が０〔Ｖ〕よりも〔＋〕側にズレているならば、
書き込み用電源端子３６、３７に負電圧を印加して、フ
ローティングゲート２７、２８に正電荷を蓄積しておけ
ばよい。蓄積された正電荷の分だけ、常時ゲート電圧が
〔＋〕側にシフトすることになるから、ゲート電圧が０
〔Ｖ〕のときのリーク電流、すなわち、最小のリーク電
流となる。逆に、リーク電流が最小となる点のゲート電
圧が０〔Ｖ〕よりも〔−〕側にズレている場合には、書
き込み用電源端子３６、３７に正電圧を印加して、フロ
ーティングゲート２７、２８に電子を蓄積すればよいこ
とは自明であろう。
１９では、図１に示すフローティングゲート２７、２８
が設けられており、これに書込み用電源端子３６、３７
を使って書込みゲート２９、３０から所定の電荷を注入
することにより、各ＭＯＳトランジスタ２０、２１のゲ
ートしきい値電圧を調整可能としている。実際にｐチャ
ネルＭＯＳトランジスタ２０およびｎチャネルＭＯＳト
ランジスタ２１を製造してみると、製造時のバラツキに
よりリーク電流が最小となるゲート電圧は、０〔Ｖ〕で
はなく、それよりも〔＋〕側または〔−〕側にズレる。
ズレる方向は、トランジスタがｐチャネルの場合でもｎ
チャネルの場合でも特に傾向はない。しかし、この発明
の入力保護回路によれば、ゲート電圧が０〔Ｖ〕のとき
にリーク電流が最小となるように調整することは、極め
て簡単である。もし、リーク電流が最小となる点のゲー
ト電圧が０〔Ｖ〕よりも〔＋〕側にズレているならば、
書き込み用電源端子３６、３７に負電圧を印加して、フ
ローティングゲート２７、２８に正電荷を蓄積しておけ
ばよい。蓄積された正電荷の分だけ、常時ゲート電圧が
〔＋〕側にシフトすることになるから、ゲート電圧が０
〔Ｖ〕のときのリーク電流、すなわち、最小のリーク電
流となる。逆に、リーク電流が最小となる点のゲート電
圧が０〔Ｖ〕よりも〔−〕側にズレている場合には、書
き込み用電源端子３６、３７に正電圧を印加して、フロ
ーティングゲート２７、２８に電子を蓄積すればよいこ
とは自明であろう。
【００３８】このように、本実施例の入力保護回路１９
は、フローティングゲートを使って各ＭＯＳトランジス
タのゲートしきい値電圧を調整することにより、チャン
ネル部のリーク電流を最小としている。
は、フローティングゲートを使って各ＭＯＳトランジス
タのゲートしきい値電圧を調整することにより、チャン
ネル部のリーク電流を最小としている。
【００３９】そして、上記したフローティングゲート２
７、２８に一度注入された電荷は、継続的に保持され、
チャネル部からのリーク電流を最も少なくするような所
定のゲートしきい値電圧が維持される。従って、入力保
護回路の多結晶シリコン薄膜トランジスタからなる２つ
のＭＯＳトランジスタ２０、２１のチャネル部のオン抵
抗を保護抵抗３５に比べて充分に小さな抵抗値とするた
めに、チャネル幅（Ｗ）を大きくした場合でも、フロー
ティングゲートに所定の電荷を注入してゲートしきい値
電圧を調整することにより、チャネルリーク電流を最も
少なくすることが可能となり、消費電力の増大を防止す
ることができる。
７、２８に一度注入された電荷は、継続的に保持され、
チャネル部からのリーク電流を最も少なくするような所
定のゲートしきい値電圧が維持される。従って、入力保
護回路の多結晶シリコン薄膜トランジスタからなる２つ
のＭＯＳトランジスタ２０、２１のチャネル部のオン抵
抗を保護抵抗３５に比べて充分に小さな抵抗値とするた
めに、チャネル幅（Ｗ）を大きくした場合でも、フロー
ティングゲートに所定の電荷を注入してゲートしきい値
電圧を調整することにより、チャネルリーク電流を最も
少なくすることが可能となり、消費電力の増大を防止す
ることができる。
【００４０】なお、上記実施例では、ｐチャネルＭＯＳ
トランジスタとｎチャネルＭＯＳトランジスタの２つの
多結晶シリコン薄膜トランジスタを用いて実施したが、
これに限定されるものではなく、例えば、２つのｎチャ
ネルＭＯＳトランジスタを用い実施することも勿論可能
である。
トランジスタとｎチャネルＭＯＳトランジスタの２つの
多結晶シリコン薄膜トランジスタを用いて実施したが、
これに限定されるものではなく、例えば、２つのｎチャ
ネルＭＯＳトランジスタを用い実施することも勿論可能
である。
【００４１】
【発明の効果】本発明の入力保護回路によれば、入力保
護回路の２つのＭＯＳトランジスタのゲート電極とゲー
ト絶縁膜との間には、各ＭＯＳトランジスタのしきい値
電圧を調整するフローティングゲートからなるしきい値
電圧調整手段が設けられ、各ＭＯＳトランジスタのチャ
ネルリーク電流値が最小となるようにフローティングゲ
ートに所定の電荷が注入される。これにより、チャネル
部のオン抵抗を保護抵抗に比べて充分に小さな抵抗値と
するためにチャネル幅（Ｗ）を大きくした場合でも、チ
ャネルリーク電流を最小とすることができ、消費電流が
増大するのを防止すると共に、確実な過大入力電圧の保
護動作が行える。
護回路の２つのＭＯＳトランジスタのゲート電極とゲー
ト絶縁膜との間には、各ＭＯＳトランジスタのしきい値
電圧を調整するフローティングゲートからなるしきい値
電圧調整手段が設けられ、各ＭＯＳトランジスタのチャ
ネルリーク電流値が最小となるようにフローティングゲ
ートに所定の電荷が注入される。これにより、チャネル
部のオン抵抗を保護抵抗に比べて充分に小さな抵抗値と
するためにチャネル幅（Ｗ）を大きくした場合でも、チ
ャネルリーク電流を最小とすることができ、消費電流が
増大するのを防止すると共に、確実な過大入力電圧の保
護動作が行える。
【図１】本発明の入力保護回路の一実施例を示す構成図
である。
である。
【図２】従来の入力保護回路を示す図である。
【図３】他の従来の入力保護回路を示す図である。
【図４】入力保護回路の等価回路図である。
１９ 入力保護回路 ２０ ｐチャネルＭＯＳトランジスタ ２１ ｎチャネルＭＯＳトランジスタ ２３、２４ ゲート電極 ２５、２６ ゲート絶縁膜 ２７、２８ フローティングゲート ２９、３０ 書込みゲート ３１ 電源電圧端子 ３２ グランド ３３ 接続点 ３４ 入力端子 ３５ 保護抵抗 ３６、３７ 書込み用電源端子 ３８ 信号線
Claims (1)
- 【請求項１】信号が入力される信号入力端子と、該信号
入力端子に接続され、過大入力電圧から内部回路を保護
する保護抵抗と、該保護抵抗と内部回路との間の信号線
に入力信号の電圧レベルを所定の電圧レベルに調整する
入力信号電圧レベル調整手段が設けられ、 該入力信号電圧レベル調整手段は、 前記信号線と電源電圧端子とにそれぞれ第１スイッチン
グ素子のドレインとソースが接続されると共に、ゲート
電極とゲート絶縁膜との間に所定の電荷を保持するフロ
ーティングゲートが設けられ、入力信号が電源電圧レベ
ルを越えた場合にゲート電極と容量結合されるフローテ
ィングゲートの電位によりオン動作して電源電圧レベル
にクランプさせる上限電圧レベル保持素子と、 前記信号線とグランドとにそれぞれ第２スイッチング素
子のドレインとソースが接続されると共に、ゲート電極
とゲート絶縁膜との間に所定の電荷を保持するフローテ
ィングゲートが設けられ、入力信号がグランド電圧レベ
ルを下回った場合にゲート電極と容量結合されるフロー
ティングゲートの電位によりオン動作してグランド電圧
レベルにクランプさせる下限電圧レベル保持素子と、 で構成された入力保護回路であって、 前記第１スイッチング素子と前記第２スイッチング素子
のそれぞれのフローティングゲートに所定の電荷を注入
して、各スイッチング素子のチャネルリーク電流値を最
小とするしきい値電圧に調整するしきい値電圧調整手段
が設けられたことを特徴とする入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6941693A JPH06260636A (ja) | 1993-03-03 | 1993-03-03 | 入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6941693A JPH06260636A (ja) | 1993-03-03 | 1993-03-03 | 入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260636A true JPH06260636A (ja) | 1994-09-16 |
Family
ID=13401990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6941693A Pending JPH06260636A (ja) | 1993-03-03 | 1993-03-03 | 入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260636A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
-
1993
- 1993-03-03 JP JP6941693A patent/JPH06260636A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507232B2 (en) | 1998-07-09 | 2003-01-14 | Nec Corporation | Semiconductor device which can be set to predetermined capacitance value without increase of delay time |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4295176A (en) | Semiconductor integrated circuit protection arrangement | |
| KR0139873B1 (ko) | 반도체 집적회로장치 | |
| US4630085A (en) | Erasable, programmable read-only memory device | |
| US4527213A (en) | Semiconductor integrated circuit device with circuits for protecting an input section against an external surge | |
| US6747501B2 (en) | Dual-triggered electrostatic discharge protection circuit | |
| US4037140A (en) | Protection circuit for insulated-gate field-effect transistors (IGFETS) | |
| KR100293977B1 (ko) | 고속, 고전압 회로용 정전 방전 보호회로 | |
| US4039869A (en) | Protection circuit | |
| US20020105512A1 (en) | Liquid crystal device driver circuit for electrostatic discharge protection | |
| JPH0214792B2 (ja) | ||
| CA1199688A (en) | Current source circuit having reduced error | |
| US6351362B1 (en) | Protection circuit for an LCD controller IC | |
| JP3639597B2 (ja) | 保護スイッチ | |
| US5691557A (en) | Semiconductor circuit having input protective circuit | |
| JPH08222643A (ja) | 半導体装置の入力保護回路 | |
| EP0874369B1 (en) | Semiconductor device comprising a UV-light shielding layer | |
| US4417162A (en) | Tri-state logic buffer circuit | |
| EP0292270A2 (en) | Voltage detection circuit | |
| US3946251A (en) | Pulse level correcting circuit | |
| EP0782250A1 (en) | Offset compensating method and circuit for MOS differential stages | |
| EP0157389B1 (en) | Protection device for a mos transistor | |
| JPH06260636A (ja) | 入力保護回路 | |
| JPH06505375A (ja) | Ｍｏｓ回路に対する利得線形性補正回路 | |
| KR100503689B1 (ko) | 액정 표시 장치의 입출력 보호 회로 | |
| US5481492A (en) | Floating gate injection voltage regulator |