KR100293977B1 - 고속, 고전압 회로용 정전 방전 보호회로 - Google Patents

고속, 고전압 회로용 정전 방전 보호회로 Download PDF

Info

Publication number
KR100293977B1
KR100293977B1 KR1019960703732A KR19960703732A KR100293977B1 KR 100293977 B1 KR100293977 B1 KR 100293977B1 KR 1019960703732 A KR1019960703732 A KR 1019960703732A KR 19960703732 A KR19960703732 A KR 19960703732A KR 100293977 B1 KR100293977 B1 KR 100293977B1
Authority
KR
South Korea
Prior art keywords
gate
transistor
signal node
voltage
inverter
Prior art date
Application number
KR1019960703732A
Other languages
English (en)
Inventor
이. 패인 제임스
파택 새로즈
에이. 로젠데일 글렌
Original Assignee
페레고스 조지, 마이크 로스
아트멜 코포레이숀
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페레고스 조지, 마이크 로스, 아트멜 코포레이숀 filed Critical 페레고스 조지, 마이크 로스
Application granted granted Critical
Publication of KR100293977B1 publication Critical patent/KR100293977B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

보호 회로는 신호 노드(30)에서 야기되는 음의 ESD펄스를 방전하기 위한 제1 제어 경로를 포함한다. 제1 제어 경로는 신호 노드에서 제1 트랜지스터(36)의 소스 및 드레인 전극을 경유하여 (VCC)까지이다. 트랜지스터의 게이트는 저항기(42) 및 인버터(44)를 통해 고정 전압 전위(VCC)로의 게이트 접속을 경유하여 소프트 접지에 있다. 제2 제어 경로는 접지에 일련으로 접속된 제2(50) 및 제3(52) 트랜지스터의 소스 및 드레인 영역을 거쳐 양의 ESD펄스를 방전한다. 제2 트랜지스터(50)는 저항기(62) 및 인버터(64)로 (VCC)에서 접지에 결합되는 게이트를 구비한다. 제3 트랜지스터(52)는 저항기(64) 및 인버터(66)을 거쳐 (VCC)까지 소프트 접지에 있다. 제3 트랜지스터는 제3의 임계 전압을 초과하는 양의 전압에 의해 턴온되지만, 제2 트랜지스터는 제3 트랜지스터에 인가된 전압을 제한함으로써 게3 트랜지스터에 손상을 보호한다. 만약 저전압 회로(32)가 신호 노드(30)에 결합되면, 보호 회로는 제4 트랜지스터(54)를 통한 제3 제어 경로를 포함할 수 있다. 제4 트랜지스터(54)는 저항기(82) 및 인버터(84)를 경유하여 접지에 게이트를 접속하여 고전압에서 결합되는 게이트를 포함한다.

Description

고속, 고전압 회로용 정전 방전 보호 회로
금속 산화물 반도체(MOS)기술을 사용한 집적 회로 제조에서 게이트 산화물층은 트랜지스터 성능을 더욱 증가시키기 위해서 점점 더 얇아지고 있다. 소정 세트의 단자 전압에 대하여, MOS 트랜지스터의 드레인 전류는 게이트 산화물층의 두께에 반비례한다. 얇은 게이트 트랜지스터는 15nm 게이트 산화물을 가질 수 있다.
얇은 게이트 트랜지스터를 구비한 회로의 동작 및 처리에서 주요 관심사는 정전 방전(ESD)에 의해 야기되는 손상에 대한 회로의 감수성이다. 이산화 실리콘의 절연 파괴의 세기는 거의 8×106V/㎝이므로, 15nm 게이트 산화물은 12V 초과 전압을 견뎌내지 못할 것이다. 그러나, ESD 펄스의 피크는 수 천 볼트이다. ESD펄스의 주요 근원은 입력/출력 핀 또는 패드를 구비한 집적 회로 패키지를 인간이 다룬다는데 있다.
ESD를 보호하는 회로는 공지되어 있다. 도 1은 종래 기술의 ESD보호 회로이다. 신화가 입력 패드 또는 핀(10)에 인가된다. 제1트랜지스터(12) 및 제2 트랜지스터(14)는 고전압 펄스를 방전하는 데 사용된다. ESD 스트라이크에 의해 발생되는 음으로 진행하는 펄스는 제1트랜지스터(12)를 통해 방전된다. 제1트랜지스터의 게이트(16)는 VCC에 결합된다. 음으로 진행하는 ESD 펄스는 접지에 결합되는 소스(18)를 갖는 제2트랜지스터(14)를 턴온 한다. 제1 및 제2 트랜지스터는 VCC 또는 접지 중 어느 한쪽으로 경로를 설정하여 ESD 펄스의 대부분을 방전시키며, 나머지 전하의 대부분은 제3트랜지스터(20)를 경유하여 트랜지스터의 기생 바이폴라 트랜지스터의 바이폴라 턴-온으로 인해 부가적 펄스 방전이 행해진다.
도1의 회로에는 많은 제한이 있다. 제1 및 제2 트랜지스터(12,14)는 높은 턴-온 전압, 예를 들어, 15∼20V를 가지면서 채널 길이가 긴 금속 전계 효과 트랜지스터를 통상적으로 구비한다. 그 결과, 2개의 트랜지스터는 ESD 펄스를 방전하는데 있어서 본질적으로 비효율적이다. 충분히 방전되지 못한 ESD펄스로부터의 전하는 보호될 보호 내부 회로(22)를 통과하기도 한다. 이 전하는 회로(22)의 트랜지스터의 게이트에 손상을 입힐 수도 있다.
회로의 또다른 제한은 제3트랜지스터(20)가 얇은 게이트 트랜지스터인 반면에, 회로내의 그것의 접속으로 인해 제3트랜지스터가 게이트-보조 접합 파괴에 쉽게 영향을 받게 되는 것이다. 만약 트랜지스터의 양단의 전압이 장치의 항복 전압을 초과한다면, 트랜지스터 손상으로 입력 신호의 영구 단락(permanent shorting)을 초래할 수 있다.
또한, ESD보호 회로는 입력 패드(10)와 보호될 대상의 내부 회로(22)사이에 저항기(24)를 구비한다. 저항기의 구비 목적은 제1 및 제2 트랜지스터(12,14)가 얇은 게이트의 제3 트랜지스터(20)에 도달하기 전에 대부분의 ESD전하를 방전하기 위한 최저 임피이던스 경로를 갖는 데 있다. 즉, 저항기(24)는 영구 손상을 일으키는 고전압으로부터 입력 경로에서 RC 지연을 도입한다. 이 지연은 고속 회로에 제한을 부과한다.
도 1의 ESD 보호 회로의 추가적인 또다른 제한은 고전압 응용을 포함한다. 만약 내부 회로(22)가 1개 이상의 PLD, EPROM ,EPGA 또는 플래시 장치와 같은 비휘발성 고속 장치를 포함한다면, ESD 보호 회로는 d, c 동작 조건하에서 고전압을 견딜 수 있어야 한다. 예컨대, 프로그래밍 신호는 패드(10)에서 20V의 입력을 요구한다. 통상적으로 이 고전압 조건하에서 금속 전계 효과 트랜지스터(12,14)는 쉽게 손상을 입지 않는 반면에, 얇은 게이트의 제3 트랜지스터는 항복하고 접지로의 영구 단락을 일으킬 수 있다.
본 발명의 목적은 고전압 회로 동작 또는 고속 회로 동작 중 어느 하나에 제한을 받지 않고 정전 방전을 보호하는 회로를 제공하는 데 있다.
본 발명은 정전 방전에 의해 야기되는 손상으로부터 집적 회로를 보호하는 회로에 관한 것으로, 구체적으로 말하면 고속, 고전압 회로의 정전 방전 보호 회로에 관한 것이다.
도 1은 종래 기술 ESD 보호 회로의 개략도이다.
도2는 본 발명에 따른 고속, 고전압 보호 회로의 개략도이다.
상기와 같은 목적은 엑티브 MOS 트랜지스터를 사용하여 음전압 ESD 펄스용 제1제어 경로와 전압을 분배하는 양의 전압 ESD 펄스용의 제2제어 경로를 제공하고, 이것에 의해 고속 장치를 사용할 수 있게 됨으로써 달성된다. 트랜지스터의 게이트는 게이트를 분리시키고 게이트 전압 및 트랜지스터 콘덕턴스 모두를 증가시키기 위해, 저항기 및 인버터에 의하여 접지 전위 또는 고정된 전압원 전위(VCC) 중 어느 한 쪽에 결합된다.
제1 제어 경로는 입력 패드와 같은 신호 노드에서 제1의 얇은 게이트의 MOS 트랜지스터의 드레인 전극 및 소스 전극을 경유하여 VCC까지이다. 트랜지스터의 게이트는 저항기 및 인버터에 의해 VCC에 연결되므로, 게이트 소프트 접지를 설정한다. 게이트에서 입력 패드까지의 기생 콘덴서는 게이트 전압을 턴온되고, 게이트에서의 소프트 접지 때문에 게이트는 음으로 진행하는 정전 펄스를 효과적으로 방전하기 위해 부트스트랩된다.
제2 제어 경로는 제2 및 제3의 얇은 게이트 MOS 트랜지스터를 포함한다. 2개의 트랜지스터는 신호 노드에서 접지로 직렬 접속되며, 제2 트랜지스터는 신호 노드에 결합되고 제3트랜지스터는 접지에 결합된다. 제3트랜지스터의 게이트는 제1트랜지스터와 동일한 방법으로, 즉 저항기 및 인버터를 경유하여 VCC에 전기적으로 결합된다. 그 결과, 게이트는 소프트 접지가 된다.
제2트랜지스터의 게이트는 저항기 및 인버터를 경유하여 접지에 접속된다. 제3 트랜지스터의 게이트가 VCC에 접속되기 때문에, 제3 트랜지스터의 드레인에 인가될 최고 전압은 VCC와 제2 트래지스터의 임계치 전압과의 차이다. 종래에, VCC는 5V이다. 만약 임계치 전압이 1V이면, 제3 트랜지스터는 4V의 최대 전압을 갖는 양의 정잔 펄스를 방전하기 위한 제어된 경로를 형성하기 위해 제2 및 제3 트랜지스터를 결합하여 얇은 게이트 트랜지스터를 사용할 수 있게 되고 트랜지스터의 항복 전압을 초과하는 양의 전압에서 보호 회로가 동작할 수 있게 된다. 예를 들어, 20V의 프로그래밍 신호는 ESD 보호 회로의 얇은 게이트 트랜지스터에 손상을 입히지 않고 신호 노드에 인가될 수 있다.
양호한 실시예에서, 제4 트랜지스터는 고전압에서 동작되지 않는 내부 회로로의 제3 제어 경로를 제공한다. 제4 트랜지스터의 소스 및 드레인은 보호될 대상의 저전압 내부 회로에 신호 노드를 결합하기 위해 접속된다. 게이트는 저항기 및 인버터를 경유하여 접지에 결합되어, 게이트에서 VCC를 설정한다. 이 방법에서, 저전압 내부 회로는 VCC를 초과하지 않는 전압으로 제한된다.
양호한 실시예에서, 각각의 제1 및 제2 얇은 게이트의 트랜지스터와 이2개의 트랜지스터에 관련된 기생 콘덴서는 낮은 값의 저항기를 경유하여 신호 노드에 결합된다. 저항기는 얇은 게이트의 MOS 트랜지스터의 기생 트랜지스터의 바이폴라 스냅백(snapback)을 제지하는 작은 저항을 제공한다.
본 발명의 이점은 회로가 ESD 보호와 높은 동작 전압의 통과를 허용한다는데 있다. 다른 이점은 신호 노드에서 보호될 대상의 회로까지의 경로네 어떠한 저항기도 부가되지 않는다는 데 있다. 결과적으로, 고속 동작을 제지하는 어떤 RC지연도 도입되지 않는다.
도 2를 참조하여, 보호 회로(28)가 입력 패드와 같은 신호 노드(30)와, 저전압에서 동작 가능한 회로(32)와 고전압 및 저전압에서 동작 가능한 회로(34)로 분ㅎ라된 보호되는 회로를 갖는 것으로 도시되어 있다. 도 2는 본 발명의 양호한 실시예를 도시하고 있지만, 고존압 및 저전압 회로 모두를 포함한 것은 본 발명에서 중요하지는 않다.
신호 노드(30)에서 고의가 아니게 인가된 음으로 진향하는 정전 펄스는 제1트랜지스터(36)를 포함하는 제1제어 경로를 통해 방전된다. 제어 경로는 노드(38)에서 VCC로 연장한다. 종래에 VCC는 5V이지만, MOS 회로를 동작시키기 위한 고정된 전원 전압은 특정 응용에 따라 다르게 하는 것도 좋다. 예를 들어, VCC는 베터리로 동작되는 휴대용 컴퓨터에 대해서는 약간 낮게 설정한다.
제1트랜지스터(36)의 게이트(40)는 저항기(42) 및 인버터(44)를 거쳐 VCC에 결합된다. 이 구성은 게이트(40)에서 "소프트 접지"를 설정한다. 기생 콘덴서(46)는 신호 노드(30)에서 제1 제어 경로를 따라 배치된 저항기(48)에 게이트(40)를 용량성 결합한다.
제2, 제3 및 제4 트랜지스터(50, 52, 54) 뿐만 아니라, 제2 트랜지스터(36)는 얇은 게이트의 짧은 채널의 트랜지스터이다. 트랜지스터의 채널이 짧을 수록, 회로는 ESD 펄스를 방전하는데 있어서 더 효율적이다. 양호한 실시예에서, 채널 길이는 1.2㎛ 내지 1.4㎛의 범위 내에 있다. 게이트 산화물의 두께는 300Å가 바람직하고, 이상적으로는 100Å내지 200Å의 범위 내에 있다. 그러나, 이 치수 중 어떠한 것도 본 발명에서는 중요하지 않다.
동작에서, 음의 ESD 펄스는 제1 트랜지스터(36)의 임계치 전압을 초과하고, 이것에 의해 제1 트랜지스터는 턴온된다. 기생 콘덴서(46)는 ESD펄스의 효율적인 방전을 위해 게이트 전압을 상승할 때 도움이 된다. 콘덴서 및 저항기(42)는 제1트랜지스터의 턴오프를 지연시키는 RC 시정수를 규정한다. 콘덴서는 효율을 높이는 타이밍에 도달하기 위해 저항기(42)를 통해 인버터(44)로 방전한다. 저항기는 게이트 전압 및 트랜지스터 콘덕턴스를 증가시키기 위해 인버터로부터 게이트(40)를 분리시킨다. 트랜지스터(36)가 얇은 게이트의 디바이스이기 때문에, 이 트랜지스터는 거의 1V의 임계치 전압에서 턴온되고, 소프트 접지에 의해 게이트는 부투스트랩 업(bootstrap up)되고, 또 효율을 증가시킨다. 트랜지스터의 임계치 전압은 당업자들이 이해할 수 있는 설계 및 조립 기술에 따라 변환될 수 있다.
신호 노드(30)에서 VCC까지의 제1 제어 경로 내에 있는 저항기(48)는 통상적으로 확산 기술에 의해 제작되는 저항기이다. 도2에 도시되지는 않았지만, 제1 트랜지스터는 기생 바이폴라 트랜지스터를 구비한다. 저항기(48)는 그렇지 않으면 과전류에 의해 다른 방법으로 야기될 수 있는 바이폴라 스냅백(snapback)을 막는 작은 저항을 제공한다.
보호 회로(28)는 저항기(56)와, 제2 및 제3 얇은 게이트의 MOS 트랜지스터(50,52)의 직렬 접속에 의해 규정되는 제2 제어 경로를 포함한다. 저항기(56)는 상기에 기술된 저항기(48)와 같은 동일 방법으로 바이폴라 스냅백을 막도록 기능한다. 드레인-게이트간의 기생 콘덴서(58,60)는 양의 ESD 펄스를 효율적으로 방전하기 위해 충분한 시간동안 제2 제어 경로가 도통하는 것을 확실히 하기 위한 RC지연을 설정하도록 저항기(62,64)와 결합하여 동작한다. 기생 콘덴서는 관련된 저항기를 통해 인버터(66,68)까지 방전할 것이다. 제3트랜지스터(52)의 인버터(68)가 VCC에 접속되어, 트랜지스터의 게이트(70)는 제1 트랜지스터(36)와 동일한 "소프트 접지"를 구비한다. 제2 트랜지스터(50)의 인버터(66)는 접지에 접속된다.
제2 및 제3 트랜지스터(50,52)의 직렬 접속에 의해 얇은 게이트의 제3 MOS 트랜지스터(52)를 손상시키지 않고도 회로(34)의 다른 동작 또는 프로그래밍 동안 신호 노드(30)에서 고전압, 예를 들어 20V의 입력이 허용된다. 제2의 N-채널 트랜지스터(50)는 VCC전압에서 하이(high)결합되는 게이트(72)를 갖는 반면에, 제3 채널 트랜지스터(52)의 게이트(70)는 소프트 접지에서 로우(low)로 결합된다. 고전압 프로그래밍 신호 또는 양의 ESD펄스가 신호 노드(30)에서 도입될 때, 제2트랜지스터는 모든 전압이 제3 트랜지스터(52)에 도달하지 못하게 된다. 제2 트랜지스터의 소스(74)와 제3 트랜지스터의 드레인(76)의 접합부가 게이트(72)전압과 제2 트랜지스터의 임계치 전압의 전위차와 같은 전위에 도달할 때, 제2 트랜지스터는 턴오프되고 어떠한 추가의 전압 증가도 제3 트랜지스터의 드레인(76)에 도달하지 못하게 된다. 상기에 기술된 실시예에서, 게이트(72)는 5V의 VCC전압이고 임계치 전압은 거의 1V이므로, 제3 트랜지스터의 드레인(76)과 소스(78)영단의 전압은 4V로 제한될 것이다. 그러나, 이 전압은 본 발명에서 중요하지 않다.
동작에서, 제2 제어 경로는 제1 제어 경로가 음의 ESD 펄스를 방전하는 것과 기본적으로 동일한 방법으로 양의 ESD 펄스를 방전할 것이다. 중요한 차이는 전압 제한 트랜지스터(50)를 사용함으로써 제2 제어 경로에 손상을 입히지 않아도 회로(34)의 고전압 동작이 가능하다고 하는데 있다.
보호 회로(28)는 제 3 제어 경로도 구비한다. 이 경로는 신호 노드(30) 및 저전압 회로(32)에 접속하고 드레인 및 소스 전극을 가지는 제4 MOS 트랜지스터(54)를 구비한다. 게이트(80)는 제2 트랜지스터(50)와 동일한 방법으로 접지에 접속된 인버터(84) 및 저항기(82)를 이용함으로써 하이 결합된다. 그래서, 회로(32)에 도달할 수 있는 최대 전압은, 예를 들면 5V의 게이트(80)와, 1V의 제4 트랜지스터 임계치 전압간의 전위차와 같다. 이 최대 전압에서는 저전압 회로내의 디바이스의 게이트는 신호 노드(30)에서 인가된 잠재적으로 손상을 가하는 전압에 영향을 받지 않는다.
보호 회로(28)는 양 및 음의 ESD펄스를 방전시키고 고전압 회로(34)의 설계된 동작용의 전압을 통과시킬 수 있다. 또한 저항기를 필요로 하지 않고 회로(32,34)가 신호 노드(30)에 결합되기 때문에, 보호 회로는 고속 동작에 제한을 부과하는 RC 지연을 도입하지 않는다.

Claims (18)

  1. (정정) 제1 양의 전압(VCC) 및 상기 제 1양의 전압 보다도 실질적으로 더 큰 제2전압에서 동작 가능한 회로용 정전 방전 보호 회로에 있어서, 신호 노드를 형성하는 입력 패드와; 상기 신호 노드와 VCC사이에 제어 경로를 제공하도록 접속된 소스 전극 및 드레인 전극, 접지 전위에 접속된 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제1 커패시터를 갖는 제1 MOS 트랜지스터를 포함하며, 상기 신호 노드에 인가되는 음의 정전 펄스를 방전하기 위한 제1 수단과; 접지 전위에서 상기 신호 노드까지의 제어 경로를 제공하도록 접속된 소스 전극 및 드레인 전극을 갖는 직렬 접속된 제2 및 제3 MOS 트랜지스터를 포함하며, 상기 신호 노드에 인가되는 양의 정전 펄스를 방전하기 위한 제2 수단을 포함하는데, 접지 전위로부터의 상기 제어 경로는 상기 제2 MOS 트랜지스터의 드레인 전극과 상기 신호 노드를 접속하고 상기 제3 MOS 트랜지스터의 소스 전극과 접지 전위를 접속하며, 상기 제2 MOS 트랜지스터는 실질적으로 VCC에 있도록 제어되는 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제2 커패시터를 구비하고, 상기 제3 MOS 트랜지스터는 실질적으로 접지 전위에 접속된 게이트 및 상기 게이트와 상기 드레인을 용량성 결합하는 제3 커패시터를 구비하며, 상기 제2 MOS 트랜지스터는 VCC이상의 양의 전압이 상기 신호 노드에 인가되는 경우 상기 제3 MOS 트랜지스터 양단의 전위차를 제한하는 것을 특징으로 하는 정전 방전 보호 회로.
  2. (정정) 제1항에 있어서, 상기 제1 및 제3 MOS 트랜지스터의 상기 게이트는 인버터를 통하여 VCC에 각각 결합되어 실질적으로 접지 전위에 상기 게이트를 결합하는 것을 특징으로 하는 정전 방전 보호 회로.
  3. (정정) 제2항에 있어서, 상기 제2 MOS 트랜지스터의 상기 게이트는 인버터를 통하여 접지 전위에 결합되어 실질적으로 VCC에 상기 게이트를 결합하는 것을 특징으로 하는 정전 방전 보호 회로.
  4. (정정) 제3항에 있어서, 저항기는 상기 제1, 제2 및 제3 MOS 트랜지스터의 상기 게이트와 그 게이트에 대응하는 각 인버터 사이에 결합되는 것을 특징으로 하는 정전 방전 보호 회로
  5. (정정) 제1항에 있어서, 상기 제1, 제2 및 제3 MOS 트랜지스터는 얇은 게이트의 짧은 채널 트랜지스터인 것을 특징으로 하는 정전 방전 보호 회로.
  6. (정정) 제5항에 있어서, 상기 게이트의 두께는 300Å 이하이고 상기 MOS 트랜지스터 각각은 1.4㎛를 초과하지 않는 채널을 각각 갖는 것을 특징으로 하는 정전 방전 보호 회로.
  7. (정정) 제1항에 있어서, 상기 신호 노드는 실질적으로 VCC이상의 전압으로 프로그램 가능한 내부 회로에 접속되는 것을 특징으로 하는 정전 방전 보호 회로.
  8. (정정) 제7항에 있어서, 상기 입력 패드는 실질적으로 VCC이상의 전압에서 손상 가능한 제2 내부 회로에도 접속되고, 상기 정전 방전 보호 회로는 상기 입력 패드에서 상기 제2 내부 회로까지의 경로를 설정하도록 소스 전극 및 드레인 전극이 접속된 제4 MOS 트랜지스터를 더 포함하며, 상기 제 4 MOS 트랜지스터의 게이트는 저항기를 통하여 인버터에 결합되고, 상기 인버터의 입력단은 접지 전위에 결합되어 상기 게이트를 실질적으로 VCC에 결합하는 것을 특징으로 하는 정전 방전 보호 회로.
  9. 제1항에 있어서, 상기 신호 노드와 상기 제1 트랜지스터의 소스 사이에 접속되는 제1 저항 수단과 상기 신호 노드와 상기 제2 트랜지스터의 드레인에 접속되는 제2 저항 수단을 더 포함하는 것을 특징으로 하는 정전 방전 보호 회로.
  10. (정정) 고전압 회로를 보호하는 정전 방전 회로에 있어서, 입력 패드와; 상기 입력 패드에 접속되는 소스, 고정 전압원에 접속되는 드레인, 제1 인버터를 통하여 상기 고정 전압원에 접속되는 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제1 기생 커패시터를 포함하는 제1 트랜지스터와; 상기 입력 패드에 접속되는 드레인, 제2 인버터를 통하여 접지 전위에 접속되는 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제2 기생 커패시터를 포함하는 제2 액티브 트랜지스터와; 접지 전위에 접속되는 소스, 상기 제2 및 제3 트랜지스터를 통하여 상기 입력 패드에 접지 전위까지의 제어 경로를 설정하도록 상기 소스에 접속되는 드레인, 제3 인버터를 통하여 상기 고정 전압원에 접속되는 게이트 및 상기 게이트와 상기 드레인을 용량성 결합하는 제3 기생 커패시터를 포함하는 제3 트랜지스터를 구비하는 것을 특징으로 하는 정전 방전 회로.
  11. (정정) 제10항에 있어서, 각각의 상기 제1, 제2 및 제3 트랜지스터와 상기 각각의 트랜지스터에 관련된 상기 제1, 제2 및 제3 인버터 사이에 각각 접속되는 별개의 저항기를 더 포함하는 것을 특징으로 하는 정전 방전 회로.
  12. (정정) 제10항에 있어서, 상기 입력 패드와 상기 제1 트랜지스터 사이에 접속되는 제1 저항기와, 상기 입력 패드와 상기 제2 트랜지스터 사이에 접속되는 제2 저항기를 더 포함하는 것을 특징으로 하는 정전 방전 회로.
  13. (정정) 제10항에 있어서, 상시 입력 패드에서 내부 회로가지의 제어 경로를 설정하도록 소스 및 드레인이 접속되는 제4 트랜지스터를 더 포함하며, 상기 제4 트랜지스터의 게이트는 저항기를 통하여 제4 인버터의 입력단에 결합하고, 상기 제4 인버터의 입력단은 접지 전위에 결합되어 상기 게이트를 실질적으로 VCC에 결합하는 것을 특징으로 하는 정전 방전 회로.
  14. (정정) 제10항에 있어서, 상기 제1, 제2, 제3 및 제4 트랜지스터의 각각의 얇은 게이트 트랜지스터인 것을 특징으로 하는 정전 방전 회로.
  15. (정정) 입력 패드로부터의 신호 노드와; 상기 신호 노드와 VCC 사이에 제어 경로를 설정하기 위해 신호 노드와 전위(VCC)의 전압원 사이에 접속된 소스 및 드레인, 제1 저항 수단을 통하여 접지 전위에 접속하도록 상기 전압원에 결합된 제1 인버터 수단에 접속된 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제1 기생 커패시터를 갖는 제1 트랜지스터를 구비한 음의 정전 펄스 방전 수단과; 상기 신호 노드와 접지 전위 사이에 제어 경로를 설정하도록 상기 신호 노드와 접지 전위 사이에 직렬 접속된 제2 및 제3 트랜지스터를 포함하는 양의 정전 펄스 방전 수단을 포함하며, 상기 제2 트랜지스터는 제2 저항 수단을 통하여 접지 전위에 결합된 제2 인버터 수단에 접속된 게이트 및 상기 게이트와 상기 입력 패드를 용량성 결합하는 제2 기생 커패시터를 구비하고, 상기 제3 트랜지스터는 제3 저항 수단을 통하여 상기 전압원에 결합된 제3 인버터 수단에 접속된 게이트 및 상기 게이트와 드레인 전극을 용량성 결합하는 제3 기생 커패시터를 구비하며; VCC보다 상당히 큰 전압 전위에서 동작 가능하고, 상기 신호 노드에 접속되어 상기 신호 노드에 인가되는 전압에 응답하는 제1 회로를 포함하는 것을 특징으로 하는 회로.
  16. (정정) 제15항에 있어서, 상기 신호 노드와 상기 신호 노드에 인가된 전압에 응답하는 제2 회로 사이에 제어 경로를 설정하도록 소스 및 드레인이 접속된 제4 트랜지스터를 더 포함하며, 상기 제4 트랜지스터의 게이트는 제4 저항 수단을 통하여 접지 전위에 결합된 제4 인버터 수단에 결합되는 것을 특징으로 하는 회로.
  17. (정정) 제15항에 있어서, 상기 전압원은 5V의 전압원이고, 상기 제1, 제2 및 제3 트랜지스터의 각각은 거의 1V의 임계치 전압을 가지는 것을 특징으로 하는 회로.
  18. (정정) 제15항에 있어서, 상기 신호 노드와 상기 제1 트랜지스터의 소스 사이에 접속되는 제5 저항 수단과 상기 신호 노드와 상기 제2 트랜지스터의 드레인 사이에 접속되는 제6저항 수단을 더 포함하는 것을 특징으로 하는 회로.
KR1019960703732A 1994-01-13 1995-01-10 고속, 고전압 회로용 정전 방전 보호회로 KR100293977B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/180673 1994-01-13
US08/180,673 US5473500A (en) 1994-01-13 1994-01-13 Electrostatic discharge circuit for high speed, high voltage circuitry
PCT/US1995/000422 WO1995019657A1 (en) 1994-01-13 1995-01-10 Electrostatic discharge circuit for high speed, high voltage circuitry

Publications (1)

Publication Number Publication Date
KR100293977B1 true KR100293977B1 (ko) 2001-09-17

Family

ID=22661314

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960703732A KR100293977B1 (ko) 1994-01-13 1995-01-10 고속, 고전압 회로용 정전 방전 보호회로

Country Status (9)

Country Link
US (1) US5473500A (ko)
EP (1) EP0740859B1 (ko)
JP (1) JP3388751B2 (ko)
KR (1) KR100293977B1 (ko)
CN (1) CN1066289C (ko)
DE (1) DE69526922T2 (ko)
HK (1) HK1005970A1 (ko)
TW (1) TW282574B (ko)
WO (1) WO1995019657A1 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5784235A (en) * 1995-06-02 1998-07-21 Nippon Telegraph And Telephone Corporation Semiconductor IC device including ESD protection circuit
US5745323A (en) * 1995-06-30 1998-04-28 Analog Devices, Inc. Electrostatic discharge protection circuit for protecting CMOS transistors on integrated circuit processes
US5751525A (en) * 1996-01-05 1998-05-12 Analog Devices, Inc. EOS/ESD Protection circuit for an integrated circuit with operating/test voltages exceeding power supply rail voltages
JP3464340B2 (ja) * 1996-04-19 2003-11-10 沖電気工業株式会社 半導体集積回路装置
US5917689A (en) * 1996-09-12 1999-06-29 Analog Devices, Inc. General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits
US5838146A (en) * 1996-11-12 1998-11-17 Analog Devices, Inc. Method and apparatus for providing ESD/EOS protection for IC power supply pins
US5930094A (en) * 1997-08-29 1999-07-27 Texas Instruments Incorporated Cascoded-MOS ESD protection circuits for mixed voltage chips
JP3097643B2 (ja) * 1998-01-14 2000-10-10 日本電気株式会社 半導体装置の試験方法及び半導体装置
US5946175A (en) * 1998-02-17 1999-08-31 Winbond Electronics Corp. Secondary ESD/EOS protection circuit
US6292046B1 (en) * 1998-09-30 2001-09-18 Conexant Systems, Inc. CMOS electrostatic discharge protection circuit with minimal loading for high speed circuit applications
US6400546B1 (en) 1999-09-02 2002-06-04 Ati International Srl I/O pad voltage protection circuit and method
US6624998B2 (en) 2000-01-24 2003-09-23 Medtronic, Inc. Electrostatic discharge protection scheme in low potential drop environments
US6704180B2 (en) 2002-04-25 2004-03-09 Medtronic, Inc. Low input capacitance electrostatic discharge protection circuit utilizing feedback
US6809386B2 (en) * 2002-08-29 2004-10-26 Micron Technology, Inc. Cascode I/O driver with improved ESD operation
CN100421182C (zh) * 2003-02-26 2008-09-24 旺宏电子股份有限公司 高压输入垫的静电放电保护装置及方法
DE10348446B4 (de) * 2003-10-14 2011-12-15 Zentrum Mikroelektronik Dresden Ag Anordnung für eine ESD-Schutzschaltung
JP4458814B2 (ja) * 2003-11-05 2010-04-28 三洋電機株式会社 静電破壊保護装置
CN100372117C (zh) * 2004-04-01 2008-02-27 上海宏力半导体制造有限公司 高压组件的静电放电保护装置及其制造方法
FR2875335B1 (fr) * 2004-09-15 2007-03-02 Atmel Nantes Sa Sa Circuit electronique a double alimentation et a moyens de protection contre les claquages, et moyens de protection correspondants
US7274544B2 (en) * 2004-10-21 2007-09-25 Taiwan Semiconductor Manufacturing Company Gate-coupled ESD protection circuit for high voltage tolerant I/O
JP4188933B2 (ja) * 2005-03-29 2008-12-03 富士通マイクロエレクトロニクス株式会社 トレラント入力回路
US7886969B2 (en) * 2005-12-06 2011-02-15 Visa U.S.A. Inc. Method and system for loading and reloading portable consumer devices
WO2009023099A2 (en) * 2007-08-10 2009-02-19 Skyworks Solutions, Inc. Power clamp for on-chip esd protection
US7692483B2 (en) * 2007-10-10 2010-04-06 Atmel Corporation Apparatus and method for preventing snap back in integrated circuits
US8344760B2 (en) 2008-07-17 2013-01-01 Ati Technologies Ulc Input/output buffer circuit
US8085604B2 (en) * 2008-12-12 2011-12-27 Atmel Corporation Snap-back tolerant integrated circuits
US8760827B2 (en) * 2009-04-15 2014-06-24 International Business Machines Corporation Robust ESD protection circuit, method and design structure for tolerant and failsafe designs
KR102159924B1 (ko) * 2014-10-14 2020-09-25 삼성전자 주식회사 Esd 보호 회로를 포함하는 반도체 장치
CN106033756B (zh) * 2015-03-10 2019-03-19 华润微电子（重庆）有限公司 高压esd保护电路
CN108649793B (zh) * 2018-06-07 2021-07-06 上海艾为电子技术股份有限公司 一种dc/dc转换器和具有该dc/dc转换器的电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3909674A (en) * 1974-03-28 1975-09-30 Rockwell International Corp Protection circuit for MOS driver
JPS6150358A (ja) * 1984-08-20 1986-03-12 Toshiba Corp 半導体集積回路
JPH0758734B2 (ja) * 1987-02-23 1995-06-21 株式会社東芝 絶縁ゲ−ト型セミカスタム集積回路
US4819047A (en) * 1987-05-15 1989-04-04 Advanced Micro Devices, Inc. Protection system for CMOS integrated circuits
CN2034338U (zh) * 1987-12-14 1989-03-15 王毅 电视机防雷击自动保护器
JPH0695545B2 (ja) * 1988-01-07 1994-11-24 株式会社東芝 半導体集積回路
US4980792A (en) * 1988-02-02 1990-12-25 National Semiconductor Corporation BiCMOS power transition circuit
US4980742A (en) * 1988-05-31 1990-12-25 Siemens Aktiengesellschaft Turn-off thyristor
US4996626A (en) * 1988-10-14 1991-02-26 National Semiconductor Corp. Resistorless electrostatic discharge protection device for high speed integrated circuits
GB2226717A (en) * 1988-12-15 1990-07-04 Philips Nv Semiconductor circuit having an excess voltage protection circuit
US4930037A (en) * 1989-02-16 1990-05-29 Advaced Micro Devices, Inc. Input voltage protection system
US5243490A (en) * 1989-06-28 1993-09-07 Texas Instruments Incorporated ESD protected FAMOS transistor
US4930036A (en) * 1989-07-13 1990-05-29 Northern Telecom Limited Electrostatic discharge protection circuit for an integrated circuit
US5086365A (en) * 1990-05-08 1992-02-04 Integrated Device Technology, Inc. Electostatic discharge protection circuit
US5028819A (en) * 1990-06-08 1991-07-02 Zilog, Inc. High CMOS open-drain output buffer
US5237395A (en) * 1991-05-28 1993-08-17 Western Digital Corporation Power rail ESD protection circuit

Also Published As

Publication number Publication date
EP0740859A1 (en) 1996-11-06
DE69526922T2 (de) 2003-01-09
JP3388751B2 (ja) 2003-03-24
CN1066289C (zh) 2001-05-23
EP0740859A4 (en) 1998-04-22
DE69526922D1 (de) 2002-07-11
JPH09508257A (ja) 1997-08-19
WO1995019657A1 (en) 1995-07-20
US5473500A (en) 1995-12-05
CN1169799A (zh) 1998-01-07
HK1005970A1 (en) 1999-02-05
EP0740859B1 (en) 2002-06-05
TW282574B (ko) 1996-08-01

Similar Documents

Publication Publication Date Title
KR100293977B1 (ko) 고속, 고전압 회로용 정전 방전 보호회로
US5237395A (en) Power rail ESD protection circuit
US5345357A (en) ESD protection of output buffers
US5946175A (en) Secondary ESD/EOS protection circuit
USRE38319E1 (en) Dual-node capacitor coupled MOSFET for improving ESD performance
JP3174636B2 (ja) Ｃｍｏｓ集積回路用静電放電保護
US5463520A (en) Electrostatic discharge protection with hysteresis trigger circuit
US6128171A (en) Gate-coupled structure for enhanced ESD input/output pad protection in CMOS ICs
EP0324185B1 (en) Input protecting circuit in use with a MOS semiconductor device
US5825601A (en) Power supply ESD protection circuit
US5345356A (en) ESD protection of output buffers
US6351362B1 (en) Protection circuit for an LCD controller IC
KR100394250B1 (ko) 정전방전으로부터보호하기위한구조물을가진반도체소자
JPH0897362A (ja) 半導体集積回路の電源保護回路
US20200243512A1 (en) Nmos transistor with bulk dynamically coupled to drain
JP2892754B2 (ja) サージ保護装置
JP3780896B2 (ja) 半導体集積回路装置
JP3025373B2 (ja) 半導体集積回路
JP2003264233A (ja) 半導体集積回路装置
KR100194669B1 (ko) 입력 보호 회로 및 보호 소자
JPS58122695A (ja) 入力過電圧保護回路
JP2650276B2 (ja) 半導体集積回路装置
KR0158626B1 (ko) 전원단자의 정전기 보호회로
KR19990061127A (ko) 반도체 소자의 esd 보호회로
KR100232186B1 (ko) 이에스디 보호 회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050329

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee