CN100372117C - 高压组件的静电放电保护装置及其制造方法 - Google Patents

高压组件的静电放电保护装置及其制造方法 Download PDF

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Abstract

本发明提供一种高压组件的静电放电保护装置及其制造方法，其主要是在半导体基底中，在N型井中配置有一N型扩散防护环，在P型井中配置有一P型扩散防护环，再在N型井与半导体基底之间形成一N型埋入式扩散区，以作为半导体基底防护环；这样可避免在正常的操作电压下，高压组件的静电放电保护装置发生锁存效应，进而解决先前技术在正常的操作下易发生锁存现象的技术问题。

Description

高压组件的静电放电保护装置及其制造方法
技术领域
本发明涉及一种静电放电保护装置(ESD Protection device)，特别涉及一种应用于高压组件的静电放电保护装置的构造及其制造方法。
背景技术
N型或P型晶体管(N/PMOS)的结构，如gg(gate-ground)N/PMOS、gc(gate-control)N/PMOS组件或其它类似形态的结构，用来作为静电放电保护的装置必须是高压组件构造，否则在大于20伏特的高压环境的操作下，随时会被破坏掉。高压组件的N/PMOS主要在于其寄生双极晶体管(Bipolar)的组件特性，当一瞬间高电压发生时，其寄生双极晶体管将被触发而适当的引导其高电压所产生的高电流至Vss或Vdd端。
提供静电放电保护用的ggN/PMOS组件在集成电路中作为静电放电保护装置10的电路结构如图1所示，瞬间正向的ESD高电压会激活NMOS12的寄生双极组件，使高电流导引至Vss端；瞬间反向的ESD高电压则激活PMOS14中的寄生双极组件，使高电流导引至Vdd端。此种应用原理如图2所示，当一静电放电事件发生在一输入端的脚位(Pad)时，此高压组件的ggN/PMOS将被触发(trigger)，并进入骤转区域(snapback region)，且在此骤转区域中，此ggN/PMOS将夹持横跨其本身的一低电位电压并维持一高电流，使此静电放电电流可有效地导引出去。
由于高压组件系使用于高压的环境操作下，用于高压组件的静电放电保护装置设计在高电压的ESD产生时能够被触发；然而，在高压操作的环境下，此ESD结构极易在正常的操作下发生锁存(latch-up)现象。亦即在高压组件的CMOS结构中发生PMOS和NMOS间的寄生PNP双极和NPN双极的PNPN结构被触发而产生锁存的现象。
因此，本发明在针对上述的技术问题，提出一种高压组件的静电放电保护装置及其制造方法，以解决上述技术问题。
发明内容
本发明的主要目的是提供一种高压组件的静电放电保护装置及其制造方法，它可避免高压组件的静电放电保护装置在正常操作电压下发生锁存效应。
本发明的另一目的是提供一种高压组件的静电放电保护装置及其制造方法，其结构可同时防止击穿(punch through)现象并将潜在的锁存产生的多数载子(majority carrier)排至半导体基底。
为达到上述目的，本发明主要在半导体基底中，在N型井中增设一N型扩散防护环，在P型井中增设一P型扩散防护环，再在N型井与半导体基底之间设有一作为防护环的N型埋入式扩散区，以利用此结构设计来避免发生锁存情况，而本发明则提出具有上述结构设计的静电放电保护装置以及此装置的制造方法。
本发明的有益效果是：可避免在正常的操作电压下，高压组件的静电放电保护装置发生锁存效应，进而解决先前技术在正常的操作下易发生锁存现象的技术问题。
附图说明
图1为通常静电放电保护装置MOS组件应用于集成电路中的线路结构示意图。
图2为发生静电放电现象的曲线图。
图3至图6分别为本发明在制作静电放电保护装置的各步骤构造剖视图。
标号说明：
10静电放电保护装置
12 NMOS
14 PMOS
20半导体基底
22 P型井
24 N型井
26 N型漂移区域
28 P型漂移区域
30 场氧化层
32 N型埋入式掺杂区
34、36多晶硅栅极结构
38 N型源/漏极区域
40 P型源/漏极区域
42 P型扩散防护环
44 N型扩散防护环
具体实施方式
以下结合附图及实施例进一步说明本发明的目的、技术特征及其有益效果。
本发明的静电放电保护装置用于高压组件的静电放电保护的互补式金氧半导体(CMOS)结构中，它是在N型井中配置有一N型扩散防护环，在P型井中配置一P型扩散防护环，除此之外，在N型井与基底之间形成一N型埋入式扩散区，以作为基底防护环之用；以避免此高压组件的静电放电保护装置在正常的操作电压下发生锁存(latch-up)效应。
图3至图6分别为本发明在制作静电放电保护装置的各步骤构造剖视图。以下通过这些图来一并说明本发明的结构和制造方法。
首先，如图3所示，利用半导体标准制程的离子掺杂技术，在一半导体基底20内先形成相邻的一P型井(P-Well)22及一N型井(N-Well)24；且在此P型井22与N型井24内再分别形成有一N型漂移区域(N-drift)26与一P型漂移区域(P-drift)28。
然后如图4所示，在此半导体基底20上形成复数个场氧化层30结构，以作为隔离组件之用，通过它定义并隔离所述P型井22与N型井24二区域。此时，再以似反植入(retrograde-like implantation)的方式，以大于1Mer至4Mer的高能量，将浓度大于1*1014/平方厘米的N+离子植入所述N型井24底部而形成一N型埋入式掺杂区32，且此N型埋入式掺杂区32系位于N型井24的底都与半导体基底20交接处，以作为所述N型井24与半导体基底20的防护环。
接着如图5所示，在半导体基底20上沉积一层多晶硅层，并利用光刻蚀刻技术，在半导体基底20表面且在P型井22与N型井24上方分别形成有一多晶硅栅极结构34、36；而后利用离子植入法在P型井22与N型井24内分别形成一N型源/漏极区域38与一P型源/漏极区域40，其中，N型源/漏极区域38系分别位于P型井上22的所述多晶硅栅极结构34的二侧，且P型源/漏极区域40则分别位在N型井24上的多晶硅栅极结构36的二侧；最后，在P型井22内形成IP型扩散防护环(P+ diffusion guard ring)42，使其与N型源/漏极区域38相邻，且在N型井24内形成IN型扩散防护环(N+diffusion guard ring)44，使此N型扩散防护环44系与P型源/漏极区域40相邻。
最后，完成的CMOS的静电放电保护装置的结构即可如图6所示。
为防止此高压CMOS组件发生锁存现象，本发明除了在N型井中设有一N型扩散防护环，在P型井中设有一P型扩散防护环之外，并于N型井与半导体基底之间设有一作为防护环的N型埋入式扩散区。其中，在于N型井中的N型扩散防护环和在P型井中的P型扩散防护环可提供一导引信道将潜在可能发生的锁存所产生的多数载子(majority carrier)排至Vdd或Vss；而上述的N型埋入式扩散区除了可防止因P型源/漏极区域和半导体基底产生击穿而激活PNPN结构之外，亦可将潜在的锁存产生的多数载子往垂直(vertical)方向排至半导体基底中，以避免往水平(lateral)方向流动导致水平PNPN结构激活所产生的锁存现象。
因此，本发明确实可有效防止电路在正常工作时发生闭锁(latch-up)现象，进而解决先前技术于高压组件的CMOS结构中易发生PMOS和NMOS间的寄生PNP双极和NPN双极的PNPN结构被触发而产生锁存现象的缺点。
以上所述的实施例仅为了说明本发明的技术思想及特点，其目的在于使本领域的普通技术人员能够了解本发明的内容并据以实施，本专利的范围并不仅局限于上述具体实施例，即凡依本发明所揭示的精神所作的同等变化或修饰，仍涵盖在本发明的保护范围内。

Claims (7)

1.一种高压组件的静电放电保护装置，其特征在于包括：
一半导体基底，其上设有复数隔离组件；
一N型井及一P型井，分别形成于所述半导体基底内且相邻；
一N型漂移区域及一P型漂移区域，分别位于所述P型井及所述N型井内；
一N型埋入式掺杂区，位于所述N型井内底部与所述半导体基底交接处；
二多晶硅栅极结构，分别位于所述N型井与P型井上方的所述半导体基底表面；
一N型源/漏极区域及一P型源/漏极区域，分别位于所述P型井与所述N型井内，使所述N型源/漏极区域各位于所述P型井上的所述多晶硅栅极结构二侧，且所述P型源/漏极区域各位于所述N型井上的所述多晶硅栅极结构二侧；
一N型扩散防护环，设于所述N型井内且与所述P型源/漏极区域相邻；以及
一P型扩散防护环，设于所述P型井内且与所述N型源/漏极区域相邻。
2.根据权利要求1所述的高压组件的静电放电保护装置，其特征在于：所述隔离组件为场氧化层结构。
3.根据权利要求1所述的高压组件的静电放电保护装置，其特征在于：所述N型埋入式掺杂区是作为所述N型井与所述半导体基底的防护环。
4.一种高压组件的静电放电保护装置的制造方法，其特征在于包括以下步骤：
在一半导体基底内形成相邻的一P型井及一N型井，且在所述P型井与N型井内各形成有一N型漂移区域与一P型漂移区域；
在所述半导体基底上形成复数隔离组件，以定义所述P型井与N型井的区域；
在所述N型井内底部且与所述半导体基底交接处掺杂形成一N型埋入式掺杂区；
在所述半导体基底表面且在所述P型井与N型井上分别形成一多晶硅栅极结构；
在所述P型井与所述N型井内分别形成一N型源/漏极区域与一P型源/漏极区域，使所述N型源/漏极区域各位于所述P型井上的所述多晶硅栅极结构二侧，且所述P型源/漏极区域各位于所述N型井上的所述多晶硅栅极结构二侧；以及
在所述P型井与所述N型井内分别形成一P型扩散防护环与一N型扩散防护环，使所述P型扩散防护环与所述N型源/漏极区域相邻，且所述N型扩散防护环则与所述P型源/漏极区域相邻。
5.根据权利要求4所述的高压组件的静电放电保护装置的制造方法，其特征在于：所述N型埋入式掺杂区系利用似反植入的方式形成。
6.根据权利要求4所述的制造方法，其中所述N型埋入式掺杂区系以大于1Mer至4Mer的高能量，将浓度大于1*1014/平方厘米的N+离子植入所述N型井底部形成。
7.根据权利要求4所述的高压组件的静电放电保护装置的制造方法，其特征在于：所述隔离组件为场氧化层结构。
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