JPH09508257A

JPH09508257A - 高速、高電圧回路用静電放電回路

Info

Publication number: JPH09508257A
Application number: JP7519115A
Authority: JP
Inventors: ペイン，ジェームズ・イー; パサック，サロー; ローゼンデール，グレン・エイ
Original assignee: Atmel Corp
Current assignee: Atmel Corp
Priority date: 1994-01-13
Filing date: 1995-01-10
Publication date: 1997-08-19
Anticipated expiration: 2018-03-24
Also published as: KR100293977B1; US5473500A; EP0740859B1; WO1995019657A1; DE69526922T2; DE69526922D1; EP0740859A4; EP0740859A1; CN1066289C; HK1005970A1; TW282574B; JP3388751B2; CN1169799A

Abstract

(57)【要約】保護回路は、信号ノード（３０）で導入された負のＥＳＤパルスを放電するための第１の制御された経路を含む。第１の制御された経路は第１のトランジスタ（３６）のソース電極およびドレイン電極を介して信号ノードから（Ｖ_cc）までである。トランジスタのゲートは、抵抗器（４２）およびインバータ（４４）を介する、固定された電圧源電位（Ｖ_cc）へのゲートの接続によりソフトな接地にある。第２の制御された経路は、直列に接続された第２（５０）および第３（５２）のトランジスタのソース領域およびドレイン領域を介して接地に正のＥＳＤパルスを放電する。第２のトランジスタ（５０）のゲートは、抵抗器（６２）およびインバータ（６６）によって接地（Ｖ_cc）で結合される。第３のトランジスタ（５２）は、（Ｖ_cc）への抵抗器（６４）およびインバータ（６８）によりソフトな接地にある。第３のトランジスタは、第３のトランジスタのしきい値電圧を超える正電圧によりオンになるが、第２のトランジスタは、第３のトランジスタに与えられる電圧を制限することにより第３のトランジスタに対するダメージを防ぐ。保護回路は、もし低電圧回路（３２）が信号ノード（３０）に結合されるならば、第４のトランジスタ（５４）を介する第３の制御された経路を含み得る。第４のトランジスタ（５４）のゲートは、抵抗器（８２）およびインバータ（８４）を介するゲートの接地への接続により、ハイに結合される。

Description

【発明の詳細な説明】高速、高電圧回路用静電放電回路発明の分野この発明は一般に、静電放電により引き起こされるダメージから集積回路を保護するための回路に関し、より特定的には、高速、高電圧回路の静電放電保護に関する。背景技術金属酸化物半導体（ＭＯＳ）技術を用いる集積回路の製作において、トランジスタの性能をさらに高めるためにゲート酸化物層はますます薄くなっている。所与の１組の端子電圧に対して、ＭＯＳトランジスタのドレイン電流はゲート酸化物層の厚さに反比例する。ある薄いゲートのトランジスタは１５ｎｍのゲート酸化物を有し得る。薄いゲートのトランジスタを有する回路の動作および扱いで関心があるのは、静電放電（ＥＳＤ）により引き起こされるダメージに対する回路の感受性である。二酸化シリコンの絶縁破壊の強さはほぼ８ｘ１０⁶Ｖ／ｃｍであるので、１５ｎｍのゲート酸化物は、１２Ｖを超える電圧に耐えられないだろう。しかしながら、ＥＳＤパルスは数千ボルトのピークを有し得る。ＥＳＤパルスの主な源は、入力／出力ピンまたはパッドを有する集積回路パッケージを人間が扱うことである。ＥＳＤ保護を与えるための回路は既知である。図１は先行技術のＥＳＤ保護回路である。信号が入力パッドまたはピン１０で与えられる。第１のトランジスタ１２と第２のトランジスタ１４とが高電圧パルスを放電するのに用いられる。ＥＳＤストライクにより生じた負の方へ向かうパルスが第１のトランジスタ１２を介して放電される。第１のトランジスタのゲート１６がＶ_ccに結合される。負の方へ向かうＥＳＤパルスは第２のトランジスタ１４をオンにし、これは接地に結合されたソース１８を有する。第１および第２のトランジスタは、Ｖ_ccまたは接地のいずれかへの経路を確立することによりＥＳＤパルスのほとんどを放電し、電荷の残りの多くは、トランジスタのゲート補助の接合破壊によって第３のトランジスタ２０を介して放電される。第１、第２および第３のトランジスタの寄生バイポーラトランジスタのバイポーラターンオンにより、付加的なパルス放電が行なわれる。図１の回路にはいくつもの制限がある。典型的には、第１のトランジスタ１２と第２のトランジスタ１４とは、高いターンオン電圧、たとえば１５Ｖ〜２０Ｖを有しかつチャネルの長さが長い金属電界効果トランジスタである。その結果、２つのトランジスタはＥＳＤパルスを放電する際に本質的に幾分非効率的である。十分に放電されていないＥＳＤパルスからの電荷が、保護される対象の内部回路２２までいくかもしれない。この電荷は回路２２のトランジスタのゲートにダメージを与えるかもしれない。この回路の別の制限とは、第３のトランジスタ２０は薄いゲートのトランジスタであるが、回路内のその接続によって、第３のトランジスタがゲート補助の接合破壊を受けやすくなるということである。もしトランジスタにかかる電圧がデバイスの降伏電圧を超えるならば、トランジスタがダメージを受けると、その結果、入力信号を接地に永久に短絡させるかもしれない。ＥＳＤ保護回路は、保護される対象の内部回路２２と入力パッド１０との間に抵抗器２４も含む。抵抗器の目的は、第１のトランジスタ１２と第２のトランジスタ１４とが、ＥＳＤ電荷のほとんどを、薄いゲートの第３のトランジスタ２０に達する前に放電するための、インピーダンスがより低い経路であることを良好に確実にすることである。つまり、抵抗器２４は、永久のダメージを引き起こすおそれのある高電圧から第３のトランジスタを保護するように機能する。しかしながら、抵抗器は内部回路２２への入力経路でＲＣ遅延を導入する。この遅延は高速回路に制限を課す。図１のＥＳＤ保護回路のさらに別の制限は高電圧アプリケーションを含む。もし内部回路２２が１つ以上のＰＬＤ，ＥＰＲＯＭ，ＦＰＧＡまたはフラッシュデバイスのような不揮発性高速デバイスを含むならば、ＥＳＤ保護回路はｄ．ｃ．動作条件下で高電圧に耐えることができなければならない。たとえば、プログラミング信号がパッド１０で２０Ｖ入力を必要とし得る。金属電界効果トランジスタ１２および１４は、典型的にはこれらの高電圧条件下でダメージを受けにくいが、薄いゲートの第３のトランジスタは降伏し、接地への永久の短絡を引き起こすかもしれない。この発明の目的は、高電圧回路動作または高速回路動作のいずれかに制限をもたらさずに、静電放電のための保護を達成する回路を提供することである。発明の概要上記の目的は、アクティブＭＯＳトランジスタを用いて、負電圧ＥＳＤパルス用の第１の制御された経路と、電圧を分圧する正電圧ＥＳＤパルス用の第２の制御された経路とを確立し、それによって高速デバイスを用いることができるようにすることによりかなえられた。トランジスタのゲートは、ゲートを分離しかつゲートへ電圧およびトランジスタのコンダクタンスの両方を増大させるために、抵抗器およびインバータによって接地電位または固定された電圧源電位（Ｖ_cc）のいずれかに結合される。第１の制御された経路は入力パッドのような信号ノードから、第１の薄いゲートのＭＯＳトランジスタのソース電極およびドレイン電極を介してＶ_ccまでである。トランジスタのゲートは抵抗器とインバータとによってＶ_ccに結合され、それによってゲートでソフトな接地を確立する。ゲートから入力パッドまでの寄生キャパシタがゲート電圧を上げ、トランジスタをより強くオンにする。トランジスタはそのしきい値電圧でオンになり、ゲートでのソフトな接地によって、負に向かう静電パルスを効果的に放電するためにゲートはプートストラップアップされる。第２の制御された経路は第２および第３の薄いゲートのＭＯＳトランジスタを含む。２つのトランジスタは信号ノードから接地まで直列に接続され、第２のトランジスタは信号ノードに結合されかつ第３のトランジスタは接地に結合されている。第３のトランジスタのゲートが第１のトランジスタと同じ態様で、すなわち抵抗器とインバータとを介してＶ_ccに電気的に結合される。その結果、ゲートはソフトな接地にある。第２のトランジスタのゲートが抵抗器とインバータとを介して接地に接続される。第３のトランジスタのゲートがＶ_ccにあるので、第３のトランジスタのドレインに与えられる最高電圧はＶ_ccと第２のトランジスタのしきい値電圧との間の差である。従来、Ｖ_ccは５ボルトである。もししきい値電圧が１ボルトであれば、第３のトランジスタは４ボルトの最大電圧に遭遇する。正の静電パルスを放電するための制御された経路を形成するために第２および第３のトランジスタを組合せることによって、薄いゲートのトランジスタを用いることができるようになり、トランジスタの降伏電圧を超える正電圧での、保護された回路の動作が可能になる。たとえば、２０Ｖのプログラミング信号が、ＥＳＤ保護回路の薄いゲートのトランジスタにダメージを与えることなく信号ノードに与えられ得る。好ましい実施例において、第４のトランジスタは、高電圧では動作しない内部回路への第３の制御された経路を確立する。第４のトランジスタのソースおよびドレインが、保護される対象の低電圧内部回路に信号ノードを結合するように接続される。ゲートが抵抗器およびインバータを介して接地に結合され、それによってゲートでＶ_ccを確立する。こうして、低電圧内部回路は、Ｖ_ccを超えない電圧に制限される。好ましい実施例において、第１および第２の薄いゲートのトランジスタの各々と２つのトランジスタに関連した寄生キャパシタの各々とは、低い値の抵抗器により信号ノードに結合される。抵抗器は、薄いゲートのＭＯＳトランジスタの寄生バイポーラトランジスタのバイポーラスナップバックを抑止する小さい抵抗を与える。この発明の利点は、回路によって、ＥＳＤ保護と高い動作電圧の通過とが可能になることである。別の利点は、信号ノードから保護対象の回路までの経路で抵抗は加えられないことである。その結果、高速動作を抑止するであろうＲＣ遅延は導入されない。図面の簡単な説明図１は、先行技術のＥＳＤ保護回路の概略図である。図２は、この発明に従った、高速、高電圧保護回路の概略図である。この発明を実行するための最良のモード図２を参照して、保護回路２８が、入力パッドのような信号ノード３０と、低電圧で動作可能な回路３２と高電圧および低電圧の両方で動作可能な回路３４とに分割された保護される回路とを有するものとして示されている。図２はこの発明の好ましい実施例を示しているが、高電圧回路および低電圧回路の両方を含むことは、この発明にとって決定的に重要ではない。信号ノード３０で故意にではなく与えられた負に向かう静電パルスが、第１のトランジスタ３６を含む第１の制御された経路を介して放電される。制御された経路はノード３８でＶ_ccまで延びる。従来、Ｖ_ccは５Ｖであるが、ＭＯＳ回路を動作させるための固定された電源電圧は特定のアプリケーションによって異なっていてもよい。たとえば、Ｖ_ccはバッテリ動作のラップトップコンピュータに対しては幾分より低くなっている。第１のトランジスタ３６のゲート４０が抵抗器４２とインバータ４４とによってＶ_ccに結合される。この構成はゲート４０で「ソフトな接地」を確立する。寄生キャパシタ４６がゲート４０を、信号ノード３０からの第１の制御された経路に沿って置かれた抵抗器４８に容量性結合する。第１のトランジスタ３６、同様に第２のトランジスタ５０、第３のトランジスタ５２および第４のトランジスタ５４は薄いゲートの、短いチャネルのトランジスタである。トランジスタのチャネルが短かければ短いほど、回路がＥＳＤパルスを放電する際の効率がそれだけいっそうよくなる。好ましい実施例において、チャネルの長さは１．２μｍから１．４μｍの範囲である。ゲート酸化物の厚さは好ましくは３００Å未満であり、理想的には１００Åから２００Åの範囲である。しかしながら、これらの寸法のいずれもこの発明にとって決定的に重要ではない。動作において、負のＥＳＤパルスは第１のトランジスタ３６のしきい値電圧を超え、それによって第１のトランジスタをオンにする。寄生キャパシタ４６は、ＥＳＤパルスを効率的に放電するためにゲート電圧を上げる際の助けになる。キャパシタおよび抵抗器４２は、第１のトランジスタのターンオフを遅延させるＲＣ時定数を規定する。キャパシタは、効率を高めるタイミングを達成するために抵抗器４２を介してインバータ４４に放電する。抵抗器は、ゲート電圧とトランジスタのコンダクタンスとを増大させるためにゲート４０をインバータから分離する。トランジスタ３６は薄いゲートのデバイスであるので、このトランジスタはほぼ１Ｖのしきい値電圧でオンになり、ソフトな接地によってゲートはブートストラップアップされ、さらに効率を高める。トランジスタのしきい値電圧は、当業者により理解されている設計および製作技術に従って異なっていてもよい。信号ノード３０からＶ_ccまでの第１の制御された経路内の抵抗器４８は典型的には、拡散技術により製作された抵抗器である。図２に示されていないが、第１のトランジスタは寄生バイポーラトランジスタを有する。抵抗器４８は、これがなければ過度の電流により引き起こされるかもしれないバイポーラスナップバックを防ぐ小さな抵抗を与える。保護回路２８は、抵抗器５６と、第２の薄いゲートへのＭＯＳトランジスタ５０と第３の薄いゲートのＭＯＳトランジスタ５２との直列接続とにより規定された第２の制御された経路を含む。抵抗器５６は、上で説明した抵抗器４８と同じ態様でバイポーラスナップバックを防ぐように機能する。ドレイン対ゲート寄生キャパシタ５８および６０は、抵抗器６２および６４と組合わされて、正のＥＳＤパルスを効率的に放電するに足る時間第２の制御された経路が導通するのを確実にするためのＲＣ遅延を確立するように働く。寄生キャパシタは、関連の抵抗器を介してインバータ６６および６８に放電する。第３のトランジスタ５２のインバータ６８はＶ_ccに接続され、その結果トランジスタのゲート７０は第１のトランジスタ３６と同じ「ソフトな接地」を有する。第２のトランジスタ５０のインバータ６６は接地に接続される。第２のトランジスタ５０と第３のトランジスタ５２との直列接続によって、薄いゲートの第３のＭＯＳトランジスタ５２にダメージを与えずに、回路３４のプログラミングまたは他の動作のために信号ノード３０で高電圧、たとえば２０Ｖの入力を可能にする。第２のＮチャネルトランジスタ５０は、Ｖ_ccでハイに結合されるゲート７２を有し、第３のＮチャネルトランジスタ５２のゲート７０はソフトな接地でローに結合される。高電圧プログラミング信号または正のＥＳＤパルスが信号ノード３０で導入されると、第２のトランジスタは、全電圧が第３のトランジスタ５２に達しないようにする。第２のトランジスタのソース７４と第３のトランジスタのドレイン７６との接合部が、第２のトランジスタのしきい値電圧とゲート７２との間の電位差に等しい電位に達すると、第２のトランジスタはオフになり、さらなる電圧増加が第３のトランジスタのドレイン７６に達することはない。上で説明した実施例において、ゲート７２は５ＶのＶ_cc電圧であり、しきい値電圧はほぼ１Ｖであるので、第３のトランジスタのドレイン７６およびソース７８にかかる電圧は４Ｖに制限される。しかしながら、これらの電圧はこの発明にとって決定的に重要ではない。動作において、第２の制御された経路は、第１の制御された経路が負のＥＳＤパルスを放電するのと基本的に同じ態様で正のＥＳＤパルスを放電する。重要な相違は、電圧制限トランジスタ５０を用いることにより第２の制御された経路にダメージを与えることなく回路３４の高電圧動作が可能になることである。保護回路２８は第３の制御された経路も含む。この経路は、ドレイン電極およびソース電極がそれぞれ信号ノード３０および低電圧回路３２に接続された第４のＭＯＳトランジスタ５４を有する。ゲート８０は、第２のトランジスタ５０と同じ態様で接地に接続されたインバータ８４および抵抗器８２を用いることによりハイに結合される。したがって、回路３２に達し得る最大電圧は、ゲート８０、たとえば５ボルトと、第４のトランジスタのしきい値電圧、たとえば１ボルトとの間の電位差である。この最大電圧では、低電圧回路内のデバイスのゲートは、信号ノード３０で与えられた潜在的にダメージを与える電圧を受けない。保護回路２８は正および負のＥＳＤパルスを放電し、高電圧回路３４の設計された動作用の電圧を通過させることができる。さらに、抵抗器を必要とせずに回路３２および回路３４が信号ノード３０に結合されるので、保護回路は、高速動作に制限を課すであろうＲＣ遅延を導入しない。

【手続補正書】特許法第１８４条の７第１項【提出日】１９９５年５月１５日【補正内容】請求の範囲１．第１の正電圧（Ｖ_cc）と前記第１の正電圧よりも実質的に上の第２の電圧とで動作可能な回路用の静電放電保護回路であって、信号ノードを形成する入力パッドと、前記信号ノードに与えられた負の静電パルスを放電するための第１の手段とを備え、前記第１の手段は、前記信号ノードとＶ_ccとの間に制御された経路を確立するようにソース電極およびドレイン電極が接続された第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタのゲートは、実質的に接地電位にあるように接続され、さらに、前記信号ノードに与えられた正の静電パルスを放電するための第２の手段を備え、前記第２の手段は、接地電位から前記信号ノードまでの制御された経路を確立するように、ソース電極およびドレイン電極を有する直列接続の第２および第３のＭＯＳトランジスタを含み、接地電位からの前記制御された経路は、前記第２のＭＯＳトランジスタの前記ドレイン電極を前記信号ノードに接続することを含みかつ前記第３のＭＯＳトランジスタの前記ソース電極を接地電位に接続することを含み、前記第２のＭＯＳトランジスタのゲートは、実質的にＶ_ccにあるように制御され、前記第３のＭＯＳトランジスタのゲートは、実質的に接地電位にあるように接続され、前記第２のＭＯＳトランジスタは、Ｖ_ccよりも実質的に上の正電圧が前記信号ノードに与えられたとき、前記第３のＭＯＳトランジスタにかかる電位差を制限する、静電放電保護回路。２．前記第１および第３のＭＯＳトランジスタの前記ゲートはインバータを介してＶ_ccに各々が結合され、それによって実質的に接地電位で前記ゲートを結合する、請求項１に記載の回路。３．前記第２のＭＯＳトランジスタの前記ゲートはインバータを介して接地電位に結合され、それによって実質的にＶ_ccで前記ゲートを結合する、請求項２に記載の回路。４．前記ゲートの各々は抵抗器により関連のインバータに接続される、請求項３に記載の回路。５．前記第１、第２および第３のＭＯＳトランジスタは、薄いゲートの短いチャネルのトランジスタである、請求項１に記載の回路。６．前記ゲートの厚さは３００Å未満であり、前記ＭＯＳトランジスタの各々は１．４μｍを超えないチャネルを有する、請求項５に記載の回路。７．前記信号ノードは、Ｖ_ccよりも実質的に上の電圧によりプログラマブルな内部回路に接続される、請求項１に記載の回路。８．前記入力パッドはさらに、Ｖ_ccよりも実質的に上の電圧でダメージを受けやすい第２の内部回路に接続され、前記回路はさらに、前記入力パッドから前記第２の内部回路までの経路を確立するようにソース電極およびドレイン電極が接続された第４のＭＯＳトランジスタを含み、前記第４のＭＯＳトランジスタのゲートは、抵抗器およびインバータを介して接地電位に結合される、請求項７に記載の回路。９．高電圧回路を保護するための静電放電回路であって、入力パッドと、ソースが前記入力パッドに接続されかつドレインが固定された電圧源に結合される第１のトランジスタとを含み、前記第１のトランジスタのゲートは、第１のインバータを介して前記固定された電圧源に接続され、さらに、ドレインが前記入力パッドに接続されかつゲートが第２のインバータを介して接地電位に接続される第２のアクティブトランジスタと、ソースが接地電位に結合されかつドレインが前記第２のトランジスタのソースに接続される第３のトランジスタとを含み、前記第２および第３のトランジスタを介して前記入力パッドから接地電位までの制御された経路を確立し、前記第３のトランジスタのゲートは、第３のインバータを介して前記固定された電圧源に接続される、静電放電回路。１０．前記第１、第２および第３のトランジスタとトランジスタの関連する前記第１、第２および第３のインバータとの各々の対の間に接続された抵抗器をさらに含む、請求項９に記載の回路。１１．前記第１のトランジスタの前記ゲートと前記入力パッドとを容量性結合する第１の寄生キャパシタと、前記第２および第３のトランジスタの前記ゲートを前記第２および第３のトランジスタの関連するドレインにそれぞれ容量性結合する第２および第３の寄生キャパシタとをさらに含む、請求項９に記載の回路。１２．前記入力パッドと前記第１のトランジスタとの間に接続された第１の抵抗器と、前記入力パッドと前記第２のトランジスタとの間に接続された第２の抵抗器とをさらに含む、請求項９に記載の回路。１３．内部回路への制御された経路を確立するようにソースおよびドレインが接続された第４のトランジスタをさらに含み、前記第４のトランジスタのゲートは、抵抗器および第４のインバータを介して接地電位に結合される、請求項９に記載の回路。１４．前記第１、第２、第３および第４のトランジスタの各々は薄いゲートのトランジスタである、請求項９に記載の回路。１５．信号ノードと、前記信号ノードと電位（Ｖ_cc）の電圧源との間にソースおよびドレインが結合され、制御された経路をその間に確立する第１のトランジスタを含む負の静電パルス放電手段とを含み、前記第１のトランジスタのゲートは、第１の抵抗手段を介して、前記電圧源に結合された第１のインバータ手段に結合され、さらに、前記信号ノードと接地電位との間に結合され、制御された経路をその間に確立する直列に接続された第２および第３のトランジスタを含む正の静電パルス放電手段を含み、前記第２のトランジスタのゲートは、第２の抵抗手段を介して、接地電位に結合された第２のインバータ手段に結合され、前記第３のトランジスタのゲートは、第３の抵抗手段を介して、前記電圧源に結合された第３のインバータ手段に結合され、さらに、Ｖ_ccよりもかなり大きな電圧電位で動作可能な第１の回路を含み、前記第１の回路は、前記信号ノードに接続され、前記信号ノードに与えられた電圧に応答する、回路。１６．前記信号ノードと前記信号ノードに与えられた電圧に応答する第２の回路との間に制御された経路を確立するようにソースおよびドレインが接続された第４のトランジスタをさらに含み、前記第４のトランジスタのゲートは、第４の抵抗手段と第４のインバータ手段とを介して接地電位に結合される、請求項１５に記載の回路。１７．前記第１、第２および第３のトランジスタの各々は、ゲート電圧を上げるための寄生キャパシタ手段を含む、請求項１５に記載の回路。１８．前記電圧源は５ボルトの源であり、前記第１、第２および第３のトランジスタの各々はほぼ１ボルトのしきい値電圧を有する、請求項１５に記載の回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ローゼンデール，グレン・エイアメリカ合衆国、95050 カリフォルニア州、サンタ・クララ、モンロー・ストリート、2250、アパートメント・ナンバー・ 268 【要約の続き】回路は、もし低電圧回路（３２）が信号ノード（３０）に結合されるならば、第４のトランジスタ（５４）を介する第３の制御された経路を含み得る。第４のトランジスタ（５４）のゲートは、抵抗器（８２）およびインバータ（８４）を介するゲートの接地への接続により、ハイに結合される。

Claims

【特許請求の範囲】１．電圧源電位（Ｖ_cc）よりも実質的に上の電圧で動作可能な回路用の静電放電保護回路であって、信号ノードと、前記信号ノードに与えられた負の静電パルスを放電するための第１の手段とを備え、前記第１の手段は、前記信号ノードとＶ_ccとの間に制御された経路を確立するようにソース電極およびドレイン電極が接続された第１のＭＯＳトランジスタを含み、前記第１のＭＯＳトランジスタのゲートは、実質的に接地電位にあるように接続され、さらに、前記信号ノードに与えられた正の静電パルスを放電するための第２の手段を備え、前記第２の手段は、接地電位から前記信号ノードまでの制御された経路を確立するように、ソース電極およびドレイン電極を有する直列接続の第２および第３のＭＯＳトランジスタを含み、接地電位からの前記制御された経路は、前記第２のＭＯＳトランジスタの前記ドレイン電極を前記信号ノードに接続することを含みかつ前記第３のＭＯＳトランジスタの前記ソース電極を接地電位に接続することを含み、前記第２のＭＯＳトランジスタのゲートは、実質的にＶ_ccにあるように制御され、前記第３のＭＯＳトランジスタのゲートは、実質的に接地電位にあるように接続され、前記第２のＭＯＳトランジスタは、Ｖ_ccよりも実質的に上の正電圧が前記信号ノードに与えられたとき、前記第３のＭＯＳトランジスタにかかる電位差を制限する、静電放電保護回路。２．前記第１および第３のＭＯＳトランジスタの前記ゲートはインバータを介してＶ_ccに各々が結合され、実質的に接地電位で前記ゲートを結合する、請求項１に記載の回路。３．前記第２のＭＯＳトランジスタの前記ゲートはインバータを介して接地電位に結合されたアクティブトランジスタであり、それによって実質的にＶ_ccで前記ゲートを結合する、請求項２に記載の回路。４．前記ゲートの各々は抵抗器により関連のインバータに接続される、請求項３に記載の回路。５．前記第１、第２および第３のＭＯＳトランジスタは薄いゲートの、短いチャネルのトランジスタである、請求項１に記載の回路。６．前記ゲートの厚さは３００Å未満であり、前記ＭＯＳトランジスタの各々は１．４μｍを超えないチャネルを有する、請求項５に記載の回路。７．前記信号ノードは、Ｖ_ccよりも実質的に上の電圧によりプログラマブルな内部回路に接続された入力パッドである、請求項１に記載の回路。８．前記入力パッドはさらに、Ｖ_ccよりも実質的に上の電圧でダメージを受けやすい第２の内部回路に接続され、前記回路はさらに、前記入力パッドから前記第２の内部回路までの経路を確立するようにソース電極およびドレイン電極が接続された第４のＭＯＳトランジスタを含み、前記第４のＭＯＳトランジスタのゲートは、抵抗器およびインバータを介して接地電位に結合される、請求項７に記載の回路。９．高電圧回路を保護するための静電放電回路であって、入力パッドと、ソースが前記入力パッドに接続されかつドレインが固定された電圧源に結合される第１のトランジスタとを含み、前記第１のトランジスタのゲートは、第１のインバータを介して前記固定された電圧源に接続され、さらに、ドレインが前記入力パッドに接続されかつゲートが第２のインバータを介して接地電位に接続される第２のアクティブトランジスタと、ソースが接地電位に結合されかつドレインが前記第２のトランジスタのソースに接続される第３のトランジスタとを含み、前記第２および第３のトランジスタを介して前記入力パッドから接地電位までの制御された経路を確立し、前記第３のトランジスタのゲートは、第３のインバータを介して前記固定された電圧源に接続される、静電放電回路。１０．前記第１、第２および第３のトランジスタの各々と前記第１、第２および第３のインバータの関連する１つとの間に接続された抵抗器をさらに含む、請求項９に記載の回路。１１．前記第１のトランジスタの前記ゲートおよび前記入力パッドを容量性結合する第１の寄生キャパシタと、前記第１および第２のトランジスタの前記ゲートを前記第１および第２のトランジスタの関連するドレインにそれぞれ容量性結合する第２および第３の寄生キャパシタとをさらに含む、請求項９に記載の回路。１２．前記入力パッドと前記第１のトランジスタとの間に接続された第１の抵抗器と、前記入力パッドと前記第２のトランジスタとの間に接続された第２の抵抗器とをさらに含む、請求項９に記載の回路。１３．内部回路への制御された経路を確立するようにソースおよびドレインが接続された第４のトランジスタをさらに含み、前記第４のトランジスタのゲートは、抵抗器および第４のインバータを介して接地電位に結合される、請求項９に記載の回路。１４．前記第１、第２、第３および第４のトランジスタの各々は薄いゲートのトランジスタである、請求項９に記載の回路。１５．信号ノードと、ソースおよびドレインが前記信号ノードと電位（Ｖ_cc）の電圧源との間に結合され、その間に制御された経路を確立する第１の抵抗器を含む負の静電パルス放電手段とを含み、前記第１のトランジスタのゲートは、第１の抵抗手段と第１のインバータ手段とを介して前記電圧源に結合され、さらに、前記信号ノードと接地電位との間に結合され、制御された経路をその間に確立する直列に接続された第２および第３のトランジスタを含む正の静電パルス放電手段を含み、前記第２のトランジスタのゲートは、第２の抵抗手段と第２のインバータ手段とを介して接地電位に結合され、前記第３のトランジスタのゲートは、第３の抵抗手段と第３のインバータ手段とを介して前記電圧源に結合され、さらに、Ｖ_ccよりもかなり大きな電圧電位で動作可能な第１の回路を含み、前記第１の回路は、前記信号ノードに接続され、前記信号ノードに与えられた電圧に応答する、回路。１６．前記信号ノードに与えられた電圧に応答する第２の回路と前記信号ノードとの間に制御された経路を確立するようにソースおよびドレインが接続された第４のトランジスタをさらに含み、前記第４のトランジスタのゲートは、第４の抵抗手段と第４のインバータ手段とを介して接地電位に結合される、請求項１５に記載の回路。１７．前記第１、第２および第３のトランジスタの各々は、ゲート電圧を上げるための寄生キャパシタ手段を含む、請求項１５に記載の回路。１８．前記電圧源は５ボルトの源であり、前記第１、第２および第３のトランジスタの各々はほぼ１ボルトのしきい値電圧を有する、請求項１５に記載の回路。